JPH04326270A - シリアルアクセスメモリの倍速コントロール方式 - Google Patents
シリアルアクセスメモリの倍速コントロール方式Info
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- JPH04326270A JPH04326270A JP3095897A JP9589791A JPH04326270A JP H04326270 A JPH04326270 A JP H04326270A JP 3095897 A JP3095897 A JP 3095897A JP 9589791 A JP9589791 A JP 9589791A JP H04326270 A JPH04326270 A JP H04326270A
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- Japan
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- clock
- write
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- 238000003708 edge detection Methods 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 230000001360 synchronised effect Effects 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 15
- 230000000630 rising effect Effects 0.000 claims description 15
- 238000001514 detection method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 20
- 238000006243 chemical reaction Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
Landscapes
- Dram (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、テレビジョン等に利用
され、シリアルメモリ手段に対し、シリアルデータの書
込み処理及び読出し処理の倍速変換を可能とするシリア
ルアクセスメモリの倍速コントロール方式に関するもの
である。
され、シリアルメモリ手段に対し、シリアルデータの書
込み処理及び読出し処理の倍速変換を可能とするシリア
ルアクセスメモリの倍速コントロール方式に関するもの
である。
【０００２】
【従来の技術】近年、ビデオ装置、衛生放送等の新しい
メディアが普及してきており、これらの特徴を活かすべ
く、テレビジョン画像の高画質化が要求されている。こ
のテレビジョン画像専用のメモリとして、種々ある中で
、画面の水平方向に高速なシリアル読出し／書き込み動
作が可能などの点でシリアルアクセスメモリが最適なも
のとしてあげられている。
メディアが普及してきており、これらの特徴を活かすべ
く、テレビジョン画像の高画質化が要求されている。こ
のテレビジョン画像専用のメモリとして、種々ある中で
、画面の水平方向に高速なシリアル読出し／書き込み動
作が可能などの点でシリアルアクセスメモリが最適なも
のとしてあげられている。
【０００３】こうした優れた点を持つシレアルアクセス
メモリを用いて、画像の高画質化を図る一つの手段とし
て、シリアルデータの倍速変換処理が提案されている。
メモリを用いて、画像の高画質化を図る一つの手段とし
て、シリアルデータの倍速変換処理が提案されている。
【０００４】従来、この種の技術として、特開平１−１
６５２８０号公報等に記載されるものの他、例えば図２
のようなものがあった。
６５２８０号公報等に記載されるものの他、例えば図２
のようなものがあった。
【０００５】図２は、従来のシリアルアクセスメモリの
一構成例を示す概略構成図である。このシリアルアクセ
スメモリは、メモリチップ１内に、画像データとして入
力シリアルデータを格納するためのシリアルメモリ手段
２と、そのシリアルメモリ手段２にシリアルライト手段
５あるデータを書き込むためのシリアルライト手段３と
、ライト用クロックに同期してシリアルライト手段３の
書き込み動作を制御するシリアルライト制御回路４と、
シリアルメモリ手段２に格納されているシリアルデータ
を読み出すためのシリアルリード手段５と、シリアルデ
ータの読出し動作をリード用クロックに同期して制御す
るシリアルリード制御回路６とを、備えている。
一構成例を示す概略構成図である。このシリアルアクセ
スメモリは、メモリチップ１内に、画像データとして入
力シリアルデータを格納するためのシリアルメモリ手段
２と、そのシリアルメモリ手段２にシリアルライト手段
５あるデータを書き込むためのシリアルライト手段３と
、ライト用クロックに同期してシリアルライト手段３の
書き込み動作を制御するシリアルライト制御回路４と、
シリアルメモリ手段２に格納されているシリアルデータ
を読み出すためのシリアルリード手段５と、シリアルデ
ータの読出し動作をリード用クロックに同期して制御す
るシリアルリード制御回路６とを、備えている。
【０００６】ここで、アクセスコントロール用のライト
用クロックＷＣＫ及びリード用クロックＲＣＫは、メモ
リチップ１の外部で生成され、しかも、リード用クロッ
クＲＣＫの周波数はライト用クロックＷＣＫの２倍に設
定されている。
用クロックＷＣＫ及びリード用クロックＲＣＫは、メモ
リチップ１の外部で生成され、しかも、リード用クロッ
クＲＣＫの周波数はライト用クロックＷＣＫの２倍に設
定されている。
【０００７】このシリアルアクセスメモリは、先ず、シ
リアルライト制御回路４によって制御されるシリアルラ
イト手段３が、ライト用クロックＷＣＫの立ち上がりに
同期してシリアルメモリ手段２に対する入力シリアルデ
ータＤｉｎの書き込み動作を行う。さらに、シリアルリ
ード手段５は、シリアルリード制御回路６の制御によっ
てリード用クロックＲＣＫの立上がりに同期してシリア
ルメモリ手段２に書き込まれたシリアルデータの読出し
動作を行って出力シリアルデータＤｏｕｔを送出する。
リアルライト制御回路４によって制御されるシリアルラ
イト手段３が、ライト用クロックＷＣＫの立ち上がりに
同期してシリアルメモリ手段２に対する入力シリアルデ
ータＤｉｎの書き込み動作を行う。さらに、シリアルリ
ード手段５は、シリアルリード制御回路６の制御によっ
てリード用クロックＲＣＫの立上がりに同期してシリア
ルメモリ手段２に書き込まれたシリアルデータの読出し
動作を行って出力シリアルデータＤｏｕｔを送出する。
【０００８】この様に、メモリチップ１の外部から供給
されるライト用クロックＷＣＫ及びリード用クロックＲ
ＣＫに基づく倍速変換処理により、上記のシリアルアク
セスメモリは、図３の示すように、シリアルデータの書
き込み動作の２倍の速度で読出し動作を行っている。
されるライト用クロックＷＣＫ及びリード用クロックＲ
ＣＫに基づく倍速変換処理により、上記のシリアルアク
セスメモリは、図３の示すように、シリアルデータの書
き込み動作の２倍の速度で読出し動作を行っている。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
倍速変換処理では、ライト用クロックＷＣＫのほか、リ
ード用クロックＲＣＫをメモリチップ１の外部から供給
するようにしている。その内、リード用クロックＲＣＫ
は、ライト用クロックＷＣＫの２倍の周波数で同期する
クロックであり、このような高速サイクルのクロックを
メモリチップ１の外部で発生させてシリアルアクセスメ
モリを駆動させるには、より高度な高周波駆動能力が必
要となる。これにより、コスト高になるという問題があ
った。
倍速変換処理では、ライト用クロックＷＣＫのほか、リ
ード用クロックＲＣＫをメモリチップ１の外部から供給
するようにしている。その内、リード用クロックＲＣＫ
は、ライト用クロックＷＣＫの２倍の周波数で同期する
クロックであり、このような高速サイクルのクロックを
メモリチップ１の外部で発生させてシリアルアクセスメ
モリを駆動させるには、より高度な高周波駆動能力が必
要となる。これにより、コスト高になるという問題があ
った。
【００１０】本発明は前記従来技術の持っていた課題と
して、異なる周波数のクロックを外部から供給する必要
があり、そのため、コスト高になるという点について解
決したシリアルアクセスメモリを提供するものである。
して、異なる周波数のクロックを外部から供給する必要
があり、そのため、コスト高になるという点について解
決したシリアルアクセスメモリを提供するものである。
【００１１】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、シリアルデータ格納用の複数のメモ
リセルが配列されたシリアルメモリ手段と、外部クロッ
クに同期して所定の前記メモリセルへ前記シリアルデー
タを送出するライト手段と、前記メモリセルに格納され
たシリアルデータをリード用クロックに同期して順次読
み出すリード手段とを、所定の半導体チップ内に備え、
前記外部クロック及びリード用クロックの周波数に基づ
き、前記ライト手段及びリード手段の動作速度をコント
ロールするシリアルアクセスメモリの倍速コントロール
方式において、前記半導体チップ内に、次のような手段
を講じたものである。
を解決するために、シリアルデータ格納用の複数のメモ
リセルが配列されたシリアルメモリ手段と、外部クロッ
クに同期して所定の前記メモリセルへ前記シリアルデー
タを送出するライト手段と、前記メモリセルに格納され
たシリアルデータをリード用クロックに同期して順次読
み出すリード手段とを、所定の半導体チップ内に備え、
前記外部クロック及びリード用クロックの周波数に基づ
き、前記ライト手段及びリード手段の動作速度をコント
ロールするシリアルアクセスメモリの倍速コントロール
方式において、前記半導体チップ内に、次のような手段
を講じたものである。
【００１２】前記外部クロックの立上りエッジ及び立下
りエッジを検出するリード用エッジ検出手段と、前記リ
ード用エッジ検出手段の検出結果に基づき、前記外部ク
ロックに対して２倍の周波数で同期する前記リード用ク
ロックを発生させるリードクロック倍速手段とを、設け
たものである。
りエッジを検出するリード用エッジ検出手段と、前記リ
ード用エッジ検出手段の検出結果に基づき、前記外部ク
ロックに対して２倍の周波数で同期する前記リード用ク
ロックを発生させるリードクロック倍速手段とを、設け
たものである。
【００１３】第２の発明では、第１の発明において、外
部からのリード用速度切換信号により、前記リード用ク
ロックの周波数を前記外部クロックと同一の周波数また
は２倍の周波数のいずれか一方に切換制御するリード用
倍速／ノーマル切換手段を、前記半導体チップ内に設け
たものである。
部からのリード用速度切換信号により、前記リード用ク
ロックの周波数を前記外部クロックと同一の周波数また
は２倍の周波数のいずれか一方に切換制御するリード用
倍速／ノーマル切換手段を、前記半導体チップ内に設け
たものである。
【００１４】第３の発明では、第２の発明において、前
記リード用速度切換信号により前記クロック倍速手段の
出力と外部からの外部リードクロックとのいずれか一方
に切換え、該切換え結果を前記リード用クロックとして
出力するリードクロック切換え手段を、前記半導体チッ
プ内に設けたものである。
記リード用速度切換信号により前記クロック倍速手段の
出力と外部からの外部リードクロックとのいずれか一方
に切換え、該切換え結果を前記リード用クロックとして
出力するリードクロック切換え手段を、前記半導体チッ
プ内に設けたものである。
【００１５】第４の発明では、第３の発明において、前
記外部クロックの立上りエッジ及び立下りエッジを検出
するライト用エッジ検出手段と、前記ライト用エッジ検
出手段の検出結果に基づき前記外部クロックに対して同
一または２倍の周波数で同期するライト用クロックを発
生させ、該ライト用クロックを前記ライト手段へ供給す
るライト用クロック倍速手段と、外部からのライト用速
度切換信号により、前記ライト用クロックの周波数を前
記外部クロックと同一または２倍の周波数のいずれか一
方に切換制御するライト用倍速／ノーマル切換手段とを
、前記半導体チップ内に設けたものである。
記外部クロックの立上りエッジ及び立下りエッジを検出
するライト用エッジ検出手段と、前記ライト用エッジ検
出手段の検出結果に基づき前記外部クロックに対して同
一または２倍の周波数で同期するライト用クロックを発
生させ、該ライト用クロックを前記ライト手段へ供給す
るライト用クロック倍速手段と、外部からのライト用速
度切換信号により、前記ライト用クロックの周波数を前
記外部クロックと同一または２倍の周波数のいずれか一
方に切換制御するライト用倍速／ノーマル切換手段とを
、前記半導体チップ内に設けたものである。
【００１６】
【作用】本発明は、以上のようにシリアルアクセスメモ
リを構成したので、第１の発明によれば、リード用エッ
ジ検出手段は、外部クロックの立上りエッジ及び立下り
エッジを検出し、その検出結果に基づきリードクロック
倍速手段は、外部クロックに対して２倍の周波数で同期
するリード用クロックを発生させる。このリード用クロ
ックをリード手段に供給すると、読出し動作が外部クロ
ックの立上りエッジ及び立下りエッジの両方に同期して
行われて倍速変換される。このように、半導体チップの
内部で倍速されたリード用クロックが生成できるため、
倍速変換を簡単な回路構成で行うことが可能となり、コ
ストが低減される。
リを構成したので、第１の発明によれば、リード用エッ
ジ検出手段は、外部クロックの立上りエッジ及び立下り
エッジを検出し、その検出結果に基づきリードクロック
倍速手段は、外部クロックに対して２倍の周波数で同期
するリード用クロックを発生させる。このリード用クロ
ックをリード手段に供給すると、読出し動作が外部クロ
ックの立上りエッジ及び立下りエッジの両方に同期して
行われて倍速変換される。このように、半導体チップの
内部で倍速されたリード用クロックが生成できるため、
倍速変換を簡単な回路構成で行うことが可能となり、コ
ストが低減される。
【００１７】第２の発明によれば、リード用倍速／ノー
マル切換手段は、リード用速度切換信号により、外部ク
ロックと同一のノーマル周波数または２倍の倍速周波数
のいずれか一方にリード用クロックの周波数を切換える
。これにより、リード用速度切換信号により読出し処理
の倍速動作とノーマル動作の切換えが可能となり、読出
し動作速度をコントロールすることができる。
マル切換手段は、リード用速度切換信号により、外部ク
ロックと同一のノーマル周波数または２倍の倍速周波数
のいずれか一方にリード用クロックの周波数を切換える
。これにより、リード用速度切換信号により読出し処理
の倍速動作とノーマル動作の切換えが可能となり、読出
し動作速度をコントロールすることができる。
【００１８】第３の発明によれば、リードクロック切換
え手段は、リード用速度切換信号によりクロック倍速手
段の出力と外部からの外部リードクロックとのいずれか
一方に切換えてリード用クロックをリード手段へ供給す
る。これにより、従来の倍速コントロール方式も選択で
き、しかも、外部リードクロックをライト用クロックと
非同期とすれば、書き込み動作と読出し動作を非同期と
することができる。
え手段は、リード用速度切換信号によりクロック倍速手
段の出力と外部からの外部リードクロックとのいずれか
一方に切換えてリード用クロックをリード手段へ供給す
る。これにより、従来の倍速コントロール方式も選択で
き、しかも、外部リードクロックをライト用クロックと
非同期とすれば、書き込み動作と読出し動作を非同期と
することができる。
【００１９】第４の発明によれば、ライト用エッジ検出
手段が、外部クロックの立上りエッジ及び立下りエッジ
を検出すると、ライト用クロック倍速手段は、その検出
結果によってライト用クロックを発生させる。ライト用
倍速／ノーマル切換手段は、ライト用速度切換信号によ
り、ライト用クロックの周波数を外部クロックと同一ま
たは２倍の周波数のいずれか一方に切換制御する。この
ライト用クロックをライト手段に供給すれば、ライト用
速度切換信号により書込み処理の倍速コントロールが可
能となる。その結果、リード用速度切換信号及びライト
用速度切換信号により書込み処理及び読出し処理の両方
の倍速コントロールが随意にできるようになる。したが
って、前記課題を解決できるのである。
手段が、外部クロックの立上りエッジ及び立下りエッジ
を検出すると、ライト用クロック倍速手段は、その検出
結果によってライト用クロックを発生させる。ライト用
倍速／ノーマル切換手段は、ライト用速度切換信号によ
り、ライト用クロックの周波数を外部クロックと同一ま
たは２倍の周波数のいずれか一方に切換制御する。この
ライト用クロックをライト手段に供給すれば、ライト用
速度切換信号により書込み処理の倍速コントロールが可
能となる。その結果、リード用速度切換信号及びライト
用速度切換信号により書込み処理及び読出し処理の両方
の倍速コントロールが随意にできるようになる。したが
って、前記課題を解決できるのである。
【００２０】
【実施例】図１は、本発明の実施例を示すシリアルアク
セスメモリの概略構成図である。このシリアルアクセス
メモリは、データ伝送用の複数のビット線１１−１〜１
１−Ｍ、及びメモリセル選択用の行デコーダに接続され
たワード線１２−１〜１２−Ｍを有し、それらには複数
のメモリセル１３−１が接続されている。各ビット線１
１−１〜１１−Ｍは、書き込み用制御信号ＰＷにより同
時にオン・オフ動作するＭＯＳトランジスタ等のスイッ
チ１４−１〜１４−Ｍを介してデータレジスタ１５−１
〜１５−Ｍに接続され、さらにそのデータレジスタ１５
−１〜１５−Ｍがスイッチ１６−１〜１６−Ｍを介して
データバス１７に共通接続されている。各スイッチ１６
−１〜１６−Ｍは、ＭＯＳトランジスタ等で構成され、
シフトレジスタ１８の出力により順次オン・オフ動作す
るようになっている。シフトレジスタ１８は、外部クロ
ックＣＫに同期してシフト動作する複数のレジスタ１８
−１〜１８−Ｍより構成されている。そして、これらス
イッチ１４−１〜１４−Ｍ、データレジスタ１５−１〜
１５−Ｍ、スイッチ１６−１〜１６−Ｍ、データバス１
７、及びシフトレジスタ１８でシリアルライト手段１９
が構成されている。なお、ビット線１１−１〜１１−Ｍ
には、図示しない信号増幅用のセンスアンプ等が接続さ
れている。
セスメモリの概略構成図である。このシリアルアクセス
メモリは、データ伝送用の複数のビット線１１−１〜１
１−Ｍ、及びメモリセル選択用の行デコーダに接続され
たワード線１２−１〜１２−Ｍを有し、それらには複数
のメモリセル１３−１が接続されている。各ビット線１
１−１〜１１−Ｍは、書き込み用制御信号ＰＷにより同
時にオン・オフ動作するＭＯＳトランジスタ等のスイッ
チ１４−１〜１４−Ｍを介してデータレジスタ１５−１
〜１５−Ｍに接続され、さらにそのデータレジスタ１５
−１〜１５−Ｍがスイッチ１６−１〜１６−Ｍを介して
データバス１７に共通接続されている。各スイッチ１６
−１〜１６−Ｍは、ＭＯＳトランジスタ等で構成され、
シフトレジスタ１８の出力により順次オン・オフ動作す
るようになっている。シフトレジスタ１８は、外部クロ
ックＣＫに同期してシフト動作する複数のレジスタ１８
−１〜１８−Ｍより構成されている。そして、これらス
イッチ１４−１〜１４−Ｍ、データレジスタ１５−１〜
１５−Ｍ、スイッチ１６−１〜１６−Ｍ、データバス１
７、及びシフトレジスタ１８でシリアルライト手段１９
が構成されている。なお、ビット線１１−１〜１１−Ｍ
には、図示しない信号増幅用のセンスアンプ等が接続さ
れている。
【００２１】一方、ビット線１１−１〜１１−Ｍの他方
端は、読出し用制御信号ＰＲにより同時にオン・オフ動
作するＭＯＳトランジスタ等のスイッチ２０−１〜２０
−Ｍを介してデータレジスタ２１−１〜２１−Ｍに接続
され、さらにそのデータレジスタ２１−１〜２１−Ｍが
スイッチ２２−１〜２２−Ｍを介してデータバス２３に
共通接続されている。各スイッチスイッチ２０−１〜２
０−Ｍは、ＭＯＳトランジスタ等で構成され、シフトレ
ジスタ２４の出力により順次オン・オフ動作するように
なっている。シフトレジスタ２４はリード用クロックＲ
ＣＫに同期してシフト動作する複数のレジスタ２４−１
〜２４−Ｍより構成されている。そして、これらスイッ
チスイッチ２０−１〜２０−Ｍ、データレジスタ２１−
１〜２１−Ｍ、スイッチ２２−１〜２２−Ｍ、データバ
ス２３、及びシフトレジスタ２４でシリアルリード手段
２５が構成されている。
端は、読出し用制御信号ＰＲにより同時にオン・オフ動
作するＭＯＳトランジスタ等のスイッチ２０−１〜２０
−Ｍを介してデータレジスタ２１−１〜２１−Ｍに接続
され、さらにそのデータレジスタ２１−１〜２１−Ｍが
スイッチ２２−１〜２２−Ｍを介してデータバス２３に
共通接続されている。各スイッチスイッチ２０−１〜２
０−Ｍは、ＭＯＳトランジスタ等で構成され、シフトレ
ジスタ２４の出力により順次オン・オフ動作するように
なっている。シフトレジスタ２４はリード用クロックＲ
ＣＫに同期してシフト動作する複数のレジスタ２４−１
〜２４−Ｍより構成されている。そして、これらスイッ
チスイッチ２０−１〜２０−Ｍ、データレジスタ２１−
１〜２１−Ｍ、スイッチ２２−１〜２２−Ｍ、データバ
ス２３、及びシフトレジスタ２４でシリアルリード手段
２５が構成されている。
【００２２】さらに、制御信号ＰＷ、データバス１７、
及び入力シリアルデータＤｉｎがライト制御回路２６に
接続され、外部クロックＣＫが、そのライト制御回路２
６、シフトレジスタ１８及びリード用エッジ検出回路２
７に接続されている。ライト制御回路２６は、外部クロ
ックＣＫにより同期して入力シリアルデータＤｉｎをデ
ータバス１７に駆動すると共に、制御信号ＰＷを出力し
てメモリセル１３−１に入力シリアルデータＤｉｎを書
き込むための制御を行う回路あり、エンコーダ、デコー
ダ及びカウンタ等で構成されている。
及び入力シリアルデータＤｉｎがライト制御回路２６に
接続され、外部クロックＣＫが、そのライト制御回路２
６、シフトレジスタ１８及びリード用エッジ検出回路２
７に接続されている。ライト制御回路２６は、外部クロ
ックＣＫにより同期して入力シリアルデータＤｉｎをデ
ータバス１７に駆動すると共に、制御信号ＰＷを出力し
てメモリセル１３−１に入力シリアルデータＤｉｎを書
き込むための制御を行う回路あり、エンコーダ、デコー
ダ及びカウンタ等で構成されている。
【００２３】リード用エッジ検出回路２７は、外部クロ
ックＣＫの立ち上がりエッジ及び立ち下がりエッジを検
出する回路であり、その出力側にはリード用クロック倍
速回路２８及びリード制御回路２９が接続されている。 リード用クロック倍速回路２８は、スイッチ２２−１〜
２２−Ｍの検出結果に基づき、リード用クロックＲＣＫ
を発生する回路であり、リード制御回路２９は、リード
用クロックＲＣＫに同期して制御信号ＰＲをスイッチ２
０−１〜２０−Ｍに供給すると共に、データバス２３の
シリアルデータを駆動して出力データＤｏｕｔとして送
出する回路である。
ックＣＫの立ち上がりエッジ及び立ち下がりエッジを検
出する回路であり、その出力側にはリード用クロック倍
速回路２８及びリード制御回路２９が接続されている。 リード用クロック倍速回路２８は、スイッチ２２−１〜
２２−Ｍの検出結果に基づき、リード用クロックＲＣＫ
を発生する回路であり、リード制御回路２９は、リード
用クロックＲＣＫに同期して制御信号ＰＲをスイッチ２
０−１〜２０−Ｍに供給すると共に、データバス２３の
シリアルデータを駆動して出力データＤｏｕｔとして送
出する回路である。
【００２４】このように構成されるシリアルアクセスメ
モリが半導体チップ３０内に形成され、外部クロックＣ
Ｋがその半導体チップ３０の外側から供給されるように
なっている。
モリが半導体チップ３０内に形成され、外部クロックＣ
Ｋがその半導体チップ３０の外側から供給されるように
なっている。
【００２５】図４は、図１中の要部回路図である。
【００２６】リード用エッジ検出回路２７は、外部クロ
ックＣＫが入力するインバータ２７ａ，２７ｂ，２７ｃ
、２入力ＮＡＮＤゲート２７ｄ、及びインバータ２７ｅ
〜２７ｈで構成され、リード用クロック倍速回路２８は
、２入力ＮＡＮＤゲート２８ａ及びリード用クロックＲ
ＣＫが出力するインバータ２８ｂで構成されている。 なお、シリアルライト手段１９及びライト制御回路２６
でライト手段が、シリアルリード手段２５及びリード制
御回路２９でリード手段がそれぞれ構成されている。
ックＣＫが入力するインバータ２７ａ，２７ｂ，２７ｃ
、２入力ＮＡＮＤゲート２７ｄ、及びインバータ２７ｅ
〜２７ｈで構成され、リード用クロック倍速回路２８は
、２入力ＮＡＮＤゲート２８ａ及びリード用クロックＲ
ＣＫが出力するインバータ２８ｂで構成されている。 なお、シリアルライト手段１９及びライト制御回路２６
でライト手段が、シリアルリード手段２５及びリード制
御回路２９でリード手段がそれぞれ構成されている。
【００２７】以上のように構成されるシリアルアクセス
メモリの倍速コントロール方式について、（Ａ）書き込
み動作、及び（Ｂ）読出し動作を明らかにしつつ説明す
る。 （Ａ）書き込み動作 シフトレジスタ１８は、外部クロックＣＫに同期して、
例えばレジスタ１８−３の“Ｈ”レベルをレジスタ１８
−４〜１８−Ｍ→１８−１，１８−２へと順次シフトし
ていく。各レジスタ１８−３〜１８−Ｍ〜８−２の“Ｈ
”レベルにより、各スイッチ１６−１〜１６−Ｍが順次
オンしていき、データバス１７上のシリアルデータが各
データレジスタ１５−１〜１５−Ｍへ順次格納されてい
く。全データレジスタ１５−１〜１５−Ｍにデータが格
納されると、ライト制御回路２６からの制御信号ＰＷに
より全スイッチ１４−１〜１４−Ｍがオンし、その各デ
ータレジスタ１５−１〜１５−Ｍ中のデータが、ワード
線１２−１〜１２−Ｍにより選択された例えば２列目の
各メモリセル１３−１にパラレルに書き込まれる。 一方、外部クロックＣＫは、リード用エッジ検出回路２
７に入力する。例えば、時刻ｔ１に外部クロックＣＫが
立ち上がり、“Ｈ”レベルがリード用エッジ検出回路２
７に入力されると、ＮＡＮＤゲート２７ｄの第１入力端
２７ｄ−１が“Ｈ”レベルとなる。その時点の第２入力
端２７ｄ−２は、インバータ２７ａ，２７ｂ，２７ｃの
遅延作用により時刻ｔ１以前の信号がそのままの状態と
なっているため、“Ｈ”レベルである。したがって、Ｎ
ＡＮＤゲート２７ｄの出力端Ｐａは“Ｌ”レベルとなる
。その後、間もなく、ＮＡＮＤゲート２７ｄの第２の入
力端２７ｄ−２が“Ｌ”レベルとなるため、時刻ｔ２で
出力端Ｐａは“Ｈ”レベルとなる。
メモリの倍速コントロール方式について、（Ａ）書き込
み動作、及び（Ｂ）読出し動作を明らかにしつつ説明す
る。 （Ａ）書き込み動作 シフトレジスタ１８は、外部クロックＣＫに同期して、
例えばレジスタ１８−３の“Ｈ”レベルをレジスタ１８
−４〜１８−Ｍ→１８−１，１８−２へと順次シフトし
ていく。各レジスタ１８−３〜１８−Ｍ〜８−２の“Ｈ
”レベルにより、各スイッチ１６−１〜１６−Ｍが順次
オンしていき、データバス１７上のシリアルデータが各
データレジスタ１５−１〜１５−Ｍへ順次格納されてい
く。全データレジスタ１５−１〜１５−Ｍにデータが格
納されると、ライト制御回路２６からの制御信号ＰＷに
より全スイッチ１４−１〜１４−Ｍがオンし、その各デ
ータレジスタ１５−１〜１５−Ｍ中のデータが、ワード
線１２−１〜１２−Ｍにより選択された例えば２列目の
各メモリセル１３−１にパラレルに書き込まれる。 一方、外部クロックＣＫは、リード用エッジ検出回路２
７に入力する。例えば、時刻ｔ１に外部クロックＣＫが
立ち上がり、“Ｈ”レベルがリード用エッジ検出回路２
７に入力されると、ＮＡＮＤゲート２７ｄの第１入力端
２７ｄ−１が“Ｈ”レベルとなる。その時点の第２入力
端２７ｄ−２は、インバータ２７ａ，２７ｂ，２７ｃの
遅延作用により時刻ｔ１以前の信号がそのままの状態と
なっているため、“Ｈ”レベルである。したがって、Ｎ
ＡＮＤゲート２７ｄの出力端Ｐａは“Ｌ”レベルとなる
。その後、間もなく、ＮＡＮＤゲート２７ｄの第２の入
力端２７ｄ−２が“Ｌ”レベルとなるため、時刻ｔ２で
出力端Ｐａは“Ｈ”レベルとなる。
【００２８】続く、時刻ｔ３において、外部クロックＣ
Ｋが立ち上がり“Ｌ”レベルとなると、インバータ２７
ｅを介してＮＡＮＤゲート２７ｉの第１入力端２７ｉ−
１は、“Ｈ”レベルとなる。その時、第２入力端２７ｉ
−２は、インバータ２７ｆ，２７ｇ，２７ｈの遅延作用
により、時刻ｔ３以前の状態の“Ｈ”レベルである。そ
の結果、ＮＡＮＤゲート２７ｉの出力端Ｐｂは、立ち下
がって“Ｌ”レベルとなる。
Ｋが立ち上がり“Ｌ”レベルとなると、インバータ２７
ｅを介してＮＡＮＤゲート２７ｉの第１入力端２７ｉ−
１は、“Ｈ”レベルとなる。その時、第２入力端２７ｉ
−２は、インバータ２７ｆ，２７ｇ，２７ｈの遅延作用
により、時刻ｔ３以前の状態の“Ｈ”レベルである。そ
の結果、ＮＡＮＤゲート２７ｉの出力端Ｐｂは、立ち下
がって“Ｌ”レベルとなる。
【００２９】このように、リード用エッジ検出回路２７
は、ＮＡＮＤゲート２７ｄで外部クロックＣＫの立ち上
がりエッジを検出してワンショットパルスを発生し、つ
づく外部クロックＣＫの立ち下がりエッジをＮＡＮＤゲ
ート２７ｉで検出して、同じくワンショットパルスを発
生する。
は、ＮＡＮＤゲート２７ｄで外部クロックＣＫの立ち上
がりエッジを検出してワンショットパルスを発生し、つ
づく外部クロックＣＫの立ち下がりエッジをＮＡＮＤゲ
ート２７ｉで検出して、同じくワンショットパルスを発
生する。
【００３０】こうした動作が繰り返されて、図５に示す
ような出力端Ｐａ，Ｐｂの波形が得られる。
ような出力端Ｐａ，Ｐｂの波形が得られる。
【００３１】さらに、出力端Ｐａ，Ｐｂの出力は、リー
ド用クロック倍速回路２８のＮＡＮＤゲート２８ａで論
理積否定がとられ、インバータ２８ｂを介して、リード
用クロックＲＣＫとして出力される。その結果、このリ
ード用クロックＲＣＫは、図５に示すように、外部クロ
ックＣＫに同期し、かつ外部クロックＣＫの２倍の周波
数の信号となる。
ド用クロック倍速回路２８のＮＡＮＤゲート２８ａで論
理積否定がとられ、インバータ２８ｂを介して、リード
用クロックＲＣＫとして出力される。その結果、このリ
ード用クロックＲＣＫは、図５に示すように、外部クロ
ックＣＫに同期し、かつ外部クロックＣＫの２倍の周波
数の信号となる。
【００３２】倍速変換されたリード用クロックＲＣＫは
、リード制御回路２９のコントロールクロックとなり、
次に説明するデータの読出し動作の同期をとる。
、リード制御回路２９のコントロールクロックとなり、
次に説明するデータの読出し動作の同期をとる。
【００３３】（Ｂ）読出し動作
例えば、ワード線１２−１〜１２−Ｍにより選択された
１列目の各メモリリセル１３−１に格納されたデータを
読み出すには、リード制御回路２９からの制御信号ＰＲ
によって全スイッチ１４−１〜１４−Ｍをオンし、１列
目の各メモリセル１３−１に格納されたデータを各デー
タレジスタ１５−１〜１５−Ｍに転送する。その後、全
スイッチ１４−１〜１４−Ｍをオフ状態にし、次いで、
シフトレジスタ１８により各スイッチ１６−１〜１６−
Ｍを順次オン状態にしていき、各データレジスタ１５−
１〜１５−Ｍ中のデータをデータバス１７上へ出力して
いく。データバス１７上のデータは、リード制御回路２
９により駆動されて出力データＤｏｕｔとして送出され
る。
１列目の各メモリリセル１３−１に格納されたデータを
読み出すには、リード制御回路２９からの制御信号ＰＲ
によって全スイッチ１４−１〜１４−Ｍをオンし、１列
目の各メモリセル１３−１に格納されたデータを各デー
タレジスタ１５−１〜１５−Ｍに転送する。その後、全
スイッチ１４−１〜１４−Ｍをオフ状態にし、次いで、
シフトレジスタ１８により各スイッチ１６−１〜１６−
Ｍを順次オン状態にしていき、各データレジスタ１５−
１〜１５−Ｍ中のデータをデータバス１７上へ出力して
いく。データバス１７上のデータは、リード制御回路２
９により駆動されて出力データＤｏｕｔとして送出され
る。
【００３４】本実施例は、次のような利点を有している
。
。
【００３５】（１）リード用クロックＲＣＫをリード制
御回路２９のコントロールクロックとするようにしたの
で、シリアルリード手段２５の動作速度をシリアルライ
ト手段１９の動作速度の２倍とすることができる。
御回路２９のコントロールクロックとするようにしたの
で、シリアルリード手段２５の動作速度をシリアルライ
ト手段１９の動作速度の２倍とすることができる。
【００３６】（２）倍速変換されたリード用クロックＲ
ＣＫを半導体チップ３０内で生成するようにしたので、
簡単な回路構成で生成でき、従来のような半導体チップ
３０外で生成する方式と比べて、コストが低減する。
ＣＫを半導体チップ３０内で生成するようにしたので、
簡単な回路構成で生成でき、従来のような半導体チップ
３０外で生成する方式と比べて、コストが低減する。
【００３７】図６は、本発明の第２の実施例を示すシリ
アルアクセスメモリの概略構成図であり、図７は図６中
の要部回路図である。
アルアクセスメモリの概略構成図であり、図７は図６中
の要部回路図である。
【００３８】本実施例が第１の実施例と異なる点は、読
出し動作を外部クロックＣＫと同一周波数のリード用ク
ロックＲＣＫで同期されるノーマル動作と、倍速変換さ
れたリード用クロックＲＣＫを用いる倍速動作との切換
えを行えるようにするため、リード用倍速／ノーマル切
換手段２７−１を設けた点である。このリード用倍速／
ノーマル切換手段２７−１は、リード用速度切換信号Ｒ
Ｘにより切換え制御され、図７に示すように、第１の実
施例のインバータ２７ｅを２入力ＮＡＮＤゲート２７ｅ
−１で置き換えたものである。
出し動作を外部クロックＣＫと同一周波数のリード用ク
ロックＲＣＫで同期されるノーマル動作と、倍速変換さ
れたリード用クロックＲＣＫを用いる倍速動作との切換
えを行えるようにするため、リード用倍速／ノーマル切
換手段２７−１を設けた点である。このリード用倍速／
ノーマル切換手段２７−１は、リード用速度切換信号Ｒ
Ｘにより切換え制御され、図７に示すように、第１の実
施例のインバータ２７ｅを２入力ＮＡＮＤゲート２７ｅ
−１で置き換えたものである。
【００３９】このシリアルアクセスメモリは、図８のタ
イムチャートに示す時刻ｔ以前で、リード用速度切換信
号ＲＸが“Ｌ”レベルのとき、外部クロックＣＫと同一
の周波数のリード用クロックＲＣＫがリード用クロック
倍速回路２８から出力する。時刻ｔにおいて、リード用
速度切換信号ＲＸが“Ｈ”レベルとなると、ＮＡＮＤゲ
ート２７ｅ−１が開き、第１の実施例と同様に外部クロ
ックＣＫの２倍の周波数のリード用クロックＲＣＫが出
力する。このように、リード用クロックＲＣＫは外部ク
ロックＣＫに連動し、リード用速度切換信号ＲＸのレベ
ルにより外部クロックＣＫに対して１倍速になったり、
２倍速になったりする。
イムチャートに示す時刻ｔ以前で、リード用速度切換信
号ＲＸが“Ｌ”レベルのとき、外部クロックＣＫと同一
の周波数のリード用クロックＲＣＫがリード用クロック
倍速回路２８から出力する。時刻ｔにおいて、リード用
速度切換信号ＲＸが“Ｈ”レベルとなると、ＮＡＮＤゲ
ート２７ｅ−１が開き、第１の実施例と同様に外部クロ
ックＣＫの２倍の周波数のリード用クロックＲＣＫが出
力する。このように、リード用クロックＲＣＫは外部ク
ロックＣＫに連動し、リード用速度切換信号ＲＸのレベ
ルにより外部クロックＣＫに対して１倍速になったり、
２倍速になったりする。
【００４０】これにより、本実施例は、外部からのリー
ド用速度切換信号ＲＸにより、倍速動作とノーマル動作
の切換えを行うことができ、シリアルアクセスメモリの
読出し動作速度をコントロールすることができる。
ド用速度切換信号ＲＸにより、倍速動作とノーマル動作
の切換えを行うことができ、シリアルアクセスメモリの
読出し動作速度をコントロールすることができる。
【００４１】図９は、本発明の第３の実施例を示すシリ
アルアクセスメモリの概略構成図であり、図１０は図９
中の要部回路図である。
アルアクセスメモリの概略構成図であり、図１０は図９
中の要部回路図である。
【００４２】このシリアルアクセスメモリは、リード用
速度切換信号ＲＸによりリード用クロック倍速回路２８
からの出力と外部からの外部リードクロックＲＣＫａと
のいずれか一方に切換え、該切換え結果である信号ＲＣ
Ｋｂをリード制御回路２９へ出力するリードクロック切
換手段２９−１を、第２の実施例のシリアルアクセスメ
モリに設けたものであり、そのリードクロック切換え手
段２９−１の回路図が図１０に示されている。即ち、リ
ードクロック切換手段２９−１は、トライステートイン
バータ２９−１ａ，２９−１ｂ及びインバータ２９−１
ｃ，２９−１ｄで構成されている。
速度切換信号ＲＸによりリード用クロック倍速回路２８
からの出力と外部からの外部リードクロックＲＣＫａと
のいずれか一方に切換え、該切換え結果である信号ＲＣ
Ｋｂをリード制御回路２９へ出力するリードクロック切
換手段２９−１を、第２の実施例のシリアルアクセスメ
モリに設けたものであり、そのリードクロック切換え手
段２９−１の回路図が図１０に示されている。即ち、リ
ードクロック切換手段２９−１は、トライステートイン
バータ２９−１ａ，２９−１ｂ及びインバータ２９−１
ｃ，２９−１ｄで構成されている。
【００４３】本実施例の倍速コントロール方式を説明す
る。
る。
【００４４】まず、切換信号ＲＸのレベルが“Ｈ”レベ
ルのときは、トライステートインバータ２９−１ａが開
き、トライステートインバータ２９−１ｂが閉じている
ので、第２の実施例とまったく同じ動作をする。即ち、
リードクロック切換手段２９−１は、切換え動作を行っ
て、外部クロックＣＫに同期して周波数が２倍の信号で
あるリード用クロック倍速回路２８の出力ＲＣＫを信号
ＲＣＫｂとして出力する。
ルのときは、トライステートインバータ２９−１ａが開
き、トライステートインバータ２９−１ｂが閉じている
ので、第２の実施例とまったく同じ動作をする。即ち、
リードクロック切換手段２９−１は、切換え動作を行っ
て、外部クロックＣＫに同期して周波数が２倍の信号で
あるリード用クロック倍速回路２８の出力ＲＣＫを信号
ＲＣＫｂとして出力する。
【００４５】一方、切換信号ＲＸのレベルが“Ｌ”レベ
ルのときは、トライステートインバータ２９−１ａが閉
じ、トライステートインバータ２９−１ｂが開くので、
外部リードクロックＲＣＫａが選択され、リードクロッ
ク切換手段２９−１の出力の信号ＲＣＫｂは、外部リー
ドクロックＲＣＫａに同期した同じ周波数のクロックと
なる。
ルのときは、トライステートインバータ２９−１ａが閉
じ、トライステートインバータ２９−１ｂが開くので、
外部リードクロックＲＣＫａが選択され、リードクロッ
ク切換手段２９−１の出力の信号ＲＣＫｂは、外部リー
ドクロックＲＣＫａに同期した同じ周波数のクロックと
なる。
【００４６】これにより、本実施例は、切換信号ＲＸの
レベルを“Ｌ”レベルにすることにより、従来の方式の
倍速変換が選択でき、しかも、外部リードクロックＲＣ
Ｋａを外部クロックＣＫと非同期とすることも可能であ
り、外部回路の状況に応じて臨機応変に本発明を適用で
きる。
レベルを“Ｌ”レベルにすることにより、従来の方式の
倍速変換が選択でき、しかも、外部リードクロックＲＣ
Ｋａを外部クロックＣＫと非同期とすることも可能であ
り、外部回路の状況に応じて臨機応変に本発明を適用で
きる。
【００４７】図１１は、本発明の第４の実施例を示すシ
リアルアクセスメモリの概略構成図である。
リアルアクセスメモリの概略構成図である。
【００４８】このシリアルアクセスメモリが、第２の実
施例と異なる点は、外部クロックＣＫの立上りエッジ及
び立下りエッジを検出するライト用エッジ検出手段３１
と、前記ライト用エッジ検出手段３１の検出結果により
外部クロックＣＫに対して同一または２倍の周波数で同
期するライト用クロックＷＣＫを発生させ、該ライト用
クロックＷＣＫをライト手段１９へ供給するライト用ク
ロック倍速手段３２と、外部からのライト用速度切換信
号ＷＸにより、ライト用クロックＷＣＫの周波数を外部
クロックＣＫと同一または２倍の周波数のいずれか一方
に切換制御するライト用倍速／ノーマル切換手段３１−
１とを、設けた点である。
施例と異なる点は、外部クロックＣＫの立上りエッジ及
び立下りエッジを検出するライト用エッジ検出手段３１
と、前記ライト用エッジ検出手段３１の検出結果により
外部クロックＣＫに対して同一または２倍の周波数で同
期するライト用クロックＷＣＫを発生させ、該ライト用
クロックＷＣＫをライト手段１９へ供給するライト用ク
ロック倍速手段３２と、外部からのライト用速度切換信
号ＷＸにより、ライト用クロックＷＣＫの周波数を外部
クロックＣＫと同一または２倍の周波数のいずれか一方
に切換制御するライト用倍速／ノーマル切換手段３１−
１とを、設けた点である。
【００４９】これらライト用エッジ検出手段３１、ライ
ト用クロック倍速手段３２、ライト用倍速／ノーマル切
換手段３１−１は、それぞれ第２の実施例のリード用エ
ッジ検出手段２７、リード用クロック倍速手段２８、及
びリード用倍速／ノーマル切換手段２７−１と同一構成
をしている。
ト用クロック倍速手段３２、ライト用倍速／ノーマル切
換手段３１−１は、それぞれ第２の実施例のリード用エ
ッジ検出手段２７、リード用クロック倍速手段２８、及
びリード用倍速／ノーマル切換手段２７−１と同一構成
をしている。
【００５０】この倍速コントロール方式は、図１２のタ
イムチャートに示すように外部から供給される同一周波
数の外部クロックＣＫを用い、切換信号ＷＸ，ＲＸによ
り書込み処理及び読出し処理の両方の倍速変換ができる
ような動作をし、基本的には第２の実施例とほぼ同様の
動作を行う。
イムチャートに示すように外部から供給される同一周波
数の外部クロックＣＫを用い、切換信号ＷＸ，ＲＸによ
り書込み処理及び読出し処理の両方の倍速変換ができる
ような動作をし、基本的には第２の実施例とほぼ同様の
動作を行う。
【００５１】本実施例では、切換信号ＷＸ，ＲＸにより
書込み処理及び読出し処理の両方の倍速コントロールが
可能となるので、本発明の適用性がより向上する。
書込み処理及び読出し処理の両方の倍速コントロールが
可能となるので、本発明の適用性がより向上する。
【００５２】なお、本発明は、図示の実施例に限定され
ず、種々の変形が可能である。例えば、その変形例とし
て次のようなものがある。
ず、種々の変形が可能である。例えば、その変形例とし
て次のようなものがある。
【００５３】（１）第２、第３、及び第４の実施例にお
けるリード用速度切換信号ＲＸは、必ずしも単一の入力
でなくてもよく、半導体チップ３０に入力する複数の信
号の組み合わせでもよい。
けるリード用速度切換信号ＲＸは、必ずしも単一の入力
でなくてもよく、半導体チップ３０に入力する複数の信
号の組み合わせでもよい。
【００５４】（２）図１０に示す図９中のリード用エッ
ジ検出回路２７、リード用クロック倍速回路２８、及び
リード用倍速／ノーマル切換手段２７−１の回路図は、
図１３のようにしてもよい。即ち、リード用倍速／ノー
マル切換手段２７−１を構成する２入力ＮＡＮＤゲート
２７ｅ−１をインバータ２７ｅに置き換え、トライステ
ートインバータ２９−１ａのコントロール端子にリード
用速度切換信号ＲＸを接続した構成にすれば、回路構成
が簡単化する。
ジ検出回路２７、リード用クロック倍速回路２８、及び
リード用倍速／ノーマル切換手段２７−１の回路図は、
図１３のようにしてもよい。即ち、リード用倍速／ノー
マル切換手段２７−１を構成する２入力ＮＡＮＤゲート
２７ｅ−１をインバータ２７ｅに置き換え、トライステ
ートインバータ２９−１ａのコントロール端子にリード
用速度切換信号ＲＸを接続した構成にすれば、回路構成
が簡単化する。
【００５５】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、半導体チップ内で、外部クロックの立上りエ
ッジ及び立下りエッジを検出し、その検出結果に基づき
前記外部クロックに対して２倍の周波数で同期するリー
ド用クロックを発生させるようにしたので、倍速変換を
簡単な回路構成で行うことができ、従来の方式と比べて
、コストが低減する。
によれば、半導体チップ内で、外部クロックの立上りエ
ッジ及び立下りエッジを検出し、その検出結果に基づき
前記外部クロックに対して２倍の周波数で同期するリー
ド用クロックを発生させるようにしたので、倍速変換を
簡単な回路構成で行うことができ、従来の方式と比べて
、コストが低減する。
【００５６】第２の発明によれば、外部からのリード用
速度切換信号により、リード用クロックの周波数を外部
クロックと同一の周波数または２倍の周波数のいずれか
一方に切換制御するリード用倍速／ノーマル切換手段を
設けたので、第１の発明と同様の効果があるほか、リー
ド用速度切換信号により倍速動作とノーマル動作の切換
えることで、シリアルアクセスメモリの読出し動作速度
をコントロールすることができる。
速度切換信号により、リード用クロックの周波数を外部
クロックと同一の周波数または２倍の周波数のいずれか
一方に切換制御するリード用倍速／ノーマル切換手段を
設けたので、第１の発明と同様の効果があるほか、リー
ド用速度切換信号により倍速動作とノーマル動作の切換
えることで、シリアルアクセスメモリの読出し動作速度
をコントロールすることができる。
【００５７】第３の発明によれば、リード用速度切換信
号によりリード用クロック倍速手段の出力と外部からの
外部リードクロックとのいずれか一方に切換えてリード
用クロックを出力するリードクロック切換手段を設けた
ので、第１及び第２の発明と同様の効果があるほか、従
来の倍速コントロール方式も選択でき、しかも、外部リ
ードクロックをライト用のクロックと非同期とすること
も可能であるため、外部回路の状況に応じて臨機応変に
本発明を適用できる。
号によりリード用クロック倍速手段の出力と外部からの
外部リードクロックとのいずれか一方に切換えてリード
用クロックを出力するリードクロック切換手段を設けた
ので、第１及び第２の発明と同様の効果があるほか、従
来の倍速コントロール方式も選択でき、しかも、外部リ
ードクロックをライト用のクロックと非同期とすること
も可能であるため、外部回路の状況に応じて臨機応変に
本発明を適用できる。
【００５８】第４の発明によれば、書き込み専用のライ
ト用エッジ検出手段とライト用クロック倍速手段とライ
ト用倍速／ノーマル切換手段とを設けたので、リード用
速度切換信号及びライト用速度切換信号により書込み処
理及び読出し処理の両方の倍速コントロールが随意に可
能となり、本発明の適用性がより向上する。
ト用エッジ検出手段とライト用クロック倍速手段とライ
ト用倍速／ノーマル切換手段とを設けたので、リード用
速度切換信号及びライト用速度切換信号により書込み処
理及び読出し処理の両方の倍速コントロールが随意に可
能となり、本発明の適用性がより向上する。
【図１】本発明の実施例を示すシリアルアクセスメモリ
の概略構成図である。
の概略構成図である。
【図２】従来のシリアルアクセスメモリの一構成例を示
す概略構成図である。
す概略構成図である。
【図３】従来の倍速変換を示す図である。
【図４】図１中の要部回路図である。
【図５】図１のタイムチャートである。
【図６】本発明の第２の実施例を示すシリアルアクセス
メモリの概略構成図である。
メモリの概略構成図である。
【図７】図６中の要部回路図である。
【図８】図６のタイムチャートである。
【図９】本発明の第３の実施例を示すシリアルアクセス
メモリの概略構成図である。
メモリの概略構成図である。
【図１０】図９中の要部回路図である。
【図１１】本発明の第４の実施例を示すシリアルアクセ
スメモリの概略構成図である。
スメモリの概略構成図である。
【図１２】図１１のタイムチャートである。
【図１３】図９中の他の要部回路図である。
１３ シリアルメモリ手段
１９ シリアルライト手段
２５ シリアルリード手段
２６ ライト制御回路
２７ リード用エッジ検出回路
２７−１ リード用倍速／ノーマル切換手段２８
リード用クロック倍速回路 ２９ リード制御回路 ２９−１ リードクロック切換手段 ３０ 半導体チップ ３１ ライト用エッジ検出手段 ３１−１ ライト用倍速／ノーマル切換手段３２
ライト用クロック倍速手段 ＷＣＫ ライト用クロック ＲＣＫ リードクロック Ｄｉｎ 入力シリアルデータ Ｄｏｕｔ 出力シリアルデータ
リード用クロック倍速回路 ２９ リード制御回路 ２９−１ リードクロック切換手段 ３０ 半導体チップ ３１ ライト用エッジ検出手段 ３１−１ ライト用倍速／ノーマル切換手段３２
ライト用クロック倍速手段 ＷＣＫ ライト用クロック ＲＣＫ リードクロック Ｄｉｎ 入力シリアルデータ Ｄｏｕｔ 出力シリアルデータ
Claims (4)
- 【請求項１】 シリアルデータ格納用の複数のメモリ
セルが配列されたシリアルメモリ手段と、外部クロック
に同期して所定の前記メモリセルへシリアルデータを送
出するライト手段と、前記メモリセルに格納されたシリ
アルデータをリード用クロックに同期して順次読み出す
リード手段とを、所定の半導体チップ内に備え、前記外
部クロック及びリード用クロックの周波数に基づき、前
記ライト手段及びリード手段の動作速度をコントロール
するシリアルアクセスメモリの倍速コントロール方式に
おいて、前記半導体チップ内に、前記外部クロックの立
上りエッジ及び立下りエッジを検出するリード用エッジ
検出手段と、前記リード用エッジ検出手段の検出結果に
基づき、前記外部クロックに対して２倍の周波数で同期
する前記リード用クロックを発生させるリードクロック
倍速手段とを、設けたことを特徴とするシリアルアクセ
スメモリの倍速コントロール方式。 - 【請求項２】 請求項１記載のシリアルアクセスメモ
リにおいて、外部からのリード用速度切換信号により、
前記リード用クロックの周波数を前記外部クロックと同
一の周波数または２倍の周波数のいずれか一方に切換制
御するリード用倍速／ノーマル切換手段を、前記半導体
チップ内に設けたシリアルアクセスメモリの倍速コント
ロール方式。 - 【請求項３】 請求項２記載のシリアルアクセスメモ
リにおいて、前記リード用速度切換信号により前記リー
ド用クロック倍速手段の出力と外部からの外部リードク
ロックとのいずれか一方に切換え、該切換え結果を前記
リード用クロックとして出力するリードクロック切換手
段を、前記半導体チップ内に設けたシリアルアクセスメ
モリの倍速コントロール方式。 - 【請求項４】 請求項２記載のシリアルアクセスメモ
リにおいて、前記外部クロックの立上りエッジ及び立下
りエッジを検出するライト用エッジ検出手段と、前記ラ
イト用エッジ検出手段の検出結果に基づき前記外部クロ
ックに対して同一または２倍の周波数で同期するライト
用クロックを発生させ、該ライト用クロックを前記ライ
ト手段へ供給するライト用クロック倍速手段と、外部か
らのライト用速度切換信号により、前記ライト用クロッ
クの周波数を前記外部クロックと同一または２倍の周波
数のいずれか一方に切換制御するライト用倍速／ノーマ
ル切換手段とを、前記半導体チップ内に設けたことを特
徴とするシリアルアクセスメモリの倍速コントロール方
式。
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