JPH09293377A - バーストモードを支援する内部カラムアドレス発生回路 - Google Patents

バーストモードを支援する内部カラムアドレス発生回路

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JPH09293377A
JPH09293377A JP8343123A JP34312396A JPH09293377A JP H09293377 A JPH09293377 A JP H09293377A JP 8343123 A JP8343123 A JP 8343123A JP 34312396 A JP34312396 A JP 34312396A JP H09293377 A JPH09293377 A JP H09293377A
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Abstract

(57)【要約】 【課題】 非同期カウンタを用いて内部カラムアドレス
を発生する内部カラムアドレス発生回路を提供する。 【解決手段】 外部アドレス入力に応じてメモリセルの
アクセスが行われ、外部クロックに同期して前記外部の
アドレスから増加する内部アドレスを連続的に発生させ
て、該当メモリセルからデータのアクセス動作がなされ
る同期式半導体メモリ装置の内部カラムアドレス発生回
路において、初期外部から入力される外部アドレスを外
部クロックに同期して内部カラムアドレスへ出力すると
同時に、内部入力ノードに入力されるカウンティングビ
ット出力信号を前記外部クロックに同期して内部カラム
アドレスへ出力するカラムアドレスバッファと、前記カ
ラムアドレスバッファの出力ノードに接続され、それか
ら出力される内部カラムアドレスを入力し、キャリ発生
状態に応じて前記入力されたカラムアドレスと同相或い
は逆位相をもつビット出力信号を発生する非同期カウン
ト手段とから構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
のカラムアドレス発生回路に関し、特に、同期式ダイナ
ミックランダムアクセスメモリで一つの外部アドレスの
入力に応じて多数の内部カラムアドレスを自動的に発生
させる内部カラムアドレス発生回路に関する。
【０００２】
【従来の技術】最近の半導体メモリ装置は、高集積化、
そして高性能化の二つの方向に発展している。即ち、外
部システムの性能に合わせて半導体メモリ装置のデータ
のアクセス速度の高速化と共に動作帯域幅を高帯域幅に
するものである。このようなメモリ装置の高性能化は、
新たな機能及び構造を試みることによりなされるが、そ
の中の一つがバーストモード(Burst mode)であって、こ
れは、同期式プロトコル(Synchronous Protocol)を採用
した同期式ダイナミックランダムアクセスメモリ（以
下、“ＳＤＲＡＭ”と称する。）に使用されている。
【０００３】通常のダイナミックランダムアドレスメモ
リは、一つのカラムアドレスに対してデータ入出力端当
たり１ビットのデータを入出力し（但し、ニブルモード
ダイナミックランダムアクセスメモリ及び拡張ニブルモ
ードのメモリ製品は除外される。）、それに反して、Ｓ
ＤＲＡＭは、一つのカラムアドレスの入力に応じてｎ個
（ｎは１，２，４，８、フルベージ）のデータが外部か
ら供給されるシステムクロックに同期して入出力される
ように動作する。従って、ｎ＝１でない場合、ｎ−１個
だけのカラムアドレスをチップ内部から自動的に発生さ
せてカラムデコーダへ提供しなければならない。本発明
では、チップの外部から与えられる外部カラムアドレス
に対比してチップ内部から発生するカラムアドレスを内
部カラムアドレスと称し、このような内部カラムアドレ
スの効果的な新たな生成方法を提案する。この内部カラ
ムアドレスを発生する回路を有するＳＤＲＡＭの一例
は、本願出願人により１９９３年４月２７日付で特許出
願された第９３−７１２７号（以下、“先行出願”とい
う。）に比較的詳細に開示されている。
【０００４】図１は、従来技術に従う内部カラムアドレ
ス発生回路のブロック図であって、これは、初期カラム
アドレス信号ＣＡｉＩＮＴの入力に応じてクロックに同
期して増加するビット出力信号ＰＣＡｉを発生する同期
カウンタ１２と、初期外部アドレスＡｉの入力に応じて
内部カラムアドレスＣＡｉを出力すると同時に初期カラ
ムアドレス信号ＣＡｉＩＮＴを出力し、前記同期カウン
タ１２から出力されるビット出力信号ＰＣＡｉの入力に
より内部カラムアドレス信号ＣＡｉを発生するカラムア
ドレスバッファ１４とから構成される。
【０００５】図２は、図１に示した同期カウンタとカラ
ムアドレスバッファの構成による動作を説明するための
タイミング図である。図３は、図１に示したカラムアド
レスバッファの詳細構成図であって、これは、外部カラ
ムアドレスＡｉのＴＴＬレベルをＣＭＯＳレベルに変換
するレベル変換器１６と、前記レベル変換器１６の出力
を遅延するための遅延器１８と、多数の論理ゲートと、
伝送ゲートとから構成される。
【０００６】このようなカラムアドレスバッファの詳細
な構成については、前記先行出願の６６頁〜６８頁に詳
細に掲載されているので省略するものとする。図４は、
図１に示した同期カウンタのブロック構成を概略的に示
す図である。
【０００７】図５及び図６は、図４に示した同期カウン
タの単位カウンタの構成の一実施例を示す図であって、
図５は、インターリーブモードの計数回路の構成図、図
６はシーケンシャルモードの計数回路の構成図である。
【０００８】ここで、前記同期カウンタ１２は、８個の
ステージＳＴ１〜ＳＴ８からなる８ビットのカウンタで
ある。このように構成された同期カウンタ１２及び同期
カウンタ１２内の単位カウンタ、即ち、ステージＳＴ１
〜ＳＴ８の各構成を示す図５及び図６のインターリーブ
モードカウンタ及びシーケンシャルモードカウンタの詳
細構成及びこれらの動作については、前記先行出願書の
６８頁乃至７３頁にわたって非常に詳細に掲載されてい
る。尚、前記インターリーブモードカウンタ及びシーケ
ンシャルモードカウンタは、本願出願人により特許出願
された特許出願第９２- １８１３０号（名称：インター
リーブモードを有するカウンタ）及び第９４- １１４８
５号（名称：同期カウンタ及びそのキャリ伝播方法）に
詳細に開示されている。このような構成を有するカウン
タ動作については前記先行出願書を参照されたい。
【０００９】図７は、図５及び図６に示した単位カウン
タから構成された同期カウンタを有する図１に示した内
部カラムアドレス発生回路で内部カラムアドレスを発生
させる時の問題を具体的に説明するためのタイミング図
である。
【００１０】図１のように構成された従来の内部カラム
アドレス発生回路は、図３のように構成されたカラムア
ドレスバッファ１４と、図４、図５及び図６のように構
成された同期カウンタ１２とを使用しているために、前
記同期カウンタ１２は、カラムアドレス１４とは独立的
なカウンティングループを形成してビット出力信号ＰＣ
Ａｉを生成する。この際、前記同期カウンタ１２は、図
２に示したようにカラムアドレスバッファ１４から初期
値設定のために外部カラムアドレスの一番目のサイクル
に受け入れてからは、内部カラムアドレスＰＣＡｉの発
生において何の入力も受け入れず、ただ出力のみをカラ
ムアドレスバッファ１４へ伝送し、カラムアドレスバッ
ファ１４内のドライバを用いて必要などころへ伝送す
る。
【００１１】尚、図１のように構成された場合、同期カ
ウンタ１２のキャリが非正常的に発生する。すなわち、
図５または図６のように構成される単位カウンタ内のラ
ッチノードが“ＹＹ”にラッチされた初期値で新たなビ
ット出力信号ＰＣＡｉを発生させて有効な(Valid) キャ
リを発生させる前、単位カウンタ内部のラッチノードに
以前ラッチされていた無効な(Invalid) ビット出力信号
ＰＣＡｉによる無効キャリが図７の“ａ”に示すように
常時存在する。前記無効キャリが論理的に“ハイ”の場
合、このキャリが与えられた時間内に有効な値に変わら
なければ、無効キャリによってカウンタ内のデータ値が
反転した場合、図７の“ｂ”のように有効な値への回復
が不能である。更に、カウンタが独立的なループを有
し、カラムアドレスバッファ１４は、ただドライバの役
割のみ果たすことにより、カウンタ構造が非常に複雑に
なるという問題が発生する。
【００１２】図７のタイミング図を参照して図１のよう
に構成された内部カラムアドレス発生回路の問題をより
詳細に説明する。図３のカラムアドレスバッファ１４及
び図５または図６のような単位カウンタからなる図４の
同期カウンタ１２で構成される従来な回路において、内
部カラムアドレス信号を発生させる時の問題点は下記の
ようである。
【００１３】従来なカラムアドレス発生回路は、図７に
示すようにクロックφＣＬＫが論理“ハイ”区間で（図
７のＡ）キャリを計算し、前記クロックφＣＬＫが論理
“ロウ”区間で、このように計算されたキャリにより上
位アドレスのカウンティング動作を制御する。外部から
供給される外部のカラムアドレスＡｉがカウンタ内のノ
ードＹＹにラッチされて初期化（図７のＣ区間）される
場合、図７のＣ区間が図７Ａの区間より一層小さいため
に、クロックφＣＬＫの立ち上がりエッジから信号ＢＩ
ＳＥＴが上昇する区間の間カウンタから無効キャリが発
生する。例えば、図７に示すように、外部アドレスが
“５１０”に与えられる直前のサイクルのアドレスも
“５１０”の値を有すると、前記カウンタ内のノードＹ
Ｙの値は“５１１”であって、図７の“ａ”のような区
間に無効な“ハイ”状態のキャリが発生する。この際、
図７の“Ｃ”区間でカウンタのノードＹＹに与えられる
値は“５１０”なので、初期最下位カラムアドレス情報
ＬＳＢ ＣＡＯＩＮＦの論理“ロウ”情報が前記無効な
論理“ハイ”状態のキャリを論理“ロウ”にリセットし
なければならない（ロウキャリの増加問題）(Low Carry
Propagation) 。もしも、このようなリセットが“ハ
イ”のクロックφＣＬＫを有する区間で完全になされな
ければ、前記クロックφＣＬＫの“ロウ”及び無効キャ
リ“ハイ”により最上位カラムアドレス情報ＭＳＢ Ｃ
Ａｉが間違ってカウントされる。すなわち、ノードＹＹ
の値が変わってはいけないが、図７の“ｂ”のように、
“０”の値に変化して間違ったアドレスに遷移する。こ
のような場合、一度間違って発生したアドレスは、回復
が不能なのでシステムのエラーを発生するようになる。
【００１４】
【発明が解決しようとする課題】従って、本発明の目的
は、非同期カウンタを用いて内部カラムアドレスを発生
する内部カラムアドレス発生回路を提供することにあ
る。
【００１５】本発明の他の目的は、外部アドレスを入力
して出力すると同時に、ビット出力信号ＰＣＡｉＢによ
って内部カラムアドレスを出力するカラムアドレスバッ
ファと前記外部のアドレス入力に応じて内部的に増加す
るカウンタとを含んで、単一のカウンティングループを
有する内部カラムアドレス発生回路を提供することにあ
る。
【００１６】
【課題を解決するための手段】本発明に従う半導体メモ
リ装置の内部カラムアドレス発生回路は、外部アドレス
の入力に応じてメモりセルのアクセス動作が行われ、外
部クロックに同期して前記外部のアドレスから増加する
内部アドレスを連続的に発生させて、該当メモリセルか
らデータのアクセス動作が行われる同期式半導体メモリ
装置の内部カラムアドレス発生回路において、初期外部
から入力される外部アドレスを外部クロックに同期して
内部カラムアドレスへ出力すると同時に、内部入力ノー
ドに入力されるカウンティングビット出力信号を前記外
部クロックに同期して内部カラムアドレスへ出力するカ
ラムアドレスバッファと、前記カラムアドレスバッファ
の出力ノードに接続され、それから出力される内部カラ
ムアドレスを入力し、キャリ発生状態に応じて前記入力
されたカラムアドレスと同相或いは反対位相を有するビ
ット出力信号を発生する非同期カウンティング手段と、
から構成されることを特徴とする。
【００１７】
【発明の実施の形態】以下、本発明に従う好適な実施例
を添付図面を参照しつつ詳細に説明する。図８は、本発
明に従う内部カラムアドレス発生回路のブロック図であ
って、これは、初期外部から供給されるアドレスＡｉを
出力すると同時に、ビット出力信号ＰＣＡｉの入力に応
じてシステムクロックに同期して内部カラムアドレスＣ
Ａｉを出力するカラムアドレスバッファ１００、及びこ
の出力ノードと前記内部カラムアドレスバッファ１００
の入力ノードに出力ノードが接続された非同期カウンタ
１０２から構成される。
【００１８】図９は、図８に示した内部カラムアドレス
発生回路の動作説明を行うためのタイミング図であっ
て、図８に示した内部カラムアドレス発生回路の動作流
れを具体的に示す図である。
【００１９】図１０は、本発明に従うカラムアドレスバ
ッファの詳細構成図であって、図８に示したカラムアド
レスバッファの一実施例を示す図である。図１１は、本
発明に従う同期カウンタの構成図であって、図８に示し
た同期カウンタの一実施例を示す図である。
【００２０】図９〜図１１を参照しつつ図８の動作を詳
細に説明する。図９に示したカラムアドレスバッファ１
００及び非同期カウンタ１０２は、クロックφＣＬＫご
とにカウントされたビット出力信号ＰＣＡｉ及び内部カ
ラムアドレスＣＡｉをやり取りしている。尚、図８に示
した内部カラムアドレス発生回路は、図１０及び図１１
に示すように、内部カラムアドレスＣＡｉのカウンティ
ングをクロックφＣＬＫに同期させるにおいて、カラム
アドレスバッファ１００で実行し、非同期カウンタ１０
２の自体は、クロックφＣＬＫの直接的な支配を受けな
い非同期である。従って、本発明は従来とは異なって、
カウンティングをクロックφＣＬＫに同期させる同期カ
ウンタで実行する場合に比べてカラムアドレスＣＡｉの
スピードアップが図れる。つまり、システムクロックφ
ＣＬＫの入力により直接カラムアドレスＣＡｉが出力さ
れるようにすることにより、カラムアドレスＣＡｉの発
生が迅速に行える。また、図１１のように構成される非
同期カウンタは、別途のカウンタの初期化が不要にな
り、これにより、無効キャリの無いカラムアドレスＣＡ
ｉのみを使用してキャリを発生させるので無効キャリが
発生することがない。
【００２１】前記カラムアドレスバッファ１００内のカ
ラムアドレスＣＡｉは、図１０に示すように、システム
クロックφＣＬＫに同期して出力されるが、信号φＣＡ
が論理“ハイ”か論理“ロウ”であるかによって信号入
力部２０または２２のパスを通じてカラムアドレスＣＡ
ｉが発生する。前記信号φＣＡは、読出または書込命令
が入ってきた時、クロックφＣＬＫが論理“ハイ”にな
る前に論理“ハイ”に遷移し、前記クロックφＣＬＫが
論理“ロウ”になると、所定の遅延後論理“ロウ”に遷
移する信号である。従って、前記信号φＣＡが論理“ハ
イ”であれば、ＮＡＮＤゲート３０の出力が論理“ロ
ウ”に遷移することにより、外部アドレスＡｉが信号入
力部２０内の伝送ゲート２４、ラッチ２６、伝送ゲート
２８及び出力ノードに接続されたラッチ３８及びインバ
ータ４０を通じてカラムアドレスＣＡｉへ出力される。
【００２２】もしも、前記信号φＣＡが論理“ロウ”で
あれば、ＮＡＮＤゲート３６の出力が論理“ロウ”に出
力され、これにより、非同期カウンタ１０２から出力さ
れるビット出力信号ＰＣＡｉが入力部２２、ラッチ３
８、及びインバータ４０を通じて内部カラムアドレスＣ
Ａｉへ出力される。即ち、前記カラムアドレスバッファ
１００は、最初読出または書込命令が入ってきた後、外
部アドレスＡｉがレベル変換器１６及びセットアップ／
ホールド時間を制御する遅延回路１８を経てラッチされ
る信号入力部２０のパスを通じて内部カラムアドレスＣ
Ａｉに出力される。この後、バーストモードで動作する
において、内部的に連続的に発生した内部カラムアドレ
スＣＡｉを出力するために、以前クロックサイクルの内
部カラムアドレスＣＡｉを受け入れて非同期カウントし
た（順次モードの場合、以前サイクルのＣＡｉ＋１に該
当する。）ビット出力信号ＰＣＡｉＢを受け入れた信号
入力部２２のパスを通じて内部カラムアドレスＣＡｉを
発生させる。
【００２３】このような動作によって発生した内部カラ
ムアドレスＣＡｉは、次のサイクルに内部アドレス信号
として出力されるカラムアドレスバッファに待機させる
が、これは、非同期カウンタ１０２により実行される。
このように内部カラムアドレスＣＡｉがビット出力信号
ＰＣＡｉＢに変換する非同期カウンタ１０２は、図１１
に示す構成を有する。
【００２４】図１１の非同期カウンタ１０２は、従来技
術の同期カウンタ１２とは異なり、内部に独立的なカウ
ンティングループを有していないためにクロックφＣＬ
Ｋの制御を受けなく、単純にカラムアドレスＣＡｉを受
け入れて次のサイクルのＣＡｉ値を計算してビット出力
信号ＰＣＡｉＢとして出力する。
【００２５】なお、カラムアドレスバッファ１００から
出力される内部カラムアドレスＣＡｉを受けてキャリ計
算と出力が制御されるために、図４、図５及び図６のよ
うなカウンタの初期セットアップが不要となる。本発明
に従う非同期カウンタ１０２は、内部カラムアドレスＣ
Ａｉからビット出力信号ＰＣＡｉＢを出力するパスと、
内部カラムアドレスＣＡｉＢからビット出力信号ＰＣＡ
ｉを出力するパスとを有する。このように２つのパスを
有する非同期カウンタ１０２は、キャリの値が“ハイ”
であればデータ値を反転させ、キャリが論理“ロウ”で
あれば元のデータ値を有するようにすることにより、無
効なキャリによって間違ったビット出力信号ＰＣＡｉＢ
が出力されたとしても、キャリが有効な値に戻ってくる
と、有効なビット出力信号ＰＣＡｉＢの値に回復でき、
このような回復動作が次のサイクルのクロックφＣＬＫ
の論理“ロウ”から論理“ハイ”への遷移前に行われる
と、無効な内部カラムアドレスＣＡｉの出力は無くな
る。
【００２６】この非同期カウンタ１０２は、チップ内部
のアドレスＡｉのピンの位置のために半ばに分けられて
おり、バースト長さによって動作する部分が異なる。こ
れは、従来な非同期カウンタや本発明に従う非同期カウ
ンタが同一になっている。例えば、バースト長さが
“８”の場合、バースト長さＳＺ８及びＳＺ４は論理
“ハイ”の値を有する。この時、非同期カウンタ１０２
は、カラムアドレスバッファ１００から出力される内部
カラムアドレスＣＡ０、ＣＡ１、及びＣＡ２を受け入れ
てビット出力信号ＰＣＡ０Ｂ、ＰＣＡ１Ｂ、及びＰＣＡ
２Ｂを発生させる３つの単位カウンタのみが動作して、
最初に外部から入力されたアドレスＡｉが“５”であれ
ば、５、６、７、０、１、２、３、４の順にカウンティ
ング出力される。すなわち、内部アドレスＣＡ２より上
位アドレスは遷移しない。
【００２７】一方、図１１に入力されるアドレスモード
信号φＩＮＴＥＬは、非同期カウンタ１０２がインター
リーブモードでカウンティング動作する時、論理“ハ
イ”に入力されるもので、バースト長さＳＺｉが１、
２、４、８の場合に意味があり、この場合、各内部カラ
ムアドレスＣＡｉを制御するキャリは、ＣＡｉの代わり
に信号ＣＯＳＣＮＴｉにより発生するようになってい
る。前記信号ＣＯＳＮＴｉがｉ＝０、１に２つのみ入力
されるのは、インターリーブモードカウンティングがバ
ースト長さ８までのみ有効なので、インターリーブモー
ドでは、最大ＣＡ０、ＣＡ１及びＣＡ２の３つの単位カ
ウンタのみが動作するためである（実際、インターリー
ブモードに意味があるのは、バースト長さが４と８のと
きであり、バースト長さが“１”の時はカウンティング
動作は行われなく、バースト長さが“２”の時にはシー
ケンシャルモードの結果と同一である。）。このような
信号ＣＯＳＣＮＴｉ（ｉ＝０、１）は読出／書込命令が
入ってくると、（０，０）にリセットされて（０，０）
→（０，１）→（１，０）→（１，１）に増加するもの
で、バースト長さを計数するカウンタの出力である（Ｓ
ＤＲＡＭは、バースト終了後、自動にデータ入力及びデ
ータ出力を停止する。）フルページカウンティングの場
合、バースト長さＳＺ５１２、ＳＺ８、ＳＺ４等は“ハ
イ”であり、インターリーブモードは無くなる。即ち、
バースト長さＳＺ５１２の論理“ハイ”によってアドレ
スモード信号φＩＮＴＥの“ハイ”は無視される。φＣ
ＡＲＣはカウンタの全体的なオン／オフを決定する信号
であって、φＣＡＲＣが論理“ハイ”であればカウンタ
が動作する。
【００２８】
【発明の効果】以上から述べてきたように、本発明に従
う内部カラムアドレス発生回路は、初期セットアップパ
スがなく、無効な値のない内部カラムアドレスＣＡｉに
よってキャリを形成することにより、無効なキャリの発
生による問題点が解消でき、カウンタの構造も簡単にな
って全体的なレイアウトが減少させ得る。尚、カウンテ
ィングをクロックに同期させることをカラムアドレスバ
ッファで実行することにより、カラムアドレスを発生さ
せるにおいても簡単なステップにより動作して速度が向
上させることができ、無効キャリによる誤動作を防止し
得るようにＣＡｉ→ＰＣＡｉＢ、ＣＡｉ→ＰＣＡｉの２
つのパスを設け、キャリ値により選択されるパス制御を
行うことにより短所を解決する。
【００２９】
【図面の簡単な説明】
【００３０】
【図１】従来技術に従う半導体メモリ装置の内部カラム
アドレス発生回路のブロック図。
【００３１】
【図２】図１に示したカラムアドレス発生回路の動作タ
イミング図。
【００３２】
【図３】図１に示したカラムアドレスバッファの詳細構
成図。
【００３３】
【図４】図１に示した同期カウンタのブロック構成図。
【００３４】
【図５】図４に示した同期カウンタ内の単位カウンタの
構成の一実施例であって、インターリーブモードのカウ
ント回路の構成図。
【００３５】
【図６】図４に示した同期カウンタ内の単位カウンタの
構成の別の実施例であって、シーケンシャルモードとし
て動作されるカウント回路の構成図。
【００３６】
【図７】図５及び図６に示した単位カウンタから構成さ
れた同期カウンタを有する図１の内部カラムアドレス発
生回路からの内部カラムアドレスの発生時発生する問題
を具体的に説明するためのタイミング図。
【００３７】
【図８】本発明に従う内部カラムアドレス発生回路のブ
ロック図。
【００３８】
【図９】図８の動作を説明するための動作タイミング
図。
【００３９】
【図１０】本発明に従うカラムアドレスバッファの詳細
構成図であって、図８に示したカラムアドレスバッファ
の一実施例示図。
【００４０】
【図１１】本発明に従う同期カウンタの構成図であっ
て、図８に示した同期カウンタの一実施例示図。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 外部アドレスの入力に応じてメモリセル
    のアクセス動作が行われ、外部クロックに同期して前記
    外部のアドレスから増加する内部アドレスを連続的に発
    生させ、該当メモリセルからデータのアクセス動作が行
    われる同期式半導体メモリ装置の内部カラムアドレス発
    生回路において、 初期外部から入力される外部アドレスを外部クロックに
    同期して内部カラムアドレスへ出力すると同時に、内部
    入力ノードに入力されるカウンティングビット出力信号
    を前記外部クロックに同期して内部カラムアドレスへ出
    力するカラムアドレスバッファと、 前記カラムアドレスバッファの出力ノードに接続され、
    それから出力される内部カラムアドレスを入力し、キャ
    リ発生状態に応じて前記入力されたカラムアドレスと同
    相或いは反対位相を有するビット出力信号を発生する非
    同期カウンティング手段と、から構成されることを特徴
    とする半導体メモリ装置の内部カラムアドレス発生回
    路。
  2. 【請求項２】 前記カラムアドレスバッファは、 外部から入力されるアドレスのレベルを変換し、セット
    アップ及びホールド時間を制御する時間だけ遅延させて
    バッファリング入力するバッファ手段と、 前記バッファ手段を通じた外部アドレスと内部入力ノー
    ドへ入力される前記ビット出力信号のうちのいずれか一
    つを外部システムクロックに同期して選択的に内部カラ
    ムアドレスへ出力するアドレス選択手段と、 前記選択手段から出力される内部カラムアドレスをラッ
    チして出力するラッチ手段と、から構成されることを特
    徴とする請求項１記載の半導体メモリ装置の内部カラム
    アドレス発生回路。
  3. 【請求項３】 前記非同期カウンティング手段は、 キャリ信号を発生するキャリ信号発生手段と、 前記内部カラムアドレス信号を入力するブロックと、 前記発生したキャリを検出して第１論理に応じて入力さ
    れた位相と相反するビット出力信号を前記カラムアドレ
    スバッファの内部ノードへ供給する第１出力手段と、
    前記発生したキャリを検出して第２論理に応じて入力さ
    れた位相と同一の位相を有するビット出力信号を前記カ
    ラムアドレスバッファの内部ノードへ供給する第２出力
    手段と、から構成されることを特徴とする請求項１また
    は請求項２記載の半導体メモリ装置の内部カラムアドレ
    ス発生回路。
  4. 【請求項４】 前記キャリ信号発生手段は、 最初のアドレスによるサイクルを“０”として、バース
    トが行われてから数えられたサイクルの個数でキャリを
    発生させ、インターリーブモードで内部カラムアドレス
    を発生させるように動作することを特徴とする請求項３
    記載の半導体メモリ装置の内部カラムアドレス発生回
    路。
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JP3305975B2 (ja) * 1997-03-06 2002-07-24 株式会社東芝 アドレスカウンタ回路及び半導体メモリ装置
US6466505B1 (en) * 2001-05-02 2002-10-15 Cypress Semiconductor Corp. Flexible input structure for an embedded memory
US20180137050A1 (en) * 2016-11-11 2018-05-17 Qualcomm Incorporated Low power memory sub-system using variable length column command

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03237680A (ja) * 1990-02-13 1991-10-23 Mitsubishi Electric Corp 半導体メモリ装置
KR100309800B1 (ko) * 1993-11-08 2001-12-15 윤종용 동기랜덤액세스메모리장치
US5539696A (en) * 1994-01-31 1996-07-23 Patel; Vipul C. Method and apparatus for writing data in a synchronous memory having column independent sections and a method and apparatus for performing write mask operations
US5513139A (en) * 1994-11-04 1996-04-30 General Instruments Corp. Random access memory with circuitry for concurrently and sequentially writing-in and reading-out data at different rates

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