JP2001006396A

JP2001006396A - 半導体集積回路

Info

Publication number: JP2001006396A
Application number: JP11169752A
Authority: JP
Inventors: Tomonori Hayashi; 智規林; Naoharu Shinozaki; 直治篠▲崎▼; Hiroyoshi Tomita; 浩由富田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-06-16
Filing date: 1999-06-16
Publication date: 2001-01-12
Also published as: US6317372B1; KR20010006832A

Abstract

(57)【要約】【課題】本発明は、外部とのデータの受け渡しを直列
データで行い、メモリセルへのデータの読み書きを並列
データで行う半導体集積回路に関し、動作試験を高速に
行い、試験コストを低減することを目的とする。本発明
の別の目的は、試験コストを低減すること【解決手段】外部から供給される直列データを並列デ
ータに変換する入力変換部４２と、並列データの各デー
タをそれぞれ書き込む複数のメモリセル領域１６ａ、１
６ｂと、各メモリセル領域１６ａ、１６ｂから読み出さ
れるデータにより生成される並列データを直列データに
変換する出力変換部４４とを備えた半導体集積回路にお
いて、試験モード時に、各メモリセル領域１６ａ、１６
ｂから読み出される並列データを論理演算する演算部５
６を備えたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部とのデータの
受け渡しを直列データで行い、メモリセルへのデータの
読み書きを並列データで行う半導体集積回路に関する。
また、本発明は、メモリセルへのデータの読み書き試験
を行う試験モードを備えた半導体集積回路に関し、特
に、試験コストを低減する技術に関する。

【０００２】

【従来の技術】外部とのデータの受け渡しを直列に行
い、メモリセルへのデータの読み書きを並列に行う半導
体集積回路として、DDR-SDRAM（Double Data Rate Sync
hronousDRAM）等が知られている。DDR-SDRAMは、外部と
のデータの受け渡しをデータストローブ信号DQSの立ち
上がりエッジおよび立ち下がりエッジの両方に同期して
行うことで、データの書き込み・読み出しを高速に行う
ことを可能にしている。

【０００３】図９は、この種のDDR-SDRAMの概要を示し
ている。DDR-SDRAM１は、入力データラッチ部２、出力
データラッチ部３、アドレス入力部４、プリデコーダ
５、タイミング制御部６、コマンドデコーダ７、メモリ
コア部８、入力バッファ９、およびパッド１０を備えて
構成されている。なお、メモリコア部８は、チップ内に
複数形成されている。

【０００４】入力データラッチ部２は、入力バッファ９
を介してデータ信号DQおよびデータストローブ信号DQS
を取り込み、書き込みデータ信号GWED、GWODを出力して
いる。入力データラッチ部２には、データアドレス信号
GCAおよび内部クロック信号LCLK0が供給されている。出
力データラッチ部３は、データアドレス信号GCA、内部
クロック信号CLK0、CLK180を受け、メモリコア部８から
読み出しデータ信号GRED、GRODを取り込み、データ信号
DQとして出力している。

【０００５】アドレス入力部４は、クロック信号CLKに
同期して外部からアドレス信号ADを取り込み、内部アド
レス信号ADINとして出力している。プリデコーダ５は、
内部アドレス信号ADIN、タイミング信号T1を受け、プリ
デコード信号PDECを出力している。タイミング制御部６
は、クロック信号CLK、/CLK、コマンド信号CMD1を受
け、内部クロック信号CLK0、CLK180、LCLK0、データア
ドレス信号GCA、イネーブル信号EN、およびタイミング
信号T1を出力している。

【０００６】コマンドデコーダ７は、クロック信号CLK
およびコマンド信号CMDを受け、制御コマンド信号CMD
1、試験コマンド信号TEST1、TEST2等を出力している。
試験コマンド信号TEST1は、後述するDDRデータ圧縮試験
モード時およびSDRデータ圧縮試験モード時に高レベル
になる信号である。試験コマンド信号TEST2は、SDRデー
タ圧縮試験モード時に高レベルになる信号である。

【０００７】メモリコア部８は、偶側コア部８ａと奇側
コア部８ｂとで構成されている。偶側コア部８ａおよび
奇側コア部８ｂは、それぞれ書き込み制御回路１１、ラ
イトアンプ１２、リードアンプ１３、センスアンプ１
４、デコーダ１５、および複数のメモリセルを有するメ
モリセル領域１６ａ、１６ｂを備えている。偶側コア部
８ａは、最下位のアドレス信号A0が低レベルにされたと
きに活性化される回路である。奇側コア部８ｂは、アド
レス信号A0が高レベルにされたときに活性化される回路
である。

【０００８】書き込み制御回路１１は、書き込みデータ
信号GWED、GWODをライトアンプに伝達する回路である。
ライトアンプ１２は、書き込みデータ信号GWED、GWODを
センスアンプ１４に出力する回路である。リードアンプ
１３は、センスアンプ１４が増幅したデータを読み出し
データ信号GRED、GRODとして出力する回路である。デコ
ーダ１５は、プリデコード信号PDECを受け、デコード信
号（図示せず）を出力する回路である。書き込みデータ
信号GWED、GWOD、読み出しデータ信号GRED、GRODは、全
てのメモリコア部８に共通して使用される信号であり、
その配線長は長い。

【０００９】なお、/CLK等の“／”の表現は、逆論理の
信号を意味している。太線で示した信号は複数本からな
る信号である。例えば、読み出しデータ信号GRED、GROD
は、それぞれ読み出しデータ信号GRED0、GRED1、GRED
2、GRED3、読み出しデータ信号GROD0、GROD1、GROD2、G
ROD3から構成されている。書き込みデータ信号GWED、GW
ODは、それぞれ書き込みデータ信号GWED0、GWED1、GWED
2、GWED3、書き込みデータ信号GWOD0、GWOD1、GWOD2、G
WOD3から構成されている。読み出しデータ信号GRED0-
3、GROD0-3および書き込みデータ信号GWED0-3、GWOD0-3
は、それぞれデータ信号DQ0-3に対応する信号である。

【００１０】図１０は、データ信号DQ0の入力データラ
ッチ部２を示している。データ信号DQ1-DQ3の入力デー
タラッチ部は、入力データラッチ部２と同一の回路であ
る。入力データラッチ部２は、フリップフロップ回路１
７ａ、１７ｂ、１７ｃと、転送回路１８、１９と、デー
タ入れ替え回路２０とで構成されている。フリップフロ
ップ回路１７ａは、内部データストローブ信号DQSINの
立ち上がりに同期して内部データ信号DQIN0を取り込
み、書き込みデータ信号DU0を出力している。フリップ
フロップ回路１７ｂは、内部データストローブ信号DQSI
Nの立ち下がりに同期して書き込みデータ信号DU0を取り
込み、書き込みデータ信号DUを出力している。フリップ
フロップ回路１７ｃは、内部データストローブ信号DQSI
Nの立ち下がりに同期して同期して内部データ信号DQIN0
を取り込み、書き込みデータ信号DLを出力している。

【００１１】転送回路１８は、pMOSおよびnMOSのソース
とドレインとを互いに接続したMOSスイッチ１８ａ、１
８ｂとインバータ１８ｃとで構成されている。MOSスイ
ッチ１８ａは、書き込みデータ信号DUを入力し、書き込
みデータ信号DU2を出力している。MOSスイッチ１８ｂ
は、書き込みデータ信号DLを入力し、書き込みデータ信
号DL2を出力している。MOSスイッチ１８ａ、１８ｂのpM
OSのゲートには、インバータ１８ｃを介して内部データ
ストローブ信号DSの反転信号が供給されている。MOSス
イッチ１８ａ、１８ｂのnMOSのゲートには、内部データ
ストローブ信号DSが供給されている。ここで、内部デー
タストローブ信号DSは、データストローブ信号DQSの低
レベル時に、所定の期間高レベルになる信号である。

【００１２】入れ替え回路２０は、pMOSおよびnMOSのソ
ースとドレインとを互いに接続したMOSスイッチ２０
ａ、２０ｂ、２０ｃ、２０ｄとインバータ２０ｅとで構
成されている。MOSスイッチ２０ａ、２０ｃは、書き込
みデータ信号DU2を入力し、それぞれ書き込みデータ信
号WED0、WOD0として出力している。MOSスイッチ２０
ｂ、２０ｄは、書き込みデータ信号DL2を入力し、それ
ぞれ書き込みデータ信号WED0、WOD0として出力してい
る。MOSスイッチ２０ａ、２０ｄのpMOSのゲートおよびM
OSスイッチ２０ｂ、２０ｃのnMOSのゲートには、インバ
ータ２０ｅを介してデータアドレス信号GCAの反転信号
が供給されている。MOSスイッチ２０ａ、２０ｄのnMOS
のゲートおよびMOSスイッチ２０ｂ、２０ｃのpMOSのゲ
ートには、データアドレス信号GCAが供給されている。

【００１３】転送回路１９は、転送回路１８と同一の回
路である。MOSスイッチ１９ａは、書き込みデータ信号D
U2を入力し、書き込みデータ信号GWED0を出力してい
る。MOSスイッチ１９ｂは、書き込みデータ信号DL2を入
力し、書き込みデータ信号GWOD0を出力している。MOSス
イッチ１９ａ、１９ｂのpMOSのゲートには、インバータ
１９ｃを介して内部クロック信号LCLK0の反転信号が供
給されている。MOSスイッチ１９ａ、１９ｂのnMOSのゲ
ートには、内部クロック信号LCLK0が供給されている。

【００１４】図１１は、書き込み制御回路１１およびそ
の周囲の回路を示している。書き込み制御回路１１は、
タイミング発生回路２１、書き込みデータ信号GWED-3、
GWOD0-3をそれぞれライトアンプ１２に供給する８つの
スイッチ回路２２、およびインバータ２３を備えてい
る。タイミング発生回路２１は、アドレス信号A0、内部
クロック信号CLK0、および試験コマンド信号TEST2を受
けて、タイミング信号T2、T3を出力している。タイミン
グ発生回路２１は、SDRデータ圧縮試験モード時に、試
験コマンド信号TEST2の高レベルを受けて活性化され、
偶側コア部８ａのライトアンプ１２を制御するタイミン
グ信号T2と、奇側コア部８ｂのライトアンプ１２を制御
するタイミング信号T3とをそれぞれ生成する回路であ
る。タイミング発生回路２１は、通常動作モード時およ
び通常のデータ圧縮試験モード時には、活性化されな
い。

【００１５】スイッチ回路２２は、pMOSおよびnMOSのソ
ースとドレインとを互いに接続した２つのMOSスイッチ
２２ａ、２２ｂで構成されている。偶側コア部８ａの４
つのMOSスイッチ２２ａの入力には、それぞれ書き込み
データ信号GWED0-3のいずれかが供給されている。偶側
コア部８ａのMOSスイッチ２２ｂの入力には、書き込み
データ信号GWED0が供給されている。奇側コア部８ｂの
４つのMOSスイッチ２２ａの入力には、それぞれ書き込
みデータ信号GWOD0-3のいずれかが供給されている。奇
側コア部８ｂのMOSスイッチ２２ｂの入力には、書き込
みデータ信号GWOD0が供給されている。各MOSスイッチ２
２ａ、２２ｂの出力は互いに接続されており、ライトア
ンプ１２に供給されている。MOSスイッチ２２ａのpMOS
のゲートおよびMOSスイッチ２２ｂのnMOSのゲートに
は、試験コマンド信号TEST1が供給されている。MOSスイ
ッチ２２ａのnMOSのゲートおよびMOSスイッチ２２ｂのp
MOSのゲートには、インバータ２３を介して試験コマン
ド信号TEST1の反転信号が供給されている。

【００１６】偶側コア部８ａのライトアンプ１２には、
タイミング信号T2が供給されている。奇側コア部８ｂの
ライトアンプ１２には、タイミング信号T3が供給されて
いる。図１２は、データ信号DQ0の出力データラッチ部
３およびその周囲の回路を示している。出力データラッ
チ部３は、２つの演算回路２４、２５と、２つのスイッ
チ２６、２７と、データ出力回路２８とで構成されてい
る。

【００１７】演算回路２４は、４入力のNANDゲート２４
ａと、４入力のNORゲート２４ｂと、インバータ２４ｃ
と、2入力のNANDゲート２４ｄとで構成されている。NAN
Dゲート２４ａおよびNORゲート２４ｂの入力には、読み
出しデータ信号GRED0-3が供給されている。NORゲート２
４ｂの出力は、インバータ２４ｃの入力に接続されてい
る。NANDゲート２４ｄの入力には、NANDゲート２４ａの
出力およびインバータ２４ｃの出力が接続されている。
NANDゲート２４ｄの出力からは、検出信号TEDが出力さ
れている。

【００１８】演算回路２５は、演算回路２４と同一の回
路である。NANDゲート２５ａおよびNORゲート２５ｂの
入力には、読み出しデータ信号GROD0-3が供給されてい
る。NANDゲート２５ｄの出力からは、検出信号TODが出
力されている。スイッチ２６は、試験コマンド信号TEST
2が低レベルの時に読み出しデータ信号GRED0を読み出し
データ信号REDとして出力し、試験コマンド信号TEST2が
高レベルの時に検出信号TEDを読み出しデータ信号REDと
して出力する回路である。スイッチ２７は、試験コマン
ド信号TEST2が低レベルの時に読み出しデータ信号GROD0
を読み出しデータ信号RODとして出力し、試験コマンド
信号TEST2が高レベルの時に検出信号TODを読み出しデー
タ信号RODとして出力する回路である。スイッチ２６、
２７は、MOSスイッチおよびインバータを組み合わせて
形成されている。

【００１９】データ出力回路２８は、入れ替え回路２９
と、転送回路３０と、転送回路３１とで構成されてい
る。入れ替え回路２９および転送回路３０は、図１０に
示した入れ替え回路２０および転送回路１８と同一の回
路である。入れ替え回路２９のMOSスイッチ２９ａ、２
９ｃは、読み出しデータ信号REDを入力し、それぞれ読
み出しデータ信号RED0、ROD0として出力している。MOS
スイッチ２９ｂ、２９ｄは、読み出しデータ信号RODを
入力し、それぞれ読み出しデータ信号RED0、ROD0として
出力している。MOSスイッチ２９ａ、２９ｄのpMOSのゲ
ートおよびMOSスイッチ２９ｂ、２９ｃのnMOSのゲート
には、インバータ２９ｅを介してデータアドレス信号GC
Aの反転信号が供給されている。MOSスイッチ２９ａ、２
９ｄのnMOSのゲートおよびMOSスイッチ２９ｂ、２９ｃ
のpMOSのゲートには、データアドレス信号GCAが供給さ
れている。

【００２０】転送回路３０のMOSスイッチ３０ａは、読
み出しデータ信号RED0を入力し、読み出しデータ信号RE
D1を出力している。MOSスイッチ３０ｂは、読み出しデ
ータ信号ROD0を入力し、データ出力信号DOUT0を出力し
ている。MOSスイッチ３０ａ、３０ｂのpMOSのゲートに
は、インバータ３０ｃを介して内部クロック信号CLK0の
反転信号が供給されている。MOSスイッチ３０ａ、３０
ｂのnMOSのゲートには、内部クロック信号CLK0が供給さ
れている。

【００２１】転送回路３１は、３つのインバータ３１
ａ、３１ｂ、３１ｃと、２入力のNORゲート３１ｄと、M
OSスイッチ３１ｅとで構成されている。NORゲート３１
ｄの入力には、試験コマンド信号TEST1およびインバー
タ３１ａを介してクロック信号CLK180の反転信号が供給
されている。MOSスイッチ３１ｅのpMOSのゲートには、
インバータ３１ｂを介してNORゲート３１ｄの出力が接
続されている。MOSスイッチ３１ｅのnMOSのゲートに
は、インバータ３１ｃを介してインバータ３１ｂｂの出
力が接続されている。MOSスイッチ３１ｅの入力には、
読み出しデータ信号RED1が供給されている。MOSスイッ
チ３１ｅの出力からは、データ信号DQ0に対応する読み
出しデータ信号DOUT0が出力されている。

【００２２】読み出しデータ信号GRED0-3、GROD0-3に
は、それぞれ複数のリードアンプ１３が接続されてい
る。各リードアンプ１３には、図示しないセンスアンプ
１４からの読み出しデータ信号が供給されている。図の
左側の４つのリードアンプ１３には、イネーブル信号EN
とアドレス信号A1とのアンド論理をとった信号が供給さ
れている。図の右側の４つのリードアンプ１３には、イ
ネーブル信号ENとアドレス信号/A1とのアンド論理をと
った信号が供給されている。すなわち、アドレス信号A1
が高レベルのときには、図の左側のリードアンプ１３か
ら読み出しデータ信号が出力され、アドレス信号/A1が
高レベル（アドレス信号A1が低レベル）のときには、図
の右側のリードアンプ１３から読み出しデータ信号が出
力される。

【００２３】なお、データ信号DQ1-DQ3の出力データラ
ッチ部は、出力データラッチ部３のデータ出力回路２８
のみから構成されている。すなわち、データ信号DQ1-DQ
3の出力データラッチ部では、読み出しデータ信号GRED0
-3、GROD0-3は、直接読み出しデータ信号RED、RODとし
てデータ出力回路２８に供給されている。上述したDDR-
SDRAM１では、以下示すように、DDRデータ圧縮試験また
はSDRデータ圧縮試験が行われる。DDR-SDRAM１は、外部
から供給されるコマンド信号を受けて、試験モードへの
移行を行う。DDR-SDRAM１は、試験コマンド信号TEST1、
TEST2がともに高レベルの時に、DDRデータ圧縮試験を実
行する。DDR-SDRAM１は、試験コマンド信号TEST1が低レ
ベルかつTEST2が高レベルの時に、SDRデータ圧縮試験を
実行する。

【００２４】ここで、データ圧縮試験とは、読み出しデ
ータ信号、書き込みデータ信号の配線を集約して、読み
書き動作試験を行う試験である。データ圧縮試験は、ウ
エハ状態でのプローブ試験、およびパッケージに組み立
て後の選別試験の最初に、チップの動作を確認するため
に行われることが多い。DDRデータ圧縮試験とは、クロ
ック信号CLKの１周期にデータの取り込みおよび出力を
２回行う試験である。DDRデータ圧縮試験では、データ
の入出力を通常動作時と同様に高速に行える。このた
め、試験時間を短縮できる。反面、クロック信号の両エ
ッジに同期してデータの出力およびデータの取り込みを
行うため、高速なLSIテスタ等の高価な評価装置が必要
になる。この結果、試験コストが上昇する。

【００２５】SDRデータ圧縮試験とは、クロック信号の
１周期にデータの取り込みおよび出力を１回行う試験モ
ードである。SDRデータ圧縮試験では、試験を従来のSDR
AMと同一のタイミングで行えるため、SDRAMの評価に使
用していた従来のLSIテスタ等を使用して試験を行うこ
とができる。このため、チップを搭載する評価基板の仕
様、および評価プログラムの流用が可能になる。この結
果、試験コストが低減される。試験時間は従来と変わら
ない。

【００２６】図１３は、DDRデータ圧縮試験におけるデ
ータの書き込みタイミングを示している。DDRデータ圧
縮試験モード時には、試験コマンド信号TEST1は高レベ
ルにされ、試験コマンド信号TEST2は低レベルにされて
いる。図１０に示したフリップフロップ回路１７ａは、
内部データストローブ信号DQSINの立ち上がりに同期し
て内部データ信号DQIN0を取り込み、書き込みデータ信
号DU0として出力する（図１３(a)）。フリップフロップ
回路１７ｂは内部データストローブ信号DQSINの立ち下
がりに同期して書き込みデータ信号DU0を取り込み、書
き込みデータ信号DUとして出力する。フリップフロップ
回路１７ｃは内部データストローブ信号DQSINの立ち下
がりに同期して内部データ信号DQINを取り込み、書き込
みデータ信号DLとして出力する（図１３(b)）。データ
信号DQ0は、データストローブ信号DQSの立ち下がりと立
ち上がりとに同期して２回取り込まれる。

【００２７】転送回路１８は、内部データストローブ信
号DSの高レベルを受け、書き込みデータ信号DU、DLを書
き込みデータ信号DU2、DL2として出力する（図１３
(c)）。切り替え回路２０は、アドレスデータ信号GCAの
高レベルを受け、書き込みデータ信号DU2、DL2を書き込
みデータ信号WED0、WOD0として出力する（図１３
(d)）。転送回路１９は、内部クロック信号LCLK0の高レ
ベルを受け、書き込みデータ信号WED0、WOD0を、書き込
みデータ信号GWED0、GWOD0として出力する（図１３
(e)）。

【００２８】図１１に示したタイミング発生回路２１
は、試験コマンド信号TEST2の低レベルを受け非活性状
態になっている。書き込み制御回路１１の各スイッチ回
路２２は、試験コマンド信号TEST1の高レベルを受け、M
OSスイッチ２２ｂをオンにし、MOSスイッチ２２ａをオ
フにする。各ライトアンプ１２は、MOSスイッチ２２ｂ
を介して書き込みデータ信号GWED0、GWOD0を受け、受け
たデータ信号GWED0、GWOD0をメモリセル領域１６ａ、１
６ｂに書き込む。このため、データ信号DQ0が、データ
信号DQ0-DQ3としてメモリセル領域１６ａ、１６ｂに書
き込まれる。

【００２９】図１４は、DDRデータ圧縮試験におけるデ
ータの読み出しタイミングを示している。図９に示した
タイミング制御部６は、クロック信号CLKの立ち上がり
に同期して内部クロック信号CLK0を出力する（図１４
(a)）。タイミング制御部６は、内部クロック信号/CLK
の立ち上がりに同期して内部クロック信号CLK180を出力
する（図１４(b)）。タイミング制御部６は、例えば、
クロック信号の１周期に対応するデータアドレス信号GC
Aを出力する（図１４(c)）。データアドレス信号GCA
は、偶側コア部８ａ、奇側コア部８ｂから出力される読
み出しデータの出力順序を決める信号である。

【００３０】図１２に示した演算部２４は、リードアン
プ１３から出力される読み出しデータ信号GRED0-3の論
理演算を行い、演算結果を検出信号TEDとして出力す
る。演算部２５は、リードアンプ１３から出力される読
み出しデータ信号GROD0-3の論理演算を行い、演算結果
を検出信号TODとして出力する。あらかじめメモリセル
には、全て０または全て１が書き込まれているため、動
作試験が正しく行われた場合には、検出信号TED、TODは
高レベルになる。誤ったデータが読み出された場合に
は、検出信号TED、TODは低レベルになる。このような試
験は、一般に１-０テストモード方式と称されている。

【００３１】スイッチ２６は、試験コマンド信号TEST2
の高レベルを受け、検出信号TEDを読み出しデータ信号R
EDとして出力する。スイッチ２７は、試験コマンド信号
TEST2の高レベルを受け、検出信号TODを読み出しデータ
信号RODとして出力する。入れ替え回路２９は、データ
アドレス信号GCAの高レベルを受け、MOSスイッチ２９
ａ、２９ｄをオンにし、MOSスイッチ２９ｂ、２９ｃを
オフにする。読み出しデータ信号RED、RODは、それぞれ
読み出しデータ信号RED0、ROD0として転送回路３０に出
力される（図１４(d)、(e)）。

【００３２】転送回路３０は、内部クロック信号CLK0の
高レベル時に、読み出しデータ信号ROD0をデータ出力信
号DOUT0として出力する（図１４(f)）。この結果、出力
バッファ（図示せず）を介して検出信号TODは、データ
信号DQ0として出力される。同時に転送回路３０は、読
み出しデータ信号RED0を読み出しデータ信号RED1として
出力する。転送回路３１は、内部クロック信号CLK180が
低レベルの期間、MOSスイッチ３１ｅをオフにしてい
る。このため、転送回路３０のMOSスイッチ３０ａから
出力された読み出しデータRED1がデータ出力信号DOUT0
に出力されることはない。

【００３３】転送回路３０は、内部クロック信号CLK0の
低レベルを受けて、読み出しデータ信号RED0、ROD0の出
力を停止する。この際、読み出しデータ信号RED1、デー
タ出力信号の値は、図示しないラッチにより所定のレベ
ルに保持される。転送回路３１は、試験コマンド信号TE
ST1の低レベルにより活性化されている。転送回路３１
は、内部クロック信号CLK180の高レベルを受け、MOSス
イッチ３１ｅをオンにし、読み出しデータ信号RED1をデ
ータ出力信号DOUT0として出力する（図１４(g)）。この
結果、検出信号TEDは、出力バッファ（図示せず）を介
してデータ信号DQ0として出力される。このようにし
て、クロック信号CLKの１周期の間に、データ信号DQ0-D
Q3に対応する４ビットを圧縮した検出信号TOD、TEDが出
力され、合計８ビットのデータの読み出し試験が行われ
る。

【００３４】図１５は、SDRデータ圧縮試験におけるデ
ータの書き込みタイミングを示している。SDRデータ圧
縮試験モード時には、試験コマンド信号TEST1、TEST2は
ともに高レベルにされている。図１０に示したフリップ
フロップ回路１７ａは、内部データストローブ信号DQSI
Nの立ち上がりに同期して内部データ信号DQIN0を取り込
み、書き込みデータ信号DU0として出力する（図１５
(a)）。フリップフロップ回路１７ｂは内部データスト
ローブ信号DQSINの立ち下がりに同期して書き込みデー
タ信号DU0を取り込み、書き込みデータ信号DUとして出
力する（図１５(b)）。フリップフロップ回路１７ｃは
内部データストローブ信号DQSINの立ち下がりに同期し
て内部データ信号DQINを取り込み、書き込みデータ信号
DLとして出力する。ここで、SDRデータ圧縮試験モード
時には、データ信号DQ0は、データストローブ信号DQSの
高レベル時のみに供給される。すなわち、データ信号DQ
0は、データストローブ信号DQSの１周期に１回供給され
る。このため、内部データストローブ信号DQSINの立ち
下がりに同期して取り込んだ内部データ信号DQIN0は、
本来の書き込みデータではない。図１５では、本来の書
き込みデータでない信号は、破線で示している。

【００３５】転送回路１８は、内部データストローブ信
号DSの高レベルを受け、書き込みデータ信号DUを書き込
みデータ信号DU2として出力する（図１５(c)）。切り替
え回路２０は、アドレスデータ信号GCAの高レベルを受
け、書き込みデータ信号DU2を書き込みデータ信号WED0
として出力する（図１５(d)）。転送回路１９は、内部
クロック信号LCLK0の高レベルを受け、書き込みデータ
信号WED0を、書き込みデータ信号GWED0として出力する
（図１５(e)）。

【００３６】図１１に示したタイミング発生回路２１
は、試験コマンド信号TEST2の高レベルを受け活性状態
になっている。タイミング発生回路２１は、アドレス信
号A0の高レベル、および内部クロック信号CLK0を受け、
タイミング信号T2を所定の期間高レベルにする。（図１
５(f)）。タイミング信号T3は、低レベルを保持する。
偶側コア部８ａのライトアンプ１２は、タイミング信号
T2の高レベルを受け、活性化される。奇側コア部８ｂの
ライトアンプ１２は、タイミング信号T3の低レベルを受
け、非活性状態を保持する。各スイッチ回路２２は、試
験コマンド信号TEST1の高レベルを受け、MOSスイッチ２
２ｂをオンにし、MOSスイッチ２２ａをオフにする。

【００３７】偶側コア部８ａのライトアンプ１２は、MO
Sスイッチ２２ｂを介して書き込みデータ信号GWED0を受
け、受けた書き込みデータ信号GWED0をメモリセル領域
１６ａに書き込む。このため、データ信号DQ0が、デー
タ信号DQ0-DQ3として偶側コア部８ａのメモリセル領域
１６ａに書き込まれる。また、図１０に示したフリップ
フロップ回路１７ａは、内部データストローブ信号DQSI
Nの立ち上がりに同期して次の内部データ信号DQIN0を取
り込み、書き込みデータ信号DU0として出力する（図１
５(g)）。転送回路１８は、上述と同様に書き込みデー
タ信号DU2を出力する（図１５(h)）。

【００３８】切り替え回路２０は、アドレスデータ信号
GCAの低レベルを受け、書き込みデータ信号DU2を書き込
みデータ信号WOD0として出力する（図１５(j)）。転送
回路１９は、内部クロック信号LCLK0の高レベルを受
け、書き込みデータ信号WOD0を、書き込みデータ信号GW
OD0として出力する（図１５(k)）。図１１に示したタイ
ミング発生回路２１は、アドレス信号A0の低レベル、お
よび内部クロック信号CLK0を受け、タイミング信号T3を
所定の期間高レベルにする。（図１５(m)）。タイミン
グ信号T2は、低レベルを保持する。

【００３９】奇側コア部８ｂのライトアンプ１２は、タ
イミング信号T3の高レベルを受け、活性化される。偶側
コア部８ａのライトアンプ１２は、タイミング信号T2の
低レベルを受け、非活性化される。各スイッチ回路２２
は、試験コマンド信号TEST1の高レベルを受け、MOSスイ
ッチ２２ｂをオンにし、MOSスイッチ２２ａをオフにし
ている。

【００４０】奇側コア部８ｂのライトアンプ１２は、MO
Sスイッチ２２ｂを介して書き込みデータ信号GWOD0を受
け、受けた書き込みデータ信号GWOD0をメモリセル領域
１６ｂに書き込む。このため、データ信号DQ0が、デー
タ信号DQ0-DQ3として奇側コア部８ｂのメモリセル領域
１６ｂに書き込まれる。

【００４１】この結果、データストローブ信号DQSの２
周期の間に、それぞれ偶側コア部８ｂおよび奇側コア部
８ｂへのデータの書き込みが行われる。図１６は、SDR
データ圧縮試験におけるデータの読み出しタイミングを
示している。SDR読み出し試験時は、試験コマンド信号T
EST1、TEST2がともに高レベルにされている。図１２に
示した転送回路３１は、試験コマンド信号TEST1の高レ
ベルを受け、MOSスイッチ３１ｅを、常にオフにしてい
る。

【００４２】入れ替え回路２９は、クロック信号CLKの
１周期目に、データアドレス信号GCAの高レベルを受け
て、読み出しデータ信号RED、RODを、それぞれ読み出し
データ信号RED0、ROD0として転送回路３０に出力する。
入れ替え回路２９は、クロック信号CLKの２周期目に、
データアドレス信号GCAの低レベルを受けて、読み出し
データ信号RED、RODを、それぞれ読み出しデータ信号RO
D0、RED0として転送回路３０に出力する。

【００４３】転送回路３０は、クロック信号CLKの１周
期目に、内部クロック信号CLK0の高レベルを受けて、読
み出しデータ信号ROD0をデータ出力信号DOUT0として出
力する。この結果、データ出力信号DOUT0を介してデー
タ信号DQから、検出信号TODが出力される（図１６
(a)）。同時に転送回路３０は、読み出しデータ信号RED
0を読み出しデータ信号RED1として、オフされているMOS
スイッチ３１ｅに向けて出力する。

【００４４】転送回路３０は、クロック信号CLKの２周
期目に、内部クロック信号CLK0の高レベルを受けて、読
み出しデータ信号RED0をデータ出力信号DOUT0として出
力する。この結果、データ出力信号DOUT0を介してデー
タ信号DQからは、検出信号TEDが出力される（図１６
(b)）。同時に転送回路３０は、読み出しデータ信号ROD
0を読み出しデータ信号RED1として出力する。転送回路
３１は、試験コマンド信号TEST1が高レベルの期間、MOS
スイッチ３１ｅをオフにしている。このため、転送回路
３０のMOSスイッチ３０ａから出力された読み出しデー
タRED1がデータ出力信号DOUT0に出力されることはな
い。

【００４５】このようにして、クロック信号CLKの２周
期の間に、データ信号DQ0-DQ3に対応する４ビットを圧
縮した検出信号TOD、TEDが出力され、８ビットのデータ
の読み出し試験が行われる。

【００４６】

【発明が解決しようとする課題】ところで、上述したDD
Rデータ圧縮試験は、クロック信号CLK、/CLKの両方に同
期して試験を行うため、従来のSDRAM用のLSIテスタ等の
評価装置を流用することができなかった。このため、製
造コストに占める試験コストが大幅に増大するという問
題があった。

【００４７】また、上述したSDRデータ圧縮試験の書き
込み動作では、偶側コア部８ａ、奇側コア部８ｂにデー
タを書き込むためには、データストローブ信号DQSの２
周期分の期間が必要であった。SDRデータ圧縮試験の読
み出し動作では、クロック信号CLKの１周期目に８ビッ
トの試験結果である検出信号TED、TODが生成されている
にもかかわらず、クロック信号CLKの１周期の間に、4ビ
ットの試験結果しか出力していない。このため、SDRデ
ータ圧縮試験では、従来のSDRAMの試験環境を流用でき
る反面、DDR-SDRAM１の機能を十分に生かした試験を行
うことができず、試験に長時間を要していた。

【００４８】そこで、本発明者は、SDRデータ圧縮試験
の読み出し動作において、クロック信号CLKの１周期の
間に８ビットの試験結果を得られる回路を提案した。図
１７は、本発明者により提案された出力データラッチ部
３２、およびその周辺の回路を示している。なお、図１
７に示す回路は未だ公知ではない。DDR-SDRAM１には、
１６本の読み出しデータ信号GRED0-7、GROD0-7の配線が
形成されている。出力データラッチ部３２以外の構成
は、上述した回路と同一である。

【００４９】出力データラッチ部３２は、２つの演算回
路３３、３４と、２つのスイッチ３５、３６と、図１２
と同一のデータ出力回路２８とで構成されている。演算
回路３３は、８入力のNANDゲート３３ａと、８入力のNO
Rゲート３３ｂと、インバータ３３ｃと、2入力のNANDゲ
ート３３ｄとで構成されている。NANDゲート３３ａおよ
びNORゲート３３ｂの入力には、それぞれ読み出しデー
タ信号GRED0-7が供給されている。NORゲート３３ｂの出
力は、インバータ３３ｃの入力に接続されている。NAND
ゲート３３ｄの入力には、NANDゲート３３ａの出力と、
インバータ３３ｃの出力が接続されている。NANDゲート
３３ｄの出力からは、検出信号TEDが出力されている。

【００５０】演算回路３４は、演算回路３３と同一の回
路である。NANDゲート３４ａおよびNORゲート３４ｂの
入力には、それぞれ読み出しデータ信号GROD0-7が供給
されている。NANDゲート３４ｄの出力からは、検出信号
TODが出力されている。スイッチ３５、３６は、２つの
スイッチを備え、入力される３つの信号のうち、所定の
信号を読み出しデータ信号RED、RODとして出力する機能
を有している。

【００５１】スイッチ３５は、アドレス信号A1が低レベ
ルの時に読み出しデータ信号GRED0を選択し、アドレス
信号A1が高レベルの時に読み出しデータ信号GRED4を選
択する機能を有している。スイッチ３５は、試験コマン
ド信号TEST2が低レベルの時にアドレス信号A1により選
択した読み出しデータ信号GRED0（またはGRED4）を読み
出しデータ信号REDとして出力し、試験コマンド信号TES
T2が高レベルの時に検出信号TEDを読み出しデータ信号R
EDとして出力する機能を有している。

【００５２】同様に、スイッチ３６は、アドレス信号A1
が低レベルの時に読み出しデータ信号GROD0を選択し、
アドレス信号A1が高レベルの時に読み出しデータ信号GR
OD4を選択する機能を有している。スイッチ３６は、試
験コマンド信号TEST2が低レベルの時にアドレス信号A1
により選択した読み出しデータ信号GROD0（またはGROD
4）を読み出しデータ信号RODとして出力し、試験コマン
ド信号TEST2が高レベルの時に検出信号TODを読み出しデ
ータ信号RODとして出力する機能を有している。スイッ
チ３５、３６は、MOSスイッチおよびインバータを組み
合わせて形成されている。

【００５３】読み出しデータ信号GRED0-7、GROD0-7は、
それぞれリードアンプ１３から供給されている。各リー
ドアンプ１３には、図示しないセンスアンプ１４からの
読み出しデータ信号が供給されている。図の左側の４つ
のリードアンプ１３には、イネーブル信号ENおよびアド
レス信号A1のアンド論理と、試験コマンド信号TEST2と
のオア論理が供給されている。図の右側の４つのリード
アンプ１３には、イネーブル信号ENおよびアドレス信号
/A1のアンド論理と、試験コマンド信号TEST2とのオア論
理が供給されている。すなわち、試験コマンド信号TEST
2が高レベルのときには、読み出しデータ信号GRED0-7、
GROD0-7に接続されているリードアンプ１３が全て活性
化され、リードアンプ１３から読み出しデータ信号GRED
0-7、GROD0-7が出力される。試験コマンド信号TEST2が
低レベルかつアドレス信号A1が高レベルのときには、図
の左側のリードアンプ１３から読み出しデータ信号GRED
0-3、GROD0-3が出力され、試験コマンド信号TEST2が低
レベルかつアドレス信号A1が低レベル（アドレス信号/A
1が高レベル）のときには、図の右側のリードアンプ１
３から読み出しデータ信号GRED4-7、GROD4-7が出力され
る。

【００５４】スイッチ３５、３６により伝達される読み
出しデータ信号RED、RODは、データ出力回路２８に供給
されている。データ出力回路２８からは、データ出力信
号DOUT0が出力されている。上述したDDR-SDRAM１では、
以下示すようにSDRデータ圧縮試験の読み出し動作が行
われる。

【００５５】図１８は、SDRデータ圧縮試験におけるデ
ータの読み出しタイミングを示している。図１７に示し
た演算回路３３、３４は、それぞれ８ビットの読み出し
データ信号GRED0-7、GROD0-7を演算し、検出信号TED、T
ODを出力する。スイッチ３５、３６は、試験コマンド信
号TEST2の高レベルを受け、検出信号TED、TODを読み出
しデータ信号RED、RODとして出力する（図１８(a)、
(b)）。

【００５６】データ出力回路２８は、クロック信号CLK
の最初の１周期の間に、圧縮された８ビットの検出結果
TODを出力する（図１８(c)）。データ出力回路２８は、
クロック信号CLKの次の１周期の間に、圧縮された８ビ
ットの検出結果TEDを出力する（図１８(d)）。したがっ
て、クロック信号CLKの１周期の間に、８ビットのデー
タの読み出し試験が行われる。すなわち、クロック信号
CLKの１周期の間では、DDRデータ圧縮試験モードと同様
に、８ビットのデータの読み出し試験が行われる。

【００５７】しかしながら、図１７に示した出力データ
ラッチ部３２では、１６本の読み出しデータ信号GRED0-
7、GROD0-7の長大な配線を形成しなくてはならない。こ
のため、チップサイズが増大し、製造コストが増大する
という問題があった。本発明の目的は、動作試験を高速
に行うことができる半導体集積回路を提供することにあ
る。

【００５８】本発明の別の目的は、試験コストを低減す
ることができる半導体集積回路を提供することにある。
本発明の別の目的は、容易に試験モードに移行すること
ができる半導体集積回路を提供することにある。

【００５９】

【課題を解決するための手段】図１は、請求項１ないし
請求項５に記載の発明の基本原理を示すブロック図であ
る。

【００６０】請求項１の半導体集積回路では、入力変換
部４２は、外部から供給される直列データを並列データ
に変換する。並列データに変換された各データは、それ
ぞれ複数のメモリセル領域１６ａ、１６ｂに書き込まれ
る。出力変換部４４は、各メモリセル領域１６ａ、１６
ｂから読み出されるデータにより生成される並列データ
を直列データに変換する。すなわち、外部とのデータの
受け渡しは、直列データで行われ、内部でのデータの処
理は並列データで行われる。

【００６１】演算部５６は、試験モード時に活性化さ
れ、各メモリセル領域１６ａ、１６ｂから読み出される
並列データを論理演算する。あらかじめ各メモリセル領
域１６ａ、１６ｂに所定のデータを書き込むことで、論
理演算により、各メモリセル領域１６ａ、１６ｂに正し
いデータが記憶されていることが確認される。データの
確認は、複数のメモリセル領域１６ａ、１６ｂについて
同時に行えるため、メモリセル領域１６ａ、１６ｂの動
作試験が高速に行われる。

【００６２】請求項２の半導体集積回路では、入力変換
部４２は、外部から供給される直列データをデータスト
ローブ信号DQSの１周期の間に２回に分けて取り込み、
取り込んだデータを並列データに変換する。並列データ
に変換された各データは、それぞれ第１メモリセル領域
１６ａおよび第２メモリセル領域１６ｂに書き込まれ
る。出力変換部４４は、第１メモリセル領域１６ａおよ
び第２メモリセル領域１６ｂから読み出されるデータに
より生成される並列データを直列データに変換し、変換
した直列データをクロック信号のCLK（/CLK）１周期の
間に２回に分けて出力する。

【００６３】演算部５６は、試験モード時に活性化さ
れ、第１メモリセル領域１６ａおよび第２メモリセル領
域１６ｂから読み出される並列データを論理演算する。
演算部５６は、演算結果TEODをクロック信号CLK（/CL
K）に同期して１回で出力する。あらかじめ第１メモリ
セル領域１６ａおよび第２メモリセル領域１６ｂに所定
のデータを書き込むことで、論理演算により、第１メモ
リセル領域１６ａおよび第２メモリセル領域１６ｂに正
しいデータが記憶されていることが確認される。データ
の確認は、第１メモリセル領域１６ａおよび第２メモリ
セル領域１６ｂについて同時に行えるため、メモリセル
領域１６ａ、１６ｂの動作試験が高速に行われる。

【００６４】また、通常動作時にクロック信号CLK（/CL
K）の１周期の間に２回に分けてデータを出力する半導
体集積回路において、試験モード時には、メモリセル領
域１６ａ、１６ｂから読み出される並列データの演算結
果TEODが、クロック信号CLK（/CLK）に同期して１回で
出力される。このため、動作試験のデータの読み出し時
に使用する評価装置は、半導体集積回路に対して複雑な
クロック制御をする必要がない。すなわち、高価な評価
装置を新たに導入する必要はない。評価用のプログラム
は、蓄積されたノウハウを生かして作成することができ
る。この結果、試験コストが低減される。

【００６５】請求項３の半導体集積回路では、入力変換
部４２は、外部から供給される直列データを並列データ
に変換する。並列データに変換された各データは、それ
ぞれ複数のメモリセル領域１６ａ、１６ｂに書き込まれ
る。出力変換部４４は、各メモリセル領域１６ａ、１６
ｂから読み出されるデータにより生成される並列データ
を直列データに変換する。すなわち、外部とのデータの
受け渡しは、直列データで行われ、内部でのデータの処
理は並列データで行われる。

【００６６】書き込み部４８は、試験モード時に活性化
され、外部から供給される同一のデータを、各メモリセ
ル領域１６ａ、１６ｂに同時に書き込む。このため、試
験モード時に、データの書き込み動作が高速に行われ
る。請求項４の半導体集積回路では、入力変換部４２
は、外部から供給される直列データをデータストローブ
信号DQSの１周期の間に２回に分けて取り込み、取り込
んだデータを並列データに変換する。並列データに変換
された各データは、それぞれ第１メモリセル領域１６ａ
および第２メモリセル領域１６ｂに書き込まれる。出力
変換部４４は、第１メモリセル領域１６ａおよび第２メ
モリセル領域１６ｂから読み出されるデータにより生成
される並列データを直列データに変換し、変換した直列
データをクロック信号CLK（/CLK）の１周期の間に２回
に分けて出力する。

【００６７】書き込み部４８は、試験モード時に活性化
され、外部から供給されるデータをデータストローブ信
号DQSに同期して１回で取り込み、取り込んだ前記デー
タをクロック信号CLK（/CLK）に同期して第１メモリセ
ル領域１６ａおよび第２メモリセル領域１６ｂに同時に
書き込む。このため、動作試験のデータの書き込み時に
使用する評価装置は、半導体集積回路に対して複雑なク
ロック制御をする必要がない。すなわち、高価な評価装
置を新たに導入する必要はない。評価用のプログラム
は、蓄積されたノウハウを生かして作成することができ
る。この結果、試験コストが低減される。

【００６８】請求項５の半導体集積回路では、コマンド
制御部７は、外部から供給される複数のコマンド入力信
号を受け、コマンド入力信号に応じて動作モードを決定
し、動作モード制御信号CMD1を出力する。コマンド制御
部７は、所定のコマンド入力を受けたときに、動作モー
ドが試験モードであると判定し、試験モード制御信号TE
ST1を出力する。このため、専用の端子を設けることな
く、半導体集積回路の制御は、容易に試験モードに移行
する。

【００６９】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて詳細に説明する。図２は、本発明の半導体記憶装
置の一実施形態を示している。この実施形態は請求項１
ないし請求項５に対応している。この実施形態の半導体
集積回路は、シリコン基板上に、CMOSプロセス技術を使
用して、例えば、６４ＭビットのDDR-SDRAM４０として
形成されている。

【００７０】なお、従来技術で説明した回路と同一の回
路については、同一の符号を付し、これ等の回路につい
ては、詳細な説明を省略する。また、従来技術で説明し
た信号と同一の信号については、同一の符号を付してい
る。DDR-SDRAM４０は、入力データラッチ部４２、出力
データラッチ部４４、アドレス入力部４、プリデコーダ
５、タイミング制御部６、コマンドデコーダ７、メモリ
コア部４６、入力バッファ９、およびパッド１０を備え
て構成されている。入力データラッチ部４２は入力変換
部に対応し、出力データラッチ部４４は、出力変換部に
対応し、コマンドデコーダ７は、コマンド制御部に対応
している。データ信号DQ用のパッド１０は、入出力端子
であり、その他のパッド１０は入力端子である。なお、
DDR-SDRAM４０は、１６本のデータ信号DQ0-DQ15を備え
ている。

【００７１】入力データラッチ部４２は、入力バッファ
９を介してデータ信号DQおよびデータストローブ信号DQ
Sを取り込み、書き込みデータ信号GWED、GWODを出力し
ている。入力データラッチ部２には、データアドレス信
号GCAおよび内部クロック信号LCLK0が供給されている。
入力データラッチ部４２は、外部から供給される直列デ
ータ（データ信号DQ）を、並列データ（書き込みデータ
信号GWED、GWOD）に変換する回路である。

【００７２】出力データラッチ部４４は、データアドレ
ス信号GCA、内部クロック信号CLK0、CLK180を受け、メ
モリコア部４６から読み出しデータ信号GRED、GRODを取
り込み、データ信号DQとして出力している。出力データ
ラッチ部４４は、メモリコア部４６から読み出される並
列データ（読み出しデータ信号GRED、GROD）を、直列デ
ータ（データ信号DQ）に変換する回路である。

【００７３】アドレス入力部４は、クロック信号CLKに
同期して外部からアドレス信号ADを取り込み、内部アド
レス信号ADINとして出力している。プリデコーダ５は、
内部アドレス信号ADIN、タイミング信号T1を受け、プリ
デコード信号PDECを出力している。タイミング制御部６
は、クロック信号CLK、/CLK、制御コマンド信号CMD1を
受け、内部クロック信号CLK0、CLK180、LCLK0、データ
アドレス信号GCA、イネーブル信号EN、およびタイミン
グ信号T1を出力している。

【００７４】コマンドデコーダ７は、クロック信号CLK
およびコマンド信号CMDを受け、制御コマンド信号CMD
1、試験コマンド信号TEST1等を出力している。コマンド
信号CMDは、コマンド入力信号に対応している。制御コ
マンド信号CMD1は、動作モード制御信号であり、書き込
み動作および読み出し動作等を制御する信号である。試
験コマンド信号TEST1は、試験モード制御信号であり、
後述するSDRデータ圧縮試験モード時に高レベルになる
信号である。なお、この実施形態のDDR-SDRAM４０は、D
DRデータ圧縮試験モードの機能を備えていない。

【００７５】メモリコア部４６は、偶側コア部４６ａと
奇側コア部４６ｂとで構成されている。偶側コア部４６
ａおよび奇側コア部４６ｂは、それぞれ書き込み制御回
路４８、ライトアンプ１２、リードアンプ１３、センス
アンプ１４、デコーダ１５、および複数のメモリセルを
有するメモリセル領域１６ａ、１６ｂを備えている。メ
モリセル領域１６ａ、１６ｂは、それぞれ第１メモリセ
ル領域、第２メモリセル領域に対応している。書き込み
制御回路４８は、書き込み部に対応している。書き込み
制御回路４８以外の構成および配線は、従来と同一であ
る。

【００７６】書き込み制御回路４８は、書き込みデータ
信号GWED、GWODをライトアンプ１２に伝達する回路であ
る。ライトアンプ１２は、書き込みデータ信号GWED、GW
ODをセンスアンプ１４に出力する回路である。書き込み
データ信号GWED、GWODは内部データバスに対応してい
る。図３および図４は、データ信号DQ0用の入力データ
ラッチ部４２を示している。データ信号DQ4、DQ8、DQ12
用の入力データラッチ部は、入力データラッチ部４２と
同一である。データ信号DQ1-3、DQ5-7、DQ9-11、DQ13-1
5用の入力データラッチ部は、図１０に示した従来の入
力データラッチ部２と同一である。

【００７７】図３に示すように、入力データラッチ部４
２は、フリップフロップ回路１７ａ、１７ｂ、１７ｃを
備えている。フリップフロップ回路１７ａは、内部デー
タストローブ信号DQSINの立ち上がりに同期して内部デ
ータ信号DQIN0を取り込み、書き込みデータ信号DU0を出
力している。フリップフロップ回路１７ｂは、内部デー
タストローブ信号DQSINの立ち下がりに同期して書き込
みデータ信号DU0を取り込み、書き込みデータ信号DUを
出力している。フリップフロップ回路１７ｃは、内部デ
ータストローブ信号DQSINの立ち下がりに同期して同期
して内部データ信号DQIN0を取り込み、書き込みデータ
信号DLを出力している。

【００７８】また、図４に示すように、入力データラッ
チ部４２は、３つの転送回路１８、５０、１９と、転送
回路５０を制御する制御回路５２と、入れ替え回路５３
と、入れ替え回路５３を制御する制御回路５４とを備え
ている。転送回路１８のMOSスイッチ１８ａは、書き込
みデータ信号DUを入力し、書き込みデータ信号DU2を出
力している。MOSスイッチ１８ｂは、書き込みデータ信
号DLを入力し、書き込みデータ信号DL2を出力してい
る。インバータ１８ｃの入力には、内部データストロー
ブ信号DSが供給されている。

【００７９】制御回路５４は、インバータ５４ａ、５４
ｂ、５４ｃと、２入力のNANDゲート５４ｄと、２入力の
NORゲート５４ｅとで構成されている。NANDゲート５４
ｄの入力には、インバータ５４ａを介してアドレスデー
タ信号GCAの反転信号と、インバータ５４ｂを介して試
験コマンド信号TEST1の反転信号とが供給されている。N
ANDゲート５４ｄの出力は、インバータ５４ｃの入力に
接続されている。インバータ５４ｃの出力からは、制御
信号C1が出力されている。NORゲート５４ｅの入力に
は、制御信号C1および試験コマンド信号TEST1が供給さ
れている。NORゲート５４ｅの出力からは、制御信号C2
が出力されている。

【００８０】制御回路５４は、SDRデータ圧縮試験モー
ド時に制御信号C1、C2を低レベルにし、通常動作モード
時にアドレスデータ信号GCAの反転論理を制御信号C1と
して出力し、アドレスデータ信号GCAを制御信号C2とし
て出力する回路である。入れ替え回路５３は、pMOSおよ
びnMOSのソースとドレインとを互いに接続したMOSスイ
ッチ５３ａ、５３ｂ、５３ｃ、５３ｄとインバータ５３
ｅ、５３ｆとで構成されている。MOSスイッチ５３ａ、
５３ｃは、書き込みデータ信号DU2を入力し、それぞれ
書き込みデータ信号WED0、WOD0として出力している。MO
Sスイッチ５３ｂ、５３ｄは、書き込みデータ信号DL2を
入力し、それぞれ書き込みデータ信号WED0、WOD0として
出力している。MOSスイッチ５３ａのpMOSのゲートおよ
びMOSスイッチ５３ｂのnMOSのゲートには、制御信号C1
が供給されている。MOSスイッチ５３ａのnMOSのゲート
およびMOSスイッチ５３ｂのpMOSのゲートには、インバ
ータ５３ｅを介して制御信号C1の反転信号が供給されて
いる。MOSスイッチ５３ｃのpMOSのゲートおよびMOSスイ
ッチ５３ｄのnMOSのゲートには、制御信号C2が供給され
ている。MOSスイッチ５３ｃのnMOSのゲートおよびMOSス
イッチ５３ｄのpMOSのゲートには、インバータ５３ｆを
介して制御信号C2の反転信号が供給されている。

【００８１】制御回路５２は、インバータ５２ａと、２
入力のNANDゲート５２ｂとで構成されている。NANDゲー
ト５２ｂの入力には、インバータ５２ａを介して試験コ
マンド信号TEST1と、内部クロック信号LCLK0とが供給さ
れている。NANDゲート５２ｂの出力からは、制御信号C3
が出力されている。制御回路５２は、SDRデータ圧縮試
験モード時に制御信号C3を高レベルにし、通常動作時に
制御信号C3を内部クロック信号LCLK0として出力する回
路である。

【００８２】転送回路５０は、転送回路１９と同一の回
路である。MOSスイッチ５０ａは、書き込みデータ信号W
ED0を入力し、書き込みデータ信号WED1を出力してい
る。MOSスイッチ５０ｂは、書き込みデータ信号WOD0を
入力し、書き込みデータ信号WOD1を出力している。イン
バータ５０ｃの入力には、制御信号C1が供給されてい
る。転送回路１９のMOSスイッチ１９ａは、書き込みデ
ータ信号WED1を入力し、書き込みデータ信号GWED0を出
力している。MOSスイッチ１９ｂは、書き込みデータ信
号WOD1を入力し、書き込みデータ信号GWOD0を出力して
いる。インバータ１９ｃの入力には、内部クロック信号
LCLK0が供給されている。。

【００８３】転送回路１９は、転送回路１８と同一の回
路である。を介して内部クロック信号LCLK0の反転信号
が供給されている。MOSスイッチ１９ａ、１９ｂのnMOS
のゲートには、内部クロック信号LCLK0が供給されてい
る。図５は、データ信号DQ0-DQ3に対応する書き込み制
御回路４８およびその周囲の回路を示している。データ
信号DQ4-DQ7、DQ8-DQ11、DQ12-DQ15に対応する書き込み
制御回路は、書き込み制御回路４８と同一の回路であ
る。

【００８４】書き込み制御回路４８は、タイミング発生
回路２１を削除した以外、図１０に示した書き込み制御
回路１１と同一である。図６は、データ信号DQ0用の出
力データラッチ部４４およびその周囲の回路を示してい
る。データ信号DQ4、DQ8、DQ1用の出力データラッチ部
は、出力データラッチ部４４と同一の回路である。デー
タ信号DQ1-3、DQ5-7、DQ9-11、DQ13-15用の出力データ
ラッチ部は、従来と同一の回路である（図１２におい
て、読み出しデータ信号GRED0-3、GROD0-3が直接読み出
しデータ信号RED、RODとしてデータ出力回路２８に供給
された回路）。

【００８５】出力データラッチ部４４は、演算回路５６
と、制御回路５８と、データ出力回路６０とで構成され
ている。演算回路５６は、演算部に対応している。演算
回路５６は、８入力のNANDゲート５６ａと、８入力のNO
Rゲート５６ｂと、インバータ５６ｃと、2入力のNANDゲ
ート５６ｄとで構成されている。NANDゲート５６ａおよ
びNORゲート５６ｂの入力には、読み出しデータ信号GRE
D0-3、GROD0-3が供給されている。NORゲート５６ｂの出
力は、インバータ５６ｃの入力に接続されている。NAND
ゲート５６ｄの入力には、NANDゲート５６ａの出力およ
びインバータ５６ｃの出力が接続されている。NANDゲー
ト５６ｄの出力からは、演算結果である検出信号TEODが
出力されている。

【００８６】制御回路５８は、pMOSおよびnMOSのソース
・ドレインを互いに接続したMOSスイッチ５８ａと、２
入力のNANDゲート５８ｂと、インバータ５８ｃとで構成
されている。MOSスイッチ５８ａの入力には、検出信号T
EODが供給され、MOSスイッチ５８ａの出力からは、読み
出しデータ信号ROD0が出力されている。NANDゲート５８
ｂの入力には、試験コマンド信号TEST1およびアドレス
データ信号GCAが供給されている。MOSスイッチ５８ａの
pMOSの入力には、NANDゲート５８ｂの出力が接続されて
いる。MOSスイッチ５８ａのnMOSの入力には、インバー
タ５８ｃを介してNANDゲート５８ｂの出力の反転論理が
供給されている。

【００８７】データ出力回路６０は、転送回路６２と、
選択回路６４と、転送回路３０と、転送回路３１とで構
成されている。転送回路３０、３１は、図１１と同一の
回路である。転送回路６２は、pMOSおよびnMOSのソース
・ドレインとを互いに接続したMOSスイッチ６２ａ、６
２ｂ、６２ｃ、６２ｄとインバータ６２ｅとで構成され
ている。MOSスイッチ６２ａ、６２ｃは、読み出しデー
タ信号GRED0を入力し、それぞれ読み出しデータ信号RED
A、REDBとして出力している。MOSスイッチ６２ｂ、６２
ｄは、読み出しデータ信号GROD0を入力し、それぞれ読
み出しデータ信号RODA、RODBとして出力している。MOS
スイッチ６２ａ、６２ｂ、６２ｃ、６２ｄのpMOSのゲー
トには、試験コマンド信号TEST1が供給されている。MOS
スイッチ６２ａ、６２ｂ、６２ｃ、６２ｄのnMOSのゲー
トには、インバータ６２ｅを介して試験コマンド信号TE
ST1の反転信号が供給されている。

【００８８】選択回路６４は、pMOSおよびnMOSのソース
とドレインとを互いに接続したMOSスイッチ６４ａ、６
４ｂ、６４ｃ、６４ｄとインバータ６４ｅとで構成され
ている。MOSスイッチ６４ａは、読み出しデータ信号RED
Aを入力し、読み出しデータ信号RED0として出力してい
る。MOSスイッチ６４ｂは、読み出しデータ信号RODAを
入力し、読み出しデータ信号RED0として出力している。
MOSスイッチ６４ｃは、読み出しデータ信号REDBを入力
し、読み出しデータ信号ROD0として出力している。MOS
スイッチ６４ｄは、読み出しデータ信号RODBを入力し、
読み出しデータ信号ROD0として出力している。MOSスイ
ッチ６４ａ、６４ｄのpMOSのゲートおよびMOSスイッチ
６４ｂ、６４ｃのnMOSのゲートには、インバータ６４ｅ
を介してデータアドレス信号GCAの反転信号が供給され
ている。MOSスイッチ６４ａ、６４ｄのnMOSのゲートお
よびMOSスイッチ６４ｂ、６４ｃのpMOSのゲートには、
データアドレス信号GCAが供給されている。

【００８９】転送回路３０のMOSスイッチ３０ａは、読
み出しデータ信号RED0を入力し、読み出しデータ信号RE
D1を出力している。MOSスイッチ３０ｂは、読み出しデ
ータ信号ROD0を入力し、データ出力信号DOUT0を出力し
ている。インバータ３０ｃの入力には、内部クロック信
号CLK0が供給されている。

【００９０】転送回路３１のNORゲート３１ｄの入力に
は、試験コマンド信号TEST1と、インバータ３１ａを介
してクロック信号CLK180の反転信号とが供給されてい
る。MOSスイッチ３１ｅのpMOSのゲートには、インバー
タ３１ｂを介してNORゲート３１ｄの出力が接続されて
いる。MOSスイッチ３１ｅのnMOSのゲートには、インバ
ータ３１ｃを介してインバータ３１ｂの出力が接続され
ている。MOSスイッチ３１ｅの入力には、読み出しデー
タ信号RED1が供給されている。MOSスイッチ３１ｅの出
力からは、読み出しデータ信号DOUT0が出力されてい
る。

【００９１】読み出しデータ信号GRED0-3、GROD0-3とリ
ードアンプ１３との接続関係は、図１１と同一である。
すなわち、図の左側の４つのリードアンプ１３には、イ
ネーブル信号ENとアドレス信号A1とのアンド論理をとっ
た信号が供給されている。図の右側の４つのリードアン
プ１３には、イネーブル信号ENとアドレス信号/A1との
アンド論理をとった信号が供給されている。

【００９２】上述したDDR-SDRAM４０では、以下示すよ
うに、SDRデータ圧縮試験が行われる。DDR-SDRAM４０
は、外部から供給されるコマンド信号を受けて、試験モ
ードへの移行を行う。DDR-SDRAM４０は、試験コマンド
信号TEST1を高レベルにする。図７は、SDRデータ圧縮試
験におけるデータの書き込みタイミングを示している。
図４に示した転送回路１８が出力する書き込みデータ信
号DUのタイミングまでは従来と同一であるため、説明を
省略する。

【００９３】制御回路５４は、試験コマンド信号TEST1
の高レベルを受け、制御信号C1を低レベルにし、制御信
号C2を高レベルにする。切り替え回路５３は、制御信号
C1の低レベルを受け、MOSスイッチ５３ａをオンにし、M
OSスイッチ５３ｂをオフにする。切り替え回路５３は、
制御信号C2の低レベルを受け、MOSスイッチ５３ｃをオ
ンにし、MOSスイッチ５３ｄをオフにする。このため、
切り替え回路５３は、書き込みデータ信号DU2を、書き
込みデータ信号WED0、WOD0として出力する（図７
(a)）。

【００９４】なお、通常動作時には、試験コマンド信号
TEST1は低レベルである。このため、制御回路５４は、
制御信号C1としてアドレスデータ信号GCAの反転論理を
出力し、制御信号C2としてアドレスデータ信号GCAを出
力する。この結果、切り替え回路５３は、図９に示した
切り替え回路２０と同一の動作をする。制御回路５２
は、試験コマンド信号TEST1の高レベルを受け、制御信
号C3を高レベルにする。転送回路５０は、制御信号C3の
高レベルを受け、MOSスイッチ５０ａ、５０ｂをオンに
し、書き込みデータ信号WED0、WOD0を書き込みデータ信
号WED1、WOD1として出力する（図７(b)）。

【００９５】転送回路１９は、内部クロック信号LCLK0
の高レベルを受け、書き込みデータ信号WED1、WOD1を書
き込みデータ信号GWED0、GWOD0として出力する（図７
(c)）。図５に示した各スイッチ回路２２は、試験コマ
ンド信号TEST1の高レベルを受け、MOSスイッチ２２ｂを
オンにし、MOSスイッチ２２ａをオフにする。各ライト
アンプ１２は、MOSスイッチ２２ｂを介して書き込みデ
ータ信号GWED0、GWOD0を受け、受けたデータ信号GWED
0、GWOD0をメモリセル領域１６ａ、１６ｂに書き込む。
このため、データストローブ信号DQSの１周期の間にデ
ータ信号DQ0が、データ信号DQ0-DQ3としてメモリセル領
域１６ａ、１６ｂに書き込まれる。

【００９６】図８は、データ圧縮試験におけるデータの
読み出しタイミングを示している。図６に示した転送回
路６２は、MOSスイッチ６２ａ、６２ｂ、６２ｃ、６２
ｄを全てオフにする。このため、選択回路６４のMOSス
イッチ６４ａ、６４ｂ、６４ｃ、６４ｄには、書き込み
データが転送されない。制御回路５８のMOSスイッチ５
８ａは、アドレスデータ信号GCAの高レベルを受け、検
出信号TEODを読み出しデータ信号ROD0として出力する
（図８(a)）。このとき、選択回路６には、書き込みデ
ータが転送されないため、読み出しデータ信号RED0は不
定である。

【００９７】転送回路３０のMOSスイッチ３０ｂは、内
部クロック信号CLK0の高レベルを受け、検出信号TEODで
ある読み出しデータ信号ROD0を、データ出力信号DOUT0
として出力する（図８(b)）。このとき、転送回路３１
は、試験コマンド信号TEST1の高レベルを受け、MOSスイ
ッチ３１ｅを、常にオフにしている。したがって、クロ
ック信号CLKの１周期の間に偶側コア部４６ａからの読
み出しデータ信号GRED0-3と、奇側コア部４６ｂからの
読み出しデータ信号GROD0-3に対応する８ビットを圧縮
した検出信号TEODが出力され、８ビットのデータの読み
出し試験が行われる。

【００９８】なお、通常動作時には、試験コマンド信号
TEST1は低レベルである。転送回路６２のMOSスイッチ６
２ａ、６２ｂ、６２ｃ、６２ｄは、全てオンにされる。
制御回路５８のMOSスイッチ５８ａはオフしている。こ
のため、読み出しデータ信号GRED0、GROD0は、それぞれ
アドレスデータ信号GCAの信号レベルにより、選択回路
６４から読み出しデータ信号RED0または読み出しデータ
信号ROD0として出力される。そして、読み出しデータ信
号ROD0、RED0は、クロック信号CLK、/CLKの立ち上がり
に同期して、順次データ信号DQ0として出力される。

【００９９】以上のように構成された半導体記憶装置で
は、試験モード時に、書き込みデータ信号DU2を、偶側
コア部４６ａの書き込みデータ信号GWED0、および奇側
コア部４６ｂの書き込みデータ信号GWOD0として出力す
る入れ替え回路５３を備えた。このため、外部から供給
されるデータ信号DQ0を、データストローブ信号DQSの１
周期の間に１回で、メモリセル領域１６ａ、１６ｂの複
数ビットに書き込むことができる。したがって、従来の
SDRAM用の評価装置を使用して、DDRデータ圧縮試験モー
ドと同一の書き込みレートで、動作試験を行うことがで
きる。書き込み制御回路４８からタイミング発生回路２
１を削除することができ、DDR-SDRAM４０のチップサイ
ズを低減することができる。

【０１００】データ信号DQ0、DQ4、DQ8、DQ12に対応す
る出力データラッチ部４６を備えた。このため、データ
信号DQ0、DQ4、DQ8、DQ12の４ビットを偶側コア部４６
ａ、奇側コア部４６ｂの各１６ビットに書き込むことが
できる。したがって、１クロック周期あたりの書き込み
ビット数を増大することができる。

【０１０１】読み出しデータ信号GRED0-3、GROD0-3を論
理演算し演算結果を検出信号TEODとして出力する演算回
路５６を備えた。このため試験モード時に、メモリセル
領域１６ａ、１６ｂから読み出した８ビットのデータを
検出信号TEODとして圧縮して、クロック信号CLKの１周
期の間に１回で読み出すことができる。したがって、従
来のSDRAM用の評価装置を使用して、DDRデータ圧縮試験
モードと同一の読み出しレートで、動作試験を行うこと
ができる。

【０１０２】この結果、高価な評価装置を新たに導入す
ることが不要になる。評価用のプログラムは、蓄積され
たノウハウを生かして作成することができる。また、動
作試験に必要な評価装置の試験端子数を低減することが
でき、評価基板上に多数のDDR-SDRAM４０を搭載し、動
作試験を一度に行うことができる。データ信号DQ0、DQ
4、DQ8、DQ12に対応する演算回路５６を備えた。このた
め、偶側コア部４６ａ、奇側コア部４６ｂの各１６ビッ
トのデータを４ビットに圧縮して動作試験を行うことが
できる。したがって、１クロック周期あたりの試験ビッ
ト数を増大することができる。

【０１０３】コマンド信号CMDを受け、試験コマンド信
号TEST1を出力するコマンドデコーダ７を備えた。この
ため、専用の試験端子を設けることなく、容易にSDRデ
ータ圧縮試験モードに移行することができる。以上、本
発明の半導体集積回路では、試験コストを大幅に低減す
ることができる。

【０１０４】なお、上述した実施形態では、本発明をDD
R-SDRAMに適用した例について述べた。しかしながら、
本発明はかかる実施形態に限定されるものではない。例
えば、本発明をDDR-SDRAM仕様のメモリコアを内蔵した
システムLSIに適用してもよい。また、本発明を１クロ
ックの間にデータを読み書きを４回行う半導体メモリに
適用してもよい。

【０１０５】上述した実施形態では、８ビットの読み出
しデータ信号GRED0-3、GROD0-3を１ビットに圧縮して試
験を行った例について述べた。しかしながら、本発明は
かかる実施形態に限定されるものではない。例えば、１
６ビットの読み出しデータ信号GRED0-7、GROD0-7を１ビ
ットに圧縮して試験を行ってもよい。上述した実施形態
では、本発明を読み出しデータに誤りがあるときに検出
信号TEODが低レベルになる１-０テストモード方式に適
用した例について述べた。しかしながら、本発明はかか
る実施形態に限定されるものではない。例えば、本発明
を読み出しデータに誤りがあるときに検出信号が高イン
ピーダンスになる１-０HiZテストモード方式に適用して
もよい。

【０１０６】以上の実施形態において説明した発明を整
理して以下の項を開示する。（１）請求項１記載の半導体集積回路において、前記演
算部５６は、前記各メモリセル領域１６ａ、１６ｂから
読み出される複数の入出力端子DQ0-3に対応するデータ
を演算し、演算結果TEODを１つの入出力端子DQ0から出
力することを特徴とする。

【０１０７】この半導体集積回路では、１つの入出力端
子DQ0を使用することで、動作試験において、複数の入
出力端子DQ0-3に対応するメモリセル領域１６ａ、１６
ｂのデータの読み出しが行われる。このため、動作試験
に必要な評価装置の試験端子数が低減され、多数の半導
体集積回路の動作試験を一度に行うことが可能になる。
この結果、試験コストが低減される。

【０１０８】（２）上記（１）記載の半導体集積回路に
おいて、前記演算部５６を複数備えたことを特徴とす
る。この半導体集積回路では、入出力端子DQの数、ある
いはチップ内部のメモリセル領域１６ａ、１６ｂのレイ
アウトに応じて、複数の演算部５６が備えられる。演算
部５６の数は、チップサイズを最小限にし、かつ動作試
験が最も効率的に行われるように決められる。

【０１０９】（３）請求項３記載の半導体集積回路にお
いて、前記書き込み部４８は、１つの入出力端子DQ0か
ら供給されるデータを複数の入出力端子DQ0-3に対応す
る前記各メモリセル領域１６ａ、１６ｂに書き込むこと
を特徴とする。この半導体集積回路では、１つの入出力
端子DQ0を使用することで、動作試験において、複数の
入出力端子DQ0-3に対応するメモリセル領域１６ａ、１
６ｂにデータの書き込みが行われる。このため、動作試
験に必要な評価装置の試験端子数が低減され、多数の半
導体集積回路の動作試験を一度に行うことが可能にな
る。この結果、試験コストが低減される。

【０１１０】（４）上記（３）記載の半導体集積回路に
おいて、前記書き込み部を複数備えたことを特徴とす
る。この半導体集積回路では、入出力端子DQの数、ある
いはチップ内部のメモリセル領域１６ａ、１６ｂのレイ
アウトに応じて、複数の書き込み部４８が備えられる。
書き込み部４８の数は、チップサイズを最小限にし、か
つ動作試験が最も効率的に行われるように決められる。

【０１１１】（５）上記（１）または上記（３）記載の
半導体集積回路において、前記試験モードは、前記各入
出力端子DQに対応する内部データバスGRED、GROD、GWE
D、GWODを集約して、動作試験を行うデータ圧縮試験モ
ードであることを特徴とする。この半導体集積回路で
は、データ圧縮試験において、単位時間あたりの試験ビ
ット数を増大することができる。

【０１１２】

【発明の効果】請求項１の半導体記憶装置では、複数の
メモリセル領域に書き込んだデータの確認を同時に行う
ことができ、動作試験を高速に行うことができる。請求
項２の半導体集積回路では、高価な評価装置を新たに導
入することなく、半導体集積回路の動作試験を行うこと
ができる。評価用のプログラムは、蓄積されたノウハウ
を生かして作成することができる。この結果、試験コス
トを低減することができる。

【０１１３】請求項３の半導体集積回路では、外部から
供給される同一のデータを、複数のメモリセル領域に同
時に書き込むことで、動作試験を高速に行うことができ
る。請求項４の半導体集積回路では、高価な評価装置を
新たに導入することなく、半導体集積回路の動作試験を
行うことができる。評価用のプログラムは、蓄積された
ノウハウを生かして作成することができる。この結果、
試験コストを低減することができる。

【０１１４】請求項５の半導体集積回路では、専用の端
子を設けることなく、外部から複数のコマンド入力信号
を受けることで、半導体集積回路の制御を、容易に試験
モードに移行することができる。

【図面の簡単な説明】

【図１】請求項１ないし請求項５に記載の発明の基本原
理を示すブロック図である。

【図２】本発明の半導体集積回路の一実施形態を示す全
体構成図である。

【図３】図２の入力データラッチ部の一部を示す回路図
である。

【図４】図２の入力データラッチ部の一部を示す回路図
である。

【図５】図２の書き込み制御回路およびその周囲を示す
回路図である。

【図６】図２の出力データラッチ部およびその周囲を示
す回路図である。

【図７】データ圧縮試験におけるデータの書き込み動作
を示すタイミング図である。

【図８】データ圧縮試験におけるデータの読み出し動作
を示すタイミング図である。

【図９】従来のDDR-SDRAMの概要を示す全体構成図であ
る。

【図１０】図９の入力データラッチ部を示す回路図であ
る。

【図１１】図９の書き込み制御回路およびその周囲を示
す回路図である。

【図１２】図９の出力データラッチ部およびその周囲を
示す回路図である。

【図１３】従来のDDRデータ圧縮試験におけるデータの
書き込み動作を示すタイミング図である。

【図１４】従来のDDRデータ圧縮試験におけるデータの
読み出し動作を示すタイミング図である。

【図１５】従来のSDRデータ圧縮試験におけるデータの
書き込み動作を示すタイミング図である。

【図１６】従来のSDRデータ圧縮試験におけるデータの
読み出し動作を示すタイミング図である。

【図１７】従来の別の出力データラッチ部およびその周
辺を示す回路図である。

【図１８】従来の別のSDRデータ圧縮試験におけるデー
タの読み出し動作を示すタイミング図である。

【符号の説明】

４アドレス入力部５プリデコーダ６タイミング制御部７コマンドデコーダ８ａ偶側コア部８ｂ奇側コア部９入力バッファ１０パッド１２ライトアンプ１３リードアンプ１４センスアンプ１５デコーダ１６ａ、１６ｂメモリセル領域４０ DDR-SDRAM ４２入力データラッチ部４４出力データラッチ部４６メモリコア部４８書き込み制御回路５０転送回路５２制御回路５３入れ替え回路５４制御回路５６演算回路 CLK0、CLK180、LCLK0 内部クロック信号 CMD コマンド信号 CMD1 制御コマンド信号 DQ データ信号 DQS データストローブ信号 GWED、GWOD 書き込みデータ信号 GCA データアドレス信号 GRED、GROD 読み出しデータ信号 TEST1 試験コマンド信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者富田浩由神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5B024 AA15 BA21 BA29 CA07 CA15 EA02 EA04 5F083 AD00 ZA20 5L106 AA01 DD01 DD06 GG03

Claims

【特許請求の範囲】

【請求項１】外部から供給される直列データを並列デ
ータに変換する入力変換部と、前記並列データの各データをそれぞれ書き込む複数のメ
モリセル領域と、前記各メモリセル領域から読み出されるデータにより生
成される並列データを直列データに変換する出力変換部
とを備えた半導体集積回路において、試験モード時に、前記各メモリセル領域から読み出され
る前記並列データを論理演算する演算部を備えたことを
特徴とする半導体集積回路。
【請求項２】外部から供給される直列データをデータ
ストローブ信号の１周期の間に２回に分けて取り込み、
取り込んだデータを並列データに変換する入力変換部
と、前記並列データの各データをそれぞれ書き込む第１メモ
リセル領域および第２メモリセル領域と、前記第１メモリセル領域および前記第２メモリセル領域
から読み出されるデータにより生成される並列データを
直列データに変換し、変換した直列データをクロック信
号の１周期の間に２回に分けて出力する出力変換部とを
備えた半導体集積回路において、試験モード時に、前記第１メモリセル領域および前記第
２メモリセル領域から読み出される前記並列データを論
理演算し、演算結果を前記クロック信号に同期して１回
で出力する演算部を備えたことを特徴とする半導体集積
回路。
【請求項３】外部から供給される直列データを並列デ
ータに変換する入力変換部と、前記並列データの各データをそれぞれ書き込む複数のメ
モリセル領域と、前記各メモリセル領域から読み出されるデータにより生
成される並列データを直列データに変換する出力変換部
とを備えた半導体集積回路において、試験モード時に、外部から供給されるデータを、前記各
メモリセル領域に同時に書き込む書き込み部を備えたこ
とを特徴とする半導体集積回路。
【請求項４】外部から供給される直列データをデータ
ストローブ信号の１周期の間に２回に分けて取り込み、
取り込んだデータを並列データに変換する入力変換部
と、前記並列データの各データをそれぞれ書き込む第１メモ
リセル領域および第２メモリセル領域と、前記第１メモリセル領域および前記第２メモリセル領域
から読み出されるデータにより生成される並列データを
直列データに変換し、変換した直列データをクロック信
号の１周期の間に２回に分けて出力する出力変換部とを
備えた半導体集積回路において、試験モード時に、外部から供給されるデータを、前記デ
ータストローブ信号に同期して１回で取り込み、取り込
んだ前記データを前記クロック信号に同期して前記第１
メモリセル領域および前記第２メモリセル領域に同時に
書き込む書き込み部を備えたことを特徴とする半導体集
積回路。
【請求項５】請求項１または請求項３記載の半導体集
積回路において、外部から供給される複数のコマンド入力信号を受けて動
作モードを決定するコマンド制御部を備え、前記試験モードへの移行は、前記コマンド入力により行
われることを特徴とする半導体集積回路。