KR100615081B1 - 듀얼 데이터 레이트 반도체 메모리 장치 및 데이터 스트로브 신호 출력방법 - Google Patents
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Abstract
본 발명은 듀얼 데이터 레이트 반도체 메모리 장치 및 데이터 스트로브 신호 출력방법에 관한 것으로서, 특히 로우 액티브 명령에 응답하여 인에이블신호를 발생하는 제어수단과, 인에이블신호에 응답하여 외부 클럭신호의 상승 엣지에 동기된 제 1 내부 클럭신호와, 하강 엣지에 응답하는 제 2 내부 클럭신호를 각각 발생하고, 컬럼 레이턴시에 응답하여 제 1 또는 제 2 내부클럭신호를 출력하는 내부 클럭 발생기와, 리드 명령에 응답하여 데이터 스트로브 신호를 상기 내부 클럭 발생기로부터 제공된 내부클럭신호에 동기하여 출력하는 데이터 스트로브 신호 출력버퍼를 포함한다. 따라서, 본 발명에서는 실수배의 CAS 레이턴시를 구현할 수 있다.
Description
도 1은 종래의 DDR 반도체 메모리 장치의 데이터 스트로브 신호 출력을 설명하기 위한 도면.
도 2는 도 1의 각부 타이밍도.
도 3은 본 발명에 의한 듀얼 데이터 레이트 반도체 메모리 장치의 구성을 나타낸 도면.
도 4는 도 3의 각부 타이밍도.
도 5는 본 발명에 의한 듀얼 데이터 레이트 반도체 메모리 장치의 다른 실시예를 나타낸 도면.
<도면의 주요부분에 대한 부호의 설명>
10, 20, 30 : 제어수단 12, 22, 32 : 내부 클럭 발생기
14, 24, 34 : 데이터 스트로브 신호 출력버퍼
본 발명은 듀얼 데이터 레이트 반도체 메모리 장치 및 데이터 스트로브 신호 출력방법에 관한 것으로서, 특히 실수배의 CAS 레이턴시를 구현할 수 있는 듀얼 데이터 레이트(DDR : DUAL DATA RATE) 반도체 메모리 장치 및 데이터 스트로브 신호 출력방법에 관한 것이다.
기존의 DDR DRAM은 외부클럭 상승부와 하강부 모두에서 데이터 입출력이 가능해 짐에 따라 SDR(SINGLE DATA RATE)의 CAS 레이턴시(LATENCY)=1,2,3 과는 달리 1.5, 2. 2.5와 같은 실수배의 CAS 레이턴시를 구현할 수 있게 되었다.
데이터 스트로브 신호(DS)와 같은 새로운 인터페이스 단자들이 설정됨으로써 기존의 SDR 로직 구현방법으로는 DDR만의 CAS 레이턴시를 구현할 수 없는 것들이 생겨나게 되었다.
도 1은 종래의 SDR 반도체메모리 장치의 데이터 스트로브 신호 출력 구성을 나타낸다. 도 2는 도 1의 각부 타이밍도를 나타낸다.
외부 클럭신호(EXTCLK)의 상승엣지에 응답하여 로우 액티브 명령(ACT)이 입력되고, 이어서 독출명령(RD)이 입력되면, 데이터 스트로브 신호(DSi)가 데이터 스트로브 신호 출력버퍼(14)에 인가된다. CAS 레이턴시에 따라 디코딩된 인에이블신호(CEN)가 제어수단(10)으로부터 발생된다. 내부 클럭 발생기(12)에서는 인에이블신호(CEN)의 액티브 상태에 응답하여 외부 클럭신호(EXTCLK)를 내부 클럭신호(INTCLK)로 데이터 스트로브 신호 출력버퍼(14)에 제공한다. 이에 데이터 스트로브 신호 출력버퍼(14)에서는 데이터 스트로브 신호 출력버퍼 인에이블신호(PTRST)에 응답하여 제공된 내부 클럭신호(INTCLK)의 상승 엣지에 응 답하여 데이터 스트로브 신호를 데이터 스트로브 신호 출력단자(DS)에 출력한다.
즉, 종래의 방식에서는 데이터 스트로브 신호 스트로브 신호 출력버퍼가 인에이블신호(PTRST)에 의해 동작이 가능하더라도 내부 클럭이 독출동작으로부터 한 클럭 다음에 발생되기 때문에 한 클럭 다음에 DS가 발생된다. 따라서, DS는 도 1에 도시한 바와 같이 1.5의 실수배 CAS 레이턴시를 구현할 수 없다.
따라서, 종래의 DDR DRAM에서는 1.5와 같은 실수배의 CAS 레이턴시를 구현할 수 없는 문제점이 있었다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 실수배의 CAS 레이턴시가 가능한 듀얼 데이터 레이트 반도체 메모리 장치와 데이터 스트로브 신호 출력방법을 제공하는 데 있다.
상기한 본 발명의 목적을 달성하기 위하여 본 발명의 장치는 로우 액티브 명령에 응답하여 인에이블신호를 발생하는 제어수단과, 인에이블신호에 응답하여 외부 클럭신호의 상승 엣지에 동기된 제 1 내부 클럭신호와, 하강 엣지에 응답하는 제 2 내부 클럭신호를 각각 발생하고, 컬럼 레이턴시에 응답하여 제 1 또는 제 2 내부클럭신호를 출력하는 내부 클럭 발생기와, 리드 명령에 응답하여 데이터 스트로브 신호 를 상기 내부 클럭 발생기로부터 제공된 내부클럭신호에 동기하여 출력하는 데이터 스트로브 신호 출력버퍼를 구비한 것을 특징으로 한다.
또한, 본 발명의 다른 장치는 컬럼 어드레스 스트로브 레이턴시에 응답하여 인에이블신호를 발생하는 제어수단과, 상기 인에이블신호 또는 로우 액티브 명령에 의해 발생되는 제어신호에 응답하여 외부 클럭신호의 상승 엣지에 동기된 제 1 내부 클럭신호와, 하강 엣지에 응답하는 제 2 내부 클럭신호를 각각 발생하고, 컬럼 레이턴시에 응답하여 제 1 또는 제 2 내부클럭신호를 출력하는 내부 클럭 발생기와, 리드 명령에 응답하여 데이터 스트로브 신호를 상기 내부 클럭 발생기로부터 제공된 내부클럭신호에 동기하여 출력하는 데이터 스트로브 신호 출력버퍼를 구비한 것을 특징으로 한다.
또한, 본 발명의 방법은 로우 액티브 명령에 응답하여 인에이블신호를 발생하는 단계와, 인에이블신호에 응답하여 외부 클럭신호의 상승 엣지에 동기된 제 1 내부 클럭신호와, 하강 엣지에 응답하는 제 2 내부 클럭신호를 각각 발생하는 단계와, 컬럼 레이턴시에 응답하여 제 1 또는 제 2 내부클럭신호를 출력하는 단계와, 리드 명령에 응답하여 데이터 스트로브 신호를 상기 내부 클럭 발생기로부터 제공된 내부클럭신호에 동기하여 출력하는 단계를 구비한 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 3은 본 발명에 의한 듀얼 데이터 레이트 반도체 메모리 장치의 구성을 나타낸다. 본 발명에서는 제어수단(20), 내부 클럭 발생기(22), 데이터 스트로브 신호 출력버퍼(24)를 포함한다.
제어수단(20)은 로우 액티브 명령의 디코딩에 의해 발생된 제어신호(PRDQ)에 응답하여 인에이블신호(CEN)를 발생한다. 즉, CAS 레이턴시가 없더라도 인에이블신 호(CEN)는 로우 액티브 명령에 응답하여 미리 액티브 상태로 된다.
내부 클럭 발생기(22)에서는 외부 클럭신호(EXTCLK)를 입력하고 상기 인에이블신호(CEN)의 액티브 동작에 응답하여 제 1 및 제 2 내부 클럭신호(INTCLK1, INTCLK2)를 발생한다. 제1 내부 클럭신호(INTCLK1)는 외부 클럭신호의 상승엣지에 응답하여 상승엣지를 갖는 클럭신호로 발생되고 제 2 내부 클럭신호(INTCLK2)는 외부 클럭신호의 하강엣지에 응답하여 상승엣지를 갖는 클럭신호로 발생된다.
데이터 스트로브 신호 출력버퍼(14)는 독출명령이 있으면 CAS 레이턴시에 따라 디코딩되어 발생되는 데이터 스트로브 신호 출력버퍼 인에이블신호(PTRST)에 의해 인에이블되어 미리 발생된 제 1 및 제 2 내부클럭신호에 곧바로 응답하여 데이터 스트로브 신호(DS)를 발생하게 된다.
즉, 데이터 스트로브 신호 출력버퍼(14)는 데이터 스트로브 신호 출력버퍼 인에이블신호(PTRST)가 발생되면, 곧바로 제 1 내부 클럭 신호(INTCLK1)의 상승에지에 동기되어 로우 레벨로 천이되고 제 2 내부 클럭 신호(INTCLK2)의 상승에지에 동기되어 하이 레벨로 천이되는 데이터 스트로브 신호(DS)를 발생하여 준다.
즉, 데이터 스트로브 신호 출력버퍼(14)는 데이터 스트로브 신호 출력버퍼 인에이블신호(PTRST)가 발생되면, 곧바로 제 1 내부 클럭 신호(INTCLK1)의 상승에지에 동기되어 로우 레벨로 천이되고 제 2 내부 클럭 신호(INTCLK2)의 상승에지에 동기되어 하이 레벨로 천이되는 데이터 스트로브 신호(DS)를 발생하여 준다.
도 5는 본 발명에 의한 듀얼 데이터 레이트 반도체 메모리 장치의 다른 실시예를 나타낸다. 다른 실시예는 제어수단(30), 내부 클럭 발생기(32) 및 데이터 스트로브 신호 출력버퍼(34)를 포함한다. 상술한 일 실시예와 다른 점은 로우 액티브 명령에 의해 발생되는 제어신호(PRDQ)가 제어수단(30)에 인가되는 것이 아니라 내부 클럭 발생기(32)에 직접 인가된 다는 점이 다르다. 즉, 내부 클럭 발생기(32)는 인에이블신호(CEN) 뿐만 아니라 로우액티브 명령에 응답하여 발생되는 제어신호(PRDQ)에 의해 미리 인에이블되도록 구성된다.
이상, 설명한 바와 같이 본 발명에서는 로우 액티브 명령에 의해 미리 내부 클럭신호를 발생하고 독출명령시 미리 발생된 내부클럭신호에 응답하여 데이터 스 트로브 신호를 즉시 출력할 수 있다. 따라서, DDR 반도체 메모리 장치에서 1.5와 같은 실수배의 CAS 레이턴시의 구현이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (3)
- 로우 액티브 명령이 있으면 인에이블신호를 발생하는 제어수단;상기 인에이블신호의 발생시에 외부 클럭신호의 상승 엣지에 동기되는 제 1 내부 클럭신호를 발생하고 상기 외부 클럭신호의 하강 엣지에 동기되는 제2 내부 클럭신호를 발생하는 내부 클럭 발생기; 및독출 명령이 있으면 상기 제1 및 제2 내부 클럭 신호에 응답하여 데이터 스트로브 신호를 발생하고 출력하는 데이터 스트로브 신호 출력버퍼를 구비한 것을 특징으로 하는 듀얼 데이터 레이트 반도체 메모리 장치.
- 로우 액티브 명령이 있으면 인에이블신호를 발생하는 단계;상기 인에이블신호가 발생되면, 외부 클럭신호의 상승 엣지에 동기된 제 1 내부 클럭신호와 상기 외부 클럭신호의 하강 엣지에 동기되는 제 2 내부 클럭신호를 각각 발생하는 단계;컬럼 레이턴시의 발생되면, 제 1 및 제 2 내부클럭신호를 출력하는 단계; 및독출 명령이 있으면, 상기 제1 및 제2 내부 클럭 신호에 응답하여 데이터 스트로브 신호를 발생하고 출력하는 단계를 구비한 것을 특징으로 하는 DDR 반도체 메모리 장치의 데이터 스트로브 신호 출력방법.
- 로우 액티브 명령을 디코딩하여 발생되는 제1 제어신호에 응답하여, 인에이블신호를 발생하는 제어수단;상기 인에이블신호의 발생시에 외부 클럭신호의 상승 엣지에 동기되는 제 1 내부 클럭신호를 발생하고 상기 외부 클럭신호의 하강 엣지에 동기되는 제2 내부 클럭신호를 발생하는 내부 클럭 발생기; 및독출 명령이 있으면 컬럼 레이턴시에 따라 디코딩되어 발생되는 제2 제어신호에 응답하여, 상기 제1 및 제2 내부 클럭 신호로부터 데이터 스트로브 신호를 발생하고 출력하는 데이터 스트로브 신호 출력버퍼를 구비한 것을 특징으로 하는 듀얼 데이터 레이트 반도체 메모리 장치.
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