KR100312967B1 - 반도체메모리소자의데이터스트로브신호를구동하기위한어드레스발생장치 - Google Patents

Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 반도체 메모리 소자의 데이터 스트로브 신호를 구동하기 위한 어드레스 발생 장치에 관한 것이며, 데이터 스트로브 신호를 구동하기 위한 어드레스를 적절한 타이밍으로 발생시킬 수 있는 반도체 메모리 소자의 데이터 스트로브 신호를 구동하기 위한 어드레스 발생 장치를 제공하는데 그 목적이 있다. 본 발명은 반도체 메모리 소자의 데이터 스트로브 신호를 구동하기 위한 어드레스 발생 장치에 있어서, 데이터 리드 또는 라이트 명령이 들어올 때 인에이블되는 제1 신호 및 클럭 신호에 응답하여 데이터 스트로브 신호를 구동하기 위한 어드레스 신호를 입력받아 1클럭만큼 지연하는 지연 수단; 상기 데이터 리드 명령이 들어올 때 상기 제1 신호보다 소정 클럭만큼 지연되어 인에이블되는 제2 신호에 응답하여 상기 어드레스 신호 또는 상기 지연 수단으로부터 출력되는 1클럭만큼 지연된 상기 어드레스 신호를 선택적으로 출력하는 선택 수단; 상기 선택 수단으로부터 출력되는 어드레스 신호를 래치하는 래치 수단; 및 상기 데이터 라이트 명령이 들어올 때 상기 제1 신호보다 소정 클럭만큼 지연되어 인에이블되는 제3 신호에 응답하여 상기 래치 수단으로부터 출력되는 어드레스 신호를 상기 데이터 라이트 명령 시의 데이터 스트로브 신호를 발생하기 위해 타이밍 조절된 라이트 어드레스 신호로 출력하는 출력 수단을 구비하며, 상기 데이터 리드 명령이 들어올 때 상기 선택 수단으로부터 상기 데이터 리드 명령 시의 데이터 스트로브 신호를 발생하기 위해 타이밍 조절된 리드 어드레스 신호가 출력되도록 하는 것을특징으로 한다.

Description

반도체 메모리 소자의 데이터 스트로브 신호를 구동하기 위한 어드레스 발생 장치{A address generator for driving data strobe signal in semiconductor device}

본 발명은 반도체 기술에 관한 것으로, 특히 반도체 메모리 소자의 데이터 스트로브 신호를 구동하기 위한 어드레스 발생 장치에 관한 것이다.

잘 알려진 바와 같이, DRAM의 동작 속도 향상을 위하여 외부의 시스템 클럭에 동기되어 동작하는 싱크로너스 DRAM(이하 SDRAM)이 널리 사용되고 있다. 한편, 통상의 SDRAM이 클럭의 라이징 에지(rising edge)만을 사용하는 것에 비해, DDR SDRAM(double data rate SDRAM)은 클럭의 라이징 및 폴링 에지(falling edge)를 모두 사용하기 때문에 기존의 SDRAM에 비해 2배 정도 빠른 동작 속도를 구현할 수 있어 차세대 DRAM으로 각광받고 있다.

16비트의 데이터 입출력(DQ0∼DQ15)을 가지는 DDR SDRAM에서 ×4 또는 ×8의 데이터 폭(data width)으로 라이트(write)할 때 종래에는 일단 16비트의 입력된 데이터(이하, din이라 함)를 모든 글로벌 입/출력 라인(global in/out line, 이하 gio 라인이라 함)에 실어놓고, 뱅크(bank)에 가서 실제 셀의 데이터 라인에 실을 때 옵션(×4 또는 ×8)에 따라 선택적으로 라이트하도록 하였다. 그러나, 이러한 종래기술은 실제 라이트하지 않는 데이터를 뱅크까지 구동하기 때문에 불필요한 전력소모를 유발하는 문제점이 있었다.

한편, 이러한 종래기술의 문제점을 해결하기 위하여 16비트의 din을 입력받아 9번 및 11번 어드레스에 응답하여 해당 데이터 스트로브 신호(data strobe signal)만을 발생시켜 16비트의 din 중 해당 데이터만을 gio 라인에 라이트하도록 하는 기술에 제안되었다.

그러나, 이 경우 어드레스가 데이터 스트로브 신호 발생장치에 미리 와 있어야 하는데 그 타이밍을 맞추기가 어렵고, 일단 타이밍을 맞춘다하더라도 그 다음 동작을 위한 어드레스나 인터럽트 동작을 위한 어드레스를 제 때에 잡을 수 없어페일을 유발하는 문제점이 있었다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 데이터 스트로브 신호를 구동하기 위한 어드레스를 적절한 타이밍으로 발생시킬 수 있는 반도체 메모리 소자의 데이터 스트로브 신호를 구동하기 위한 어드레스 발생 장치를 제공하는데 그 목적이 있다.

도 1은 본 발명의 일 실시예에 따른 어드레스 발생 장치의 회로도.

도 2는 상기 도 2의 어드레스 발생 장치에 대한 신호 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명

100 : 지연부

101, 102, 103, 105 : 패스 게이트

104 : 래치부

상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 메모리 소자의 데이터 스트로브 신호를 구동하기 위한 어드레스 발생 장치에 있어서, 데이터 리드 또는 라이트 명령이 들어올 때 인에이블되는 제1 신호 및 클럭 신호에 응답하여 데이터 스트로브 신호를 구동하기 위한 어드레스 신호를 입력받아 1클럭만큼 지연하는 지연 수단; 상기 데이터 리드 명령이 들어올 때 상기 제1 신호보다 소정 클럭만큼 지연되어 인에이블되는 제2 신호에 응답하여 상기 어드레스 신호 또는 상기 지연 수단으로부터 출력되는 1클럭만큼 지연된 상기 어드레스 신호를 선택적으로 출력하는 선택 수단; 상기 선택 수단으로부터 출력되는 어드레스 신호를 래치하는 래치 수단; 및 상기 데이터 라이트 명령이 들어올 때 상기 제1 신호보다 소정 클럭만큼 지연되어 인에이블되는 제3 신호에 응답하여 상기 래치 수단으로부터 출력되는 어드레스 신호를 상기 데이터 라이트 명령 시의 데이터 스트로브 신호를 발생하기위해 타이밍 조절된 라이트 어드레스 신호로 출력하는 출력 수단을 구비하며, 상기 데이터 리드 명령이 들어올 때 상기 선택 수단으로부터 상기 데이터 리드 명령 시의 데이터 스트로브 신호를 발생하기 위해 타이밍 조절된 리드 어드레스 신호가 출력되도록 하는 것을 특징으로 한다.

본 발명의 어드레스 발생 장치는 실제 라이트가 시작되는 시점보다 먼저 어드레스를 입력받아 저장하고, 그 이후의 동작과 충돌되는 문제를 해결하기 위하여 리드(read) 시와 라이트 시의 어드레스 경로를 각각 제어하고, 연속적인 라이트 시 어드레스를 혼동하여 덮어쓰는 일이 없도록 스위치를 통해 따로 제어하도록 한다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

첨부된 도면 도 1은 본 발명의 일 실시예에 따른 어드레스 발생 장치의 회로도로서, 도면에서 casatv6 신호는 데이터 리드 및 라이트 명령이 들어올 때 인에이블되는 신호이고, clkt4_lw 신호는 외부 클럭(clk)을 입력받아 내부 클럭 발생부에서 생성되는 클럭 신호이며, ADD9는 데이터 스트로브 신호를 발생하기 위한 9번 어드레스를 나타낸다. 또한, casatv6_rd 및 casatv6_wt 신호는 리드 및 라이트 시 각각 인에이블되는 신호이다. 출력 신호인 gy9_rd 및 gy9_wt 신호는 리드 및 라이트 시 적절히 타이밍 조절된 9번 어드레스 신호로서, 실제 데이터 스트로브 신호 생성을 위해 사용된다.

도 1을 참조하면, 본 발명의 어드레스 생성 장치는 casatv6 신호 및 clkt4_lw 신호에 응답하여 ADD9를 1클럭만큼 지연시키는 지연부(100)와, casatv6_rd 신호에 응답하여 지연부(100)로부터 출력되는 1클럭 지연된 어드레스 신호(wt_dly)를 스위칭하는 패스 게이트(101)와, casatv6_rd 신호에 응답하여 ADD9를 스위칭하는 패스 게이트(102)와, 상기 패스 게이트(101, 102)에 연결되며 casatv6_rd 신호에 응답하여 상기 패스 게이트(101, 102)로부터의 출력을 스위칭하는 패스 게이트(103)와, 상기 패스 게이트(103)로부터의 출력을 래치하는 래치부(104)와, casatv6_wt에 응답하여 래치부(104)로부터의 출력을 스위칭하는 패스 게이트(105)로 이루어지되, gy9_rd 및 gy9_wt는 패스 게이트(101, 105)로부터 각각 출력된다.

도 2는 상기 도 1의 어드레스 발생 장치에 대한 신호 타이밍도로서, 이하 이를 참조하여 상기 도 1에 도시된 어드레스 발생 장치의 동작을 살펴본다.

우선, 라이트 명령이 들어오면 casatv6 신호가 인에이블되고, 인에이블된 casatv6 신호에 응답하여 "로우"의 ADD9 신호를 지연부(100)로 입력받는다(200). 그리고, 다음번 clkt4_lw 신호에 동기되어 "로우"의 ADD9 신호가 1클럭 지연된 라이트 어드레스(wt_dly)로 출력된다(210). 이때, 라이트 명령이므로 casatv6_rd 신호가 디스에이블되어 패스 게이트(102)가 오프됨으로써 지연되지 않은 ADD9가 들어오는 경로가 차단된다. 한편, 디스에이블된 casatv6_rd 신호에 의해 패스 게이트(101, 103)가 온되어 지연부(100)로부터 출력되는 라이트 어드레스(wt_dly)가 래치부(104)에 래치되고, 그 다음 클럭에서 casatv6_wt가 인에이블되면 패스 게이트(105)가 온되어 래치부(104)에 래치된 어드레스가 gy9_wt로 출력된다(220). 이때, 래치된 어드레스가 gy9_wt로 출력되기 전에 새로운 리드 명령이 들어오거나 라이트 명령이 연속으로 들어오더라도 상기 구조를 통해 어드레스가 손상되지 않고 gy9_wt로 출력되어질 수 있다. 즉, 새로운 라이트 명령이 들어오는 경우 그에 해당하는 ADD9가 지연부(100)를 통해 1 클럭 지연되는 동안 먼저 들어온 라이트 명령의 동작이 수행됨으로써, 연속적인 라이트 명령에 의한 어드레스 손상을 피할 수 있다.

만약, 라이트 명령 이후 연속적으로 리드 명령이 들어오는 경우에는 라이트 명령을 위한 경로가 차단되고, 리드 명령에 의한 새로운 어드레스가 패스 게이트(102)를 통해 gy9_rd로 출력된다. 이때, 이전의 라이트 명령에 의한 어드레스는 래치부(104)에 저장되어 있고, casatv6_wt 신호에 의해 출력하게 됨으로써 연속되는 리드 명령에 의한 어드레스 충돌은 발생하지 않는다.

다음으로, 데이터 스트로브 신호를 구동하기 위한 또 하나의 11번 어드레스 역시 상기 도 1과 같이 구성되는 어드레스 발생 장치를 통해 어드레스 충돌 없이 적절히 조절된 타이밍으로 발생 가능하다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은 어드레스를 입력받아 1클럭만큼 지연시키고, 리드 명령과 라이트 명령의 어드레스 경로를 각각 제어하도록 구성함으로써, 데이터 폭의 옵션에 따라 선택적으로 데이터 스트로브 신호를 구동하기 위한 어드레스를 적절한 타이밍으로 발생시켜 어드레스 충돌을 방지할 수 있는 효과가 있다.

Claims (4)

1. 반도체 메모리 소자의 데이터 스트로브 신호를 구동하기 위한 어드레스 발생 장치에 있어서,

   데이터 리드 또는 라이트 명령이 들어올 때 인에이블되는 제1 신호 및 클럭 신호에 응답하여 데이터 스트로브 신호를 구동하기 위한 어드레스 신호를 입력받아 1클럭만큼 지연하는 지연 수단;

   상기 데이터 리드 명령이 들어올 때 상기 제1 신호보다 소정 클럭만큼 지연되어 인에이블되는 제2 신호에 응답하여 상기 어드레스 신호 또는 상기 지연 수단으로부터 출력되는 1클럭만큼 지연된 상기 어드레스 신호를 선택적으로 출력하는 선택 수단;

   상기 선택 수단으로부터 출력되는 어드레스 신호를 래치하는 래치 수단; 및

   상기 데이터 라이트 명령이 들어올 때 상기 제1 신호보다 소정 클럭만큼 지연되어 인에이블되는 제3 신호에 응답하여 상기 래치 수단으로부터 출력되는 어드레스 신호를 상기 데이터 라이트 명령 시의 데이터 스트로브 신호를 발생하기 위해 타이밍 조절된 라이트 어드레스 신호로 출력하는 출력 수단을 구비하며,

   상기 데이터 리드 명령이 들어올 때 상기 선택 수단으로부터 상기 데이터 리드 명령 시의 데이터 스트로브 신호를 발생하기 위해 타이밍 조절된 리드 어드레스 신호가 출력되도록 하는 것을 특징으로 하는 반도체 메모리 소자의 데이터 스트로브 신호를 구동하기 위한 어드레스 발생 장치.
2. 제1항에 있어서,

   상기 선택 수단은,

   상기 제2 신호에 응답하여 상기 지연 수단으로부터 출력되는 지연된 어드레스 신호를 전달하기 위한 제1 전달 수단;

   상기 제2 신호에 응답하여 지연 없는 상기 어드레스 신호를 전달하기 위한 제2 전달 수단; 및

   상기 제1 및 제2 전달 수단의 공통 출력단에 연결되며, 상기 제2 신호에 응답하여 상기 공통 출력단에 인가된 어드레스 신호를 전달하기 위한 제3 전달 수단을 구비하며,

   상기 제1 전달 수단의 출력단으로부터 상기 타이밍 조절된 리드 어드레스 신호가 출력되도록 하는 것을 특징으로 하는 반도체 메모리 소자의 데이터 스트로브 신호를 구동하기 위한 어드레스 발생 장치.
3. 제2항에 있어서,

   상기 제1 내지 제3 전달 수단은 각각,

   상기 제2 신호에 제어 받는 패스 게이트인 것을 특징으로 하는 반도체 메모리 소자의 데이터 스트로브 신호를 구동하기 위한 어드레스 발생 장치.
4. 제1항에 있어서,

   상기 출력 수단은,

   상기 제3 신호에 제어 받는 패스 게이트인 것을 특징으로 하는 반도체 메모리 소자의 데이터 스트로브 신호를 구동하기 위한 어드레스 발생 장치.