KR100537206B1 - 더블 데이터 레이트 싱크로너스 디램 - Google Patents

Abstract

본 발명은 고속 동작을 요구하는 DDR SDRAM에 관한 것으로, 디엘엘을 이용하는 DDR SDRAM에 있어서, 카스레이턴시신호와 버스트길이정보를 포함한 제1출력활성신호를 입력받아 상기 디엘엘의 인에이블모드에 따른 데이터출력제어신호를 발생하는 제 1 데이터출력제어신호 발생부, 상기 제1출력활성신호에 비해 1 클럭 빠른 제2출력활성신호를 입력받아 상기 디엘엘의 디져블모드에 따른 데이터출력제어신호를 발생하는 제2데이터출력제어신호 발생부를 포함하여 이루어진다.

Description

더블 데이터 레이트 싱크로너스 디램{DOUBLE DATA RATE SYNCHRONOUS DRAM}

본 발명은 메모리 소자에 관한 것으로, 특히 더블 데이터 레이트 싱크로너스 디램(Double Date Rate Synchronous DRAM; DDR SDRAM)에 관한 것이다.

일반적으로 DDR SDRAM은 100MHz 클럭의 라이징 에지(rising edge)에서만이 아니라 폴링에지(falling edge)에서도 데이터나 명령이 동기되어 입출력될 수 있는 소자이다. 따라서 100MHz의 클럭으로 200MHz 클럭에 대응하는 데이터 레이트(data rate)를 얻을 수가 있다. 또한 SDRAM에 입력되는 클럭은 내부클럭버퍼를 통해 버퍼링된 후 구동회로를 통해 내부의 각종 회로에 공급된다.

이 과정에서 무시할 수 없는 딜레이(클럭 스큐)가 내재되며 이렇게 딜레이된 클럭에 동기되어 동작하는 출력버퍼와 이러한 딜레이를 갖지 않는 클럭에 동기되어 데이터를 샘플링하는 외부 소자와는 엑세스 타임(access time)에 있어 해당 딜레이만큼의 차이가 발생한다.

이러한 클럭스큐 문제를 해결하기 위해 최근의 SDRAM은 내부클럭발생기를 내장하고 이를 외부 클럭에 동기시키기 위해 위상고정루프(Phase Locked Loop; PLL)이나 지연고정루프(Delay Lock Loop; DLL '이하 디엘엘'이라 약칭함)회로를 사용하고 있다.

그리고 DLL을 사용하는 제품에는 고주파에서 사용하기 위한 DLL 인에이블모드와 저주파에서 사용하기 위한 DLL 디져블모드를 동시에 지원해야 한다.

도 1 은 일반적인 DDR SDRAM의 내부 회로를 나타낸 구성 블럭도로서, 클럭동기형에서는 한 클럭 주기 동안만 신호를 주면 이 신호가 내부 디코더에 저장되므로 디코더의 내용을 바꾸지 않는 한 입력된 상태를 그대로 유지하게 된다.

따라서 클럭 펄스폭에 동일하게 즉, 클럭의 라이징 에지(rising edge)에 샘플링(sampling)되도록 입력되는 외부신호의 조합에 의해 칩의 동작 상태가 결정된다.

이러한 상태는 칩내의 명령어 디코더(11)에 의해 디코딩되므로써 칩내의 동작이 시작된다. 따라서 일종의 프로그램처럼 생각되어 이들을 제어신호라는 이름대신 명령어(command; cmd)라 부른다.

이와같이 명령어 디코더(11)는 외부에서 입력되는 명령어를 해석하기 위한 회로로서 현재 회로의 상태와 새로 입력되는 명령어 및 모드레지스터(12)에 저장되어 있는 내용에 따라 다음 상태가 결정되는 FSM(Finite State Machine)으로 되어 있다.

즉 외부 제어 신호(CLK,CKE,/RAS,/WE,DM)의 조합에 의해 쓰기(Write), 읽기 (Read), 프리차아지(Precharge)등 다양한 명령을 수행한다. 여기서 읽기 명령어, 즉 /CS=low, /RAS=high, /CAS=low, /WE=high 일때 명령어디코더(11)는 출력활성신호 발생부(Out Enable Generator)(14)로 읽기 명령이 입력됨에 따라 출력활성신호 발생부(14)를 동작하게 한다.

그리고 출력활성신호 발생부(14)는 데이터의 길이 즉, 버스트 길이(burst length)정보를 미리 모드레지스터(Mode Register)(12)로부터 입력받아서 유지하고 있다가, 읽기 명령이 입력되면 그 정보에 맞추어 출력활성신호 즉, oe0∼oe2를 출력하고, 이 출력활성신호들(oe0∼oe2)은 데이터출력제어신호(Outen) 발생부(15)에 입력된다.

여기서 모드레지스터(12)는 동작 모드를 CPU가 지정하기 위해 사용하는 레지스터로, 종래에는 디램에 동작때마다 입력되는 제어 신호에 의해 디램의 동작 모드나 특성이 결정된 반면 SDRAM 에서는 CPU가 앞으로 이용하고자 하는 동작모드 즉, 카스레이턴시(Coloum Address Strobe Latency; 이하 'CAS Latency'라 약칭함), 버스트 길이(burst length)등을 미리 설정해 놓고 SDRAM을 엑세스하게 되는데 이러한 동작 모드를 세팅하여 저장하는 장소이다.

상기 모드레지스터(12)는 어드레스버퍼(13)로부터 출력되는 어드레스 정보에 따라 CAS Latency(CL)신호 즉, CL2,CL25,CL3 신호를 출력하며 CL뒤에 붙은 숫자는 각각 CAS Latency가 클럭의 2배, 2.5배, 3배가 되는 주기임을 나타낸다.

도 2 는 종래기술에 따른 데이터출력제어신호 발생부를 나타낸 회로도로서, CAS Latency(CL)가 2 일때(2t_clk) 하이 레벨인 신호 즉, CL2 를 NMOS의 게이트 입력으로 하고 상기 CL2의 반전 신호를 PMOS의 게이트 입력으로 하며 입력단에 oe1 신호가 입력되는 제 1 CMOS 전송 게이트(TG1), CL이 2.5일 때 하이레벨인 신호 즉, CL25 를 NMOS의 게이트 입력으로 하고, 상기 CL25의 반전 신호를 PMOS의 게이트 입력으로 하며 입력단에 oe15 신호가 입력되는 제 2 CMOS 전송 게이트(TG2), CL이 3일 때 하이레벨인 신호 즉, CL3 를 NMOS의 게이트 입력으로 하고, 상기 CL3의 반전 신호를 PMOS의 게이트 입력으로 하며 입력단에 oe2 신호가 입력되는 제 3 CMOS 전송 게이트(TG3)로 구성된다.

그리고 상기 제 1,2,3 CMOS 전송게이트들(TG1,TG2,TG3)의 출력단이 서로 연결되고, 상기 CL신호에 따라 선택적으로 데이터출력제어신호(outen)를 출력하는데 이러한 데이터출력제어신호(outen)는 디엘엘디져블모드와 디엘엘인에이블모드의 구분없이 발생되는 신호이다.

여기서 oe0 신호는 읽기 명령(Read)이 입력되면 일정시간 딜레이된 후(A) 인에이블되었다가 버스트길이(burst length)의 반×CLK 만큼(DDR은 클럭의 라이징 에지와 폴링 에지를 모두 사용하기 때문에) 유지하다가 디져블(disable)되는 신호이다. 그리고 oe15 신호는 oe1 신호를 받아서 0.5 클럭 시프트(shift)시킨 신호이며, oe2 신호는 oe15신호를 받아서 0.5 클럭 시프트시킨 신호이다.

또한 oe 신호 뒤에 붙어있는 숫자는 읽기명령(read command)으로부터 몇 클럭뒤에 인에이블되는지를 알려주는 숫자이고, oe신호는 CL에 상관없이 읽기명령에 의해 발생되는 신호이다.

이어 상기 데이터출력제어신호 발생부(15)에서는 CAS latency 정보(CL), 읽기명령과 버스트길이 정보를 포함하는 데이터출력제어신호(outen)를 데이터출력버퍼(16)로 전송하여 데이터출력버퍼(16)에서 데이터 출력을 CAS latency와 버스트 길이에 맞게 출력하도록 한다. 또한 CAS latency는 읽기명령이 입력된 후 유효 데이터가 출력될 때까지의 시간으로서 클럭사이클의 정수배로 주어진다.

이하 종래기술의 데이터출력제어신호(outen) 발생부에 대해 설명하면 다음과 같다.

도 3 은 CL=3(3t_clk), burst length=4 인 경우에 디엘엘 인에이블모드시의 출력활성신호(oe0_en,oe1_en,oe2_en), 데이터출력제어신호(outen), 데이터(Data)의 출력 타이밍도를 도시하고 있다.

도 3 에 도시된 바와 같이, 디엘엘 인에이블모드에서 데이터출력제어신호 발생부(15)는 읽기 명령(Read)이 입력된 후 일정시간 딜레이되어(A) 즉 0 클럭딜레이되어 oe0_en 신호를 발생한다. 그리고 도 2에 도시된 oe2 신호는 읽기명령이 입력된 후 2 클럭뒤에 발생된 신호로서, 예를 들어 상기 oe2_en 신호를 적용할 경우, 상기 oe0_en 신호에 2클럭 딜레이된 oe2_en 신호에 의해 인에이블되어 데이터출력제어신호(outen)를 출력하고(B), 데이터(data)는 CAS Latency(CL 3)와 동일하게 출력된다(C).

도 4 는 CL=3(3t_clk), burst length=4인 경우에 디엘엘 디져블모드시의 출력활성신호(oe0_dis∼oe2_dis), 데이터출력제어신호(outen), 데이터(Data)의 출력 타이밍도을 도시하고 있다.

도 4 에 도시된 바와 같이, 디엘엘 디져블모드일 경우 출력활성신호는 디엘엘 인에이블모드시의 출력활성신호에 비해 일정클럭 딜레이된다. 예를 들면, oe0_dis 신호인 경우 인에이블모드시의 oe0_en 신호보다 'D' 만큼 더 딜레이되어 발생되므로 다른 출력활성신호들(oe1_dis,oe2_dis)도 또한 일정시간 딜레이되어 발생된다. 때문에 데이터출력제어신호 발생부(15)는 읽기 명령(Read)이 입력된 후 2 클럭뒤에 발생된 oe2_dis 신호에 의해 인에이블된다. 즉 데이터(data)는 CAS latency(CL3)에 비해 1 클럭 딜레이(E)되어 CL4처럼 출력되는 것을 알 수 있다(F).

이와 같이 종래기술에서는 외부 입력클럭(CLK)에 포함되어 있는 디엘엘모드의 정보에 따라 데이터출력이 1 클럭 딜레이된다.

전술한 바와 같이 종래기술의 DDR SDRAM에 있어서 읽기 동작은 디엘엘 인에이블모드와 디엘엘 디져블모드를 구분없이 동시에 데이터출력제어신호를 이용하기 때문에 디엘엘 디져블모드에서 데이터가 1 클럭 지연 즉, CL3의 경우에 CL4 처럼되어 출력되는 문제점이 있다.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서, 디엘엘 인에이블모드와 디엘엘 디져블모드의 출력제어신호를 구분하여 이용하므로써, 읽기데이터를 CAS latency에 맞게 출력되도록하여 클럭스큐(Clock skew)없이 데이터를 클럭에 동기되어 출력하도록 하는데 적합한 DDR SDRAM의 읽기 경로를 제공하는데 그 목적이 있다.

상기의 목적을 달성하기 위한 본 발명의 DDR SDRAM의 읽기 경로는 디엘엘을 포함하는 SDRAM에 있어서, 카스레이턴시신호와 버스트길이정보를 포함한 제1출력활성신호를 입력받아 상기 디엘엘의 인에이블모드에 따른 데이터출력제어신호를 발생하는 제 1 데이터출력제어신호 발생부, 상기 제1출력활성신호에 비해 1 클럭 빠른 제2출력활성신호를 입력받아 상기 디엘엘의 디져블모드에 따른 데이터출력제어신호를 발생하는 제2데이터출력제어신호 발생부를 포함하여 이루어짐을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 5 는 본 발명의 실시예에 따른 DDR SDRAM의 읽기 경로를 나타낸 도면으로서, 종래와 달리 모드레지스터(52)에서 디엘엘 디져블모드신호(dll_dis)를 발생한다.

도 6 은 본 발명의 실시예에 따른 데이터출력제어신호 발생부를 나타낸 회로도로서, 디엘엘 인에이블모드시의 출력활성신호(oe1,oe15,oe2)와 디엘엘 디져블모드시의 출력활성신호(oe0,oe05,oe1)가 분리되어 있는데, 동일한 CAS latency에 있어서, 디엘엘 디져블모드시의 출력활성신호(oe0,oe05,oe1)는 디엘엘 인에이블모드시의 출력활성신호(oe1,oe15,oe2)보다 1 클럭 일찍 인에이블되는 신호를 이용함을 알 수 있다. 예를 들면 CL2 일 경우, 디엘엘 디져블모드시의 출력활성신호는 oe0신호를 이용하고, 디엘엘 인에이블모드시의 출력활성신호는 oe1신호를 이용하는데, 상기 oe0신호는 oe1신호에 비해 1클럭 빠른 신호이다.

본 발명의 실시예에 따른 데이터출력제어신호 발생부는 상기 디엘엘의 디져블모드신호(dll_dis)의 반전신호와 카스레이턴시(CL3) 신호를 입력받아 상기 디엘엘의 인에이블모드시의 제1출력활성신호(oe2)에 따른 데이터출력제어신호(outen)를 발생하는 제1 데이터출력제어신호 발생부(100)와, 상기 카스레이턴시 신호(CL3)를 동시에 입력받고 상기 디엘엘의 디져블모드신호(dll_dis)를 입력받아 상기 디엘엘 인에이블모드시의 제1출력활성신호(oe2)에 비해 1 클럭(clock) 빠른 제2출력활성신호(oe1)에 따른 데이터출력제어신호(outen)를 발생하는 제2 데이터출력제어신호 발생부 (200)로 구성되며 상기 제1, 2 데이터출력제어신호 발생부(100,200)의 출력단은 공통으로 연결된다.

이와 같은 구성을 병렬로 연결하여 각 카스레이턴시 신호(CL2,CL25)와 출력활성신호(oe05,oe1,oe15)에 따라 데이터출력제어신호(outen)를 발생한다.

그리고 본 발명의 실시예에 따른 제1 데이터출력제어신호 발생부(100)의 상세한 회로구성을 설명하면 카스레이턴시 신호(CL3)를 한 입력으로 받고 디엘엘디져블모드신호(dll_dis)의 반전신호를 다른 입력으로 받는 낸드게이트(NAND3)와, 상기 낸드게이트(NAND3)의 출력의 반전신호를 NMOS의 게이트 입력으로 받으며 상기 낸드게이트(NAND3)의 출력의 반전신호를 반전시킨 신호를 PMOS의 게이트 입력으로 받고 입력단에 제1출력활성신호(oe2)가 입력되는 CMOS 전송 게이트(TG30)로 구성된다.

또한 제2 데이터출력제어신호 발생부(200)의 상세한 회로구성을 설명하면 CL3 신호와 디엘엘 디져블모드신호(dll_dis)를 두 입력으로 받는 낸드게이트 (NAND6)와 상기 낸드게이트(NAND6)의 출력의 반전신호를 NMOS의 게이트 입력으로 받으며 상기 반전신호의 재반전신호를 PMOS의 게이트 입력으로 받으며 입력단에 제2출력활성신호(oe1)가 입력되는 CMOS 전송게이트(TG60)으로 구성된다.

여기서 상기 CMOS 전송게이트(TG60)의 출력단은 상기 제 1 데이터출력제어신호발생부(100)의 출력단과 공통으로 연결된다.

이와같은 제 1 출력제어신호발생부(100)와 제 2 출력제어신호발생부(200)의 각 출력단은 공통으로 연결되어 CL신호와 oe신호에 따라 선택적으로 디엘엘 디져블모드시와 디엘엘 인에이블모드시의 출력제어신호(outen)를 발생시키게 된다.

그리고 상기 디엘엘 디져블모드신호(dll_dis)는 디엘엘 인에이블모드에서는 로우 레벨로 동작하고 디엘엘 디져블모드에서는 하이 레벨로 동작하는 신호이다.

도 7 은 도 6 에 따른 타이밍도로서 CL=3,burst length=4의 경우에 본 발명 디엘엘 디져블모드시의 출력타이밍도를 나타내고 있다. 이를 상세히 설명하면 상기 출력활성신호들은 디엘엘 디져블모드이기 때문에 읽기명령이 입력된 후, 일정시간딜레이된 다음 발생된다. 예를 들면 oe0인 경우, 읽기명령이 입력된 후 일정시간 딜레이된 다음(G) 발생되므로 다른 출력활성신호들(oe1,oe2)도 일정시간 딜레이되어 발생된다.

도 6 에서 CL3 신호일 경우, 데이터출력제어신호 발생부(50)는 읽기명령 (Read)이 입력된 후 1 클럭뒤에서 인에이블되는 oe1 신호를 입력받아(H) 데이터출력제어신호(outen)를 출력하는데, 이는 디엘엘 디져블모드시의 출력활성신호(oe2)보다 1 클럭 일찍 인에이블된 신호를 이용하기 때문이다.

이처럼 본 발명에서는 디엘엘 디져블모드시 디엘엘 인에이블모드시보다 1 클럭 빠르게 데이터출력제어신호(outen)가 인에이블되므로, 종래기술과 달리 디엘엘 디져블모드시에 출력되는 데이터는 디엘엘 인에이블모드와 동일하게 클럭스큐없이 CAS latency(CL3)에 동기되어 출력된다(I).

여기서 상기 데이터 출력에 딜레이 현상이 나타나는 이유는 출력활성신호가 디엘엘 모드에 따라 일정시간 딜레이되는 것과 같이, 데이터를 출력할 때도 상기 디엘엘의 모드에 따라 일정시간 딜레이가 존재하기 때문이다.

다시 말하면, 디엘엘 디져블모드시에 데이터출력제어신호(outen)는 oe1신호에 의해 인에이블되고 CL3일 경우 데이터는 세 번째 클럭에서 출력되는데, 이는 클럭스큐없이 데이터를 클럭에 동기하여 출력함을 의미한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같은 본 발명의 DDR SDRAM의 출력제어신호 발생 회로는 데이터 출력을 활성시키는 출력활성신호를 디엘엘 인에이블모드와 디엘엘 디져블모드에 분리하여 이용하므로써, 디엘엘 디져블모드시에 데이터의 출력을 CAS latency 에 맞추어 출력할 수 있다.

이처럼 디엘엘 디져블모드시 데이터가 CAS latency에 맞추어 출력되면 디엘엘 디져블모드시의 메모리 소자의 동작이 향상되는 효과가 있다.

도 1 은 종래기술의 DDR SDRAM의 읽기 경로를 나타낸 구성 블럭도,

도 2 는 도 1 의 데이터출력제어신호 발생부를 나타낸 회로도,

도 3 은 도 2 의 디엘엘 인에이블모드시의 출력 타이밍도,

도 4 는 도 2 의 디엘엘 디져블모드시의 출력 타이밍도,

도 5 는 본 발명의 실시예에 따른 DDR SDRAM의 읽기 경로를 나타낸 구성 브럭도,

도 6 은 도 5 의 데이터출력제어신호 발생부를 나타낸 회로도,

도 7 은 도 6에 따른 디엘엘 디져블모드시의 출력 타이밍도.

*도면의 주요 부분에 대한 부호의 설명*

100 : 제1 데이터출력제어신호 발생부

200 : 제2 데이터출력제어신호 발생부

Claims (3)

1. 디엘엘을 이용하는 DDR SDRAM에 있어서,

   카스레이턴시신호와 버스트길이정보를 포함한 제1출력활성신호를 입력받아 상기 디엘엘의 인에이블모드에 따른 데이터출력제어신호를 발생하는 제 1 데이터출력제어신호 발생부; 및

   상기 제1출력활성신호에 비해 1 클럭 빠른 제2출력활성신호를 입력받아 상기 디엘엘의 디져블모드에 따른 데이터출력제어신호를 발생하는 제2데이터출력제어신호 발생부

   를 포함하여 이루어짐을 특징으로 하는 DDR SDRAM.
2. 제 1 항에 있어서,

   상기 제 1 데이터출력제어신호 발생부는,

   상기 디엘엘의 인에이블모드시 카스레이턴시 신호를 한 입력으로 받고 디엘엘 디져블모드신호의 반전신호를 다른 입력으로 받는 낸드게이트; 및

   상기 낸드게이트의 출력의 반전신호를 NMOS의 게이트 입력으로 받으며 상기 낸드게이트의 출력의 반전신호를 반전시킨 신호를 PMOS의 게이트 입력으로 받고 입력단에 상기 제1출력활성신호를 입력받는 CMOS 전송 게이트

   를 포함하여 구성됨을 특징으로 하는 DDR SDRAM.
3. 제 1 항에 있어서,

   상기 제2 데이터출력제어신호 발생부는,

   상기 디엘엘 디져블모드시 카스레이턴시 신호를 한 입력으로 받고 디엘엘 디져블모드신호를 다른 입력으로 받는 낸드게이트; 및

   상기 낸드게이트의 출력의 반전신호를 NMOS의 게이트 입력으로 받으며 상기 낸드게이트의 출력의 반전신호를 반전시킨 신호를 PMOS의 게이트 입력으로 받고 입력단에 상기 제2출력활성신호를 입력받는 CMOS 전송 게이트

   를 포함하여 구성됨을 특징으로 하는 DDR SDRAM.