JPS60129871A - 直列デ−タ転送回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、複数のデジタル計算機や周辺装置間のデータ
通信を行なうために用いられている直列データ通信網の
データ転送方式に容易に対応する・ことができる転送方
式の変更容易な直列データ転送回路に関するものである
。

従来例の構成とその問題点 複数のデジタル計算機の結合されたマルチプロセッサ装
置で、プロセッサ間のデータ転送に直列データ通信網に
よる相互通信を用いることは有用である。

以下に従来の直列データ転送回路について説明する。

第１図は従来の直列データ転送回路の構成図である。図
において、１は直列データと並列データとの変換を行な
うときにデータを保持するデータレジスタ、２はデジタ
ル計算機の並列データバス３はデータレジスタ１に並列
データバス２からのデータを書き込むためのデータ書き
込み信号、４ハテータレジスタ１から並列データバス２
にデータを読み出すだめのデータ読み出し信号、６は変
換を行なうビット位置を示すビットカウンタ、６はデー
タレジスタの１ビツトデータを外部に出力するデータ出
力回路、７はデータ出力端子、８はデータ入力端子、９
はデータ入力端子８のデータを回路に同期したデータに
変換するデータ入力回路、１Ｏは直列データ転送のモー
ドを設定するモードレジスタ、１１はモードレジスタ１
０に並列データバス２からのデータを書き込むだめのモ
ード書き込み信号、１２はモードレジスタ１ｏから並列
データバス２にデータを読み出すだめのモード読み出し
信号、１３はデジタル計算機の基準クロック、１４は基
準クロック１３から直列データ転送回路のタイミング信
号を発生するタイミング発生回路、１５はデータ出力回
路６から生成された直列データと同期した送信用のクロ
ックを発生するクロック出力回路、１６はクロック出力
端子、１７はクロック入力端子、１８はクロック入力端
子１７からのクロック信号を回路に同期したクロックに
変換するクロック入力回路である。

以上のように構成された従来の直列データ転送回路につ
いて、以下にその動作を説明する。

並列データを直列データに変換する場合、モードレジス
タ１０に送信モードを設定し、データレジヌク１に転送
データを書き込むことによシ、タイミング発生回路１４
はモードレジスタ１ｏの送信モードに従って、クロック
出力回路１５およびデータ出力回路６に制御信号を与え
る。クロック出力回路１５は転送用の同期クロックを発
生してクロック出力端子１６より転送りロックを出力す
る。送信データはビットカウンタらの示すビット位置に
対応したデータレジスタ１のビットデータをデータ出力
回路６にセットしてデータ出力端子７よシ出力する。デ
ータレジスタ１の全ビットデータの出力を終了するとタ
イミング発生回路１４はクロック出力回路１６からのク
ロック出力を終了する。

次に、直列データを並列データに変換する場合、まずモ
ードレジスタ１０に受信モードを設定する。

次にクロック入力端子１７からクロック信号をクロック
入力回路１８に入力する。クロック入力回路１８は入力
されたクロック信号の状態をタイミング発生回路１４に
出力する。タイミング発生回路１４はクロック信号の状
態に従って、データ入力端子８のデータ信号をデータ入
力回路９に入力する。データ入力回路９に入力したビッ
トデータはヒ゛ソトカウンク５の示すデータレジスタ１
のピント位置に転送される。データレジスタ１の全ピノ
１−にデータを入力し終ると１ワードのデータの受信を
終了する。

しかしながら上記のような構成では、直列データ転送回
路を接続すべき直列データ通信網のデータ転送方式が異
なると、上記直列データ転送回路を変更して同じデータ
転送方式にする必要があるが、上記の回路構成であると
各回路および各回路列データ回路の再設計が必要となる
という問題点を有していた。

発明の目的 本発明は前記従来の問題点を解消し、接続しようとする
直列データ通信網の転送方式に適したタイミング設計を
回路構成の変更を行なうことなく容易に変更できる直列
データ転送回路を提供することを目的とするっ 発明の構成 本発明の直列データ転送回路は、直列データと並列デー
タとの変換を行なうデータレジスタと、前記データレジ
スタのビット位置を示すビットカウンタと、直列データ
を外部に出力するデータ出力レジスタと、直列データを
外部から入力するデータ人力レジスタと、直列データと
同期したクロック信号を出力するクロック出力レジスタ
と、外部からの直列データと同期したクロック信号を入
力するクロック出力レジスタと、直列データの転送モー
ドを指定するモードレジスタと、内部クロ、ブク冬へｆ
朋−Ｆ入ステートナウンクふ−前日Ｐモ−ドレジスタ、
クロック入力レジスタおよびステートカウンタの状態に
より、データレジスタ、ピッ１−カランタ、データ出力
しジスタ、データ入カレジスクおよびクロック出力レジ
スタに制御信号を与えるコン１−ロールロジックアレイ
とを備えたものであり、直列データ転送網のデータ転送
方式に応じた手順の制御信号を発生するコントロールロ
ジックアレイに変更することにより、直列データ転送方
式を容易に変更することができるものである。

実施例の説明 第２図は本発明の一実施例における直列データ転送回路
の構成を示すものである。第２図において、１は直列デ
ータと並列データとの変換を行なうときにデータを保持
するデータレジスタ、２はデジタル計算機の並列デルタ
バス、３はデータレジスタ１に並列データバス２からの
データを書き込むためのデータ書き込み信号、４はデー
タレジスタ１から並列データバス２にデータを読み出す
ためのアーク読み出し信号、５は変換を行なうビット位
置を示すビットカウンタ、６はデータレジスタの１ビッ
トデータを外部に出力するデータ出力レジスタ、７はデ
ータ出力端子、８はデータ入力端子、９はデータ入力端
子８のデータを回路に同期したデータに変換するデータ
入力レジスタ、１○は直列データ転送のモードを設定す
るモードレジスタ、１１はモードレジスタ１ｏに並列デ
ータバス２からのデータを書き込むだめのモード書き込
み信−号、１２はモードレジスタ１ｏから並列データバ
ス２にデータを読み出すだめのモード読み出し信号、１
３はデジタル計算機の基準クロック、１４は基準クロッ
ク１３をモードレジスタ１０からの分周比に応じて直列
データ転送回路のタイミング信号を発生ずるステートカ
ウンタ、１６はデータ出力レジスタ６から生成された直
列データと同期した送信用のクロックを外部に送出する
クロック出力レジスタ、１６はクロック出力端子、１７
はクロック入力端子、１８はクロック入力端子１７から
のクロック信号を直列データ転送回路に同期したクロッ
ク信停に変換して入力するクロック入力レジスタ、１９
はモードレジスタ１０゜クロック人力レジスタ１８およ
びステートカウンタ１４の状態に従って、データレジス
タ１．ピッ１−カウンタ５．データ出力レジスタ６．デ
ータ入力レジスタ９およびクロック出力レジスタに制御
信号を与えるコントロールロジックアレイである。

以上のように構成された本実施例の直列データ転送回路
について以下その動作を説明する。

まず並列データを直列データに変換する場合、モードレ
ジスタ１ｏに送信モードを設定し、データレジスタ１に
転送データを書き込むことにより、コン１−ロールロジ
ックアレイ１９はモードレジスタ１ｏの転送モードおよ
びステートカウンタ１４に従ってクロック出力レジスタ
１５にクロック発生用のデータを設定しクロック出力端
子１６より転送りロックを出力し、ビットカウンタ５の
示すビット位置に対応したデータレジスタ１のビ・ノド
データをデータ出力レジスタ６にセットしてデータ出力
端子７よシ出力する。データレジスタ１の全ビットデー
タの出力を終了するとコントロールロジックアレイ１９
はデータ出力レジスタ６およびクロック出力レジスタ１
６を初期化して送信モードを終了する。

次に直列データを並列データに′変換する場合、まずモ
ードレジスタ１ｏに受信モードを設定する。

次にクロック入力端子１７からクロック信号をクロック
入力レジスタ１８に入力する。クロック入力レジスタ１
８は入力されたクロック信号の状態をコントロールロジ
ックアレイ１９に出力する。

コントロールロジックアレイ１９はクロック信号とステ
ートカウンタ１４の状態に従って、データ入力端子８の
データ信号をデータ入力レジスタ９に入力する。データ
入力レジスタ９に入力したピノ１〜データはビットカウ
ンタ５の示すデータレジスタ１０ビット位置に転送され
る。データレジスタ１の全ビットにデータを入力し終る
と１ワードのデータの受信を終了する。

以上のように、データおよび同期クロックの入出力部を
レジスタで構成し、直列データ転送回路のタイミング制
御にコントロールロジックアレイを設けることにより、
直列データ転送回路の構成を変えることなく、コントロ
ールロジックアレイの内容の変更により、直列データ転
送方式を容易に変更することができる。

発明の効果 以上の説明から明らかなように、本発明の直列データ転
送回路はデータおよび同期クロックの人出力部をレジス
タで構成し、直列データ転送回路のタイミング制御にコ
ントロールロジックアレイを設けることにより、直列デ
ータ転送回路の構成を変えることなく、コントロールロ
ジックアレイの内容の変更によ！ｌｌ直列データ転送方
式を容易に変更できるため、その実用的効果は大きい。

【図面の簡単な説明】

第１図は従来の直列データ転送回路の構成を示すブロッ
ク図、第２図は本発明の一実施例における直列データ転
送回路の構成を示すブロック図である。 １・・・・・・データレシス、り、２・・・・・・並列
データバス、５・・・・・・ビットカウンタ、６・・・
・・・データ出力レジスタ、９・・・・・・データ入力
レジスタ、１ｏ・・・・・・モードレジスタ、１４・・
・・・・ステートカウンタ、１６・・・・・・クロック
出力レジスタ、１８・・・・・・クロック入力レジスタ
、１９・・・・・・コントロールロジックアレイ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図

Claims (1)

1. 【特許請求の範囲】 直列データと並列データとの変換を行なうデータレジス
   タと、前記データレジスタのビット位置を示すビットカ
   ウンタと、直列データを外部に出力するデータ出力レジ
   スタと、直列データを外部から入力するデータ入力レジ
   スタと、直列データと同期したクロック信号を出力する
   クロック出力レジスタと、外部からの直列データと同期
   したクロック信号を入力するクロック入力レジスタと、
   直列データの転送モードを指定するモードレジスタト、
   内部クロックを分周するヌテートカウンクと、前記モー
   ドレジスタ、クロック入力レジ７りおよびヌテートカウ
   ンタの状態によシ、データレジヌタ、ビットカウンタ、
   データ出力レジスタ。 データ入力レジスタおよびクロック出力レジスタに制御
   信号を与えるコントロールロジックアレイノーアシ−／
   ＋’！ｔ４「１１゛２；Ｉｆシデ！−ＡｎＧ；）６１燵
   ア１６ｒ）＝１２−ａＩＩＥ；”ｌ；”’＃！Ｉ／ｒ応
   じた手順の制御信号を発生するコントロールロジックア
   レイに変更することを特徴とする直列データ転送回路。