JPH01236726A - ディジタルフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタルフィルタに関し、特に遅延手段とし
てダイナミックシフトレジスタを用い安定に動作させる
ことのできるディジタルフィルタに関する。

〔従来の技術〕

ディジタルフィルタの従来の技術としては遅延手段にシ
フトレジスタを用いる方法があり、その種類としてスタ
ティック型とダイナミック型のものがあるが、どちらも
−度転送してしまうと次の転送するまでの間、クロック
を供給しない状態でそのままデータを保持させていた。

〔発明が解決しようとする課題〕

上述した従来のディジタルフィルタは、集積化する際に
遅延手段としてスタテイ・ツクシフトレジスタを用いる
場合、このシフトレジスタを構成するラッチまたはフリ
ップフロ・ツブは、インバータや反転論理集積回路など
のゲート類に比べて素子数が多いため、遅延段数や語長
が増えると集積回路上における占有面積を増大させ結果
としてチップサイズが大きくなってしまう。また、遅延
手段としてダイナミックシフトレジスタを用いる場合、
素子数は少ないがデータをダイナミック保持させるため
周期の長い所では使用できず、かつ近年のプロセス技術
の進歩のため微細化が進みダイナミック保持を行なわせ
るゲート容量が益々小さくなるので、周期の短い所でし
か使用できないという欠点がある。

上述した従来の遅延手段に対し本発明は遅延手段にダイ
ナミックシフトレジスタを用い、転送期間は第２および
第３のクロックにより次段のシフトレジスタにパラレル
転送を行ない、転送が終了すると次の転送期間までの間
は各シフトレジスタの保持するデータを第１および第２
のクロ・ツクにより自分自身に戻してデータをローテー
ションさせて、ダイナミック保持を安定に行なわせると
いう相違点を有する。

〔課題を解決するための手段〕

本発明のディジタルフィルタは、外部より入力されたデ
ータをパラレル信号に変換する入力ブロックデータの遅
延を行なうシフトレジスタブロックと、前記シフトレジ
スタブロックにより遅延されたデータに演算処理を行な
う演算ブロックと、前記演算結果を出力する出力ブロッ
クと、前記各ブロックの制御を行なうコントロールブロ
ックとを含んで成るディジタルフィルタにおいて、前記
シフトレジスタブロックではシフトレジスタにダイナミ
ック型を使用すると共に、信号の遅延時は第２および第
３のクロックにより前段のシフトレジスタのデータをパ
ラレルに次段のシフトレジスタに転送しそれ以外の期間
は第１および第２のクロックにより自段のシフトレジス
タのデータを巡回させて構成される。

〔実施例〕

次に本発明について図面を参照して説明する、第１図は
第２図のシフトレジスタを用いた本発明のディジタルフ
ィルタのブロック図、第２図は本発明のディジタルフィ
ルタに使用するシフトレジスタのブロックの構成を示す
回路図、第３図（ａ）および（ｂ）は第２図に示す各シ
フトレジスタを構成するダイナミックラッチの回路図、
第４図は第１図のディジタルフィルタの動作を説明する
ためのタイミングチャートである。

本実施例のシフトレジスタは、第３図（ａ＞に示すダイ
ナミックラッチをセルとする５ビツトのシフトレジスタ
１４〜１７と、第３図（ｂ）に示すダイナミックラッチ
をセルとする５ビツトのシフトレジスタ１８を有し、こ
れらにより１段５ビツトで５段のデータ遅延用のシフト
レジスタブロック２８を構成している、クロック入力端
子１〜３は第３図（ａ＞および（ｂ）に示すダイナミ・
ツクシフトレジスタのクロックドインバータ用のクロッ
クであり、クロック入力端子１，２より供給される第１
のクロ・ツクφ１　（以下クロックφ１という）および
第２のクロックφ２　（以下クロ・ツクφ２という）に
より、ダイナミックシフトレジスタが前のビットのデー
タをラッチし、クロック入力端子３より供給される第３
のクロックφ３　（以下クロックφ３という）によりダ
イナミックレジスタ１４から１５へというように前段の
ダイナミックシフトレジスタのデータが次段のダイナミ
ックシフトレジスタへパラレルに転送される。パラレル
データ入力端子４〜８はシフトレジスタ間のデータがパ
ラレル転送される際に、入力ブロック２７からシフトレ
ジスタ１４ヘデータを送るための入力端子であり、シリ
アルデータ出力端子９〜１３は第１図においてシフトレ
ジスタブロック２８から後段の演算ブロック２９ヘデー
タを転送するための出力端子である。

なお、第３図（ａ＞は第２図に示すダイナミックシフト
レジスタ１４〜１７を構成するセルの回路図で、クロッ
クドインバータ２０〜２２がら成りクロックφ１〜φ３
に従って入力端子■、。

工２の入力に対応した出力が出力端子Ｑｌ、Ｑ２に得ら
れる。また、第３図（ｂ）は第２図に示すダイナミック
レジスタ１８を構成するセルの回路図で、クロックドイ
ンバータ２３．２４からなりクロックφ３．φ２に従っ
て入力端子ｒ１．ｒ２の入力に対応した出力が出力端子
Ｑ１．Ｑ２に得られる。

次に動作について説明する。

第４図において１期間工はクロックφ３とクロックφ２
とが出力されクロ・ツクφ１が出力されない期間、期間
■はクロックφ１が出力されそのクロックφ隻の１周期
を示す期間、期間■は期間Ｉの後の期間■と５倍（すな
わちパラレルデータのビット数倍）の時間を示す期間、
期間■は期間■の９倍の時間を示す期間である。

入力ブロック２７は、外部より外部クロック入力端子２
４に送られてくるクロックと外部シリアルデータ入力端
子２５に送られてくるシリアルデータとをラッチして、
シリアルデータからパラレルデータに変換し、期間■の
時、パラレルデータ入力端子４〜８からダイナミックシ
フトレジスタ１４へ変換されたデータがパラレルに転送
される。同時にダイナミックシフトレジスタ１５〜１８
は、各々前段のシフトレジスタのデータをラッチする。

これにより、データが１段遅延したことになる。期間■
は、各シフ）・レジスタを構成するセルが１ビツトデー
タをラッチする期間であるが、各シフトレジスタは、最
後のビットの出力を最初のビットの入力へ戻した構成に
なっているため、期間■にてダイナミックシフトレジス
タ１４〜１８のデータは１回転ループし、期間■にては
この動作を０回くり返すことになる。

この期間■中は、シリアルデータ出力端子９〜１３には
ダイナミックシフトレジスタ１４〜１８のラッチされて
いるデータがシリアルに出力されてくるので、演算ブロ
ック２９はこれらのデータを受は取って演算を行ない、
演算が終了すると最終結果を次段の出力ブロック３１へ
転送する。

出力ブロック３１は、次の期間■に演算ブロック２９よ
り転送された最終結果をシリアルデータ出力端子２６へ
シリアルに出力するが、これらの制御はコントロールブ
ロック３０が行ない、以後同様の操作を繰り返していく
。

〔発明の効果・〕

以上説明したように本発明は、データの遅延を行なわな
い間は、各遅延段のもつデータを各々の遅延段の中でロ
ーテーションさせることにより、データ保持の周期が長
い所でもダイナミックシフトレジスタのデータ保持を安
定させることができ、かつ集積化においても遅延段のシ
フトレジスタを構成するセルの占める面積は小さいなめ
、シフトレジスタの段数が増えてもこの方法によるチッ
プ面積の増加は他の方法によるものと比べてほとんど無
視できるという効果がある。

【図面の簡単な説明】

第１図は本発明の第一の実施例の構成を示すブロック図
、第２図は本発明に使用するシフトレジスタブロックの
構成を示す回路図、第３図（ａ＞および（ｂ）は第２図
に示す各シフトレジスタを構成するセルの回路図、第４
図は第１図のディジタルフィルタの入出力タイミングチ
ャートである。 ２４・・・外部クロック入力端子、２５・・・外部シリ
アルデータ入力端子、２６・・・シリアルデータ出力端
子、２７・・・入力ブロック、２８・・・シフトレジス
タブロック、２９・・・演算ブロック、３０・・・コン
トロールブロック、３１・・・出力ブロック。

Claims (1)

1. 【特許請求の範囲】 外部より入力されたデータをパラレル信号に変換する入
   力ブロックデータの遅延を行なうシフトレジスタブロッ
   クと、前記シフトレジスタブロックにより遅延されたデ
   ータに演算処理を行なう演算ブロックと、前記演算結果
   を出力する出力ブロックと、前記各ブロックの制御を行
   なうコントロールブロックとを含んで成るディジタルフ
   ィルタにおいて、 前記シフトレジスタブロックではシフトレジスタにダイ
   ナミック型を使用すると共に、信号の遅延時は第２およ
   び第３のクロックにより前段のシフトレジスタのデータ
   をパラレルに次段のシフトレジスタに転送しそれ以外の
   期間は第１および第２のクロックにより自段のシフトレ
   ジスタのデータを巡回させて成ることを特徴とするディ
   ジタルフィルタ。