JPS63726A - デ−タ転送速度変換回路 - Google Patents
デ−タ転送速度変換回路Info
- Publication number
- JPS63726A JPS63726A JP61145403A JP14540386A JPS63726A JP S63726 A JPS63726 A JP S63726A JP 61145403 A JP61145403 A JP 61145403A JP 14540386 A JP14540386 A JP 14540386A JP S63726 A JPS63726 A JP S63726A
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- JP
- Japan
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- clock
- conversion
- data
- circuit
- input terminal
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 42
- 238000010586 diagram Methods 0.000 description 4
- 101100001347 Mus musculus Akt1s1 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ転送速度変換回路に関し、特に回路構成
が簡単で回路構成要素が少ないデータ転送回路に関する
。
が簡単で回路構成要素が少ないデータ転送回路に関する
。
データ処理を異なるクロックタイミングで行なう回路間
のインタフェースにおいて不可欠なデータの転送速度変
換回路は、従来、第５図のような構成をとっていた。第
６図は第５図のタイムチャートである。
のインタフェースにおいて不可欠なデータの転送速度変
換回路は、従来、第５図のような構成をとっていた。第
６図は第５図のタイムチャートである。
第５図において処理すべきデータは４ビット単位である
とする。転送速度（以後レート）変換前のデータがデー
タ入力端子２に入力され、また、データ転送制御信号（
ＰＨＡＳ）がデータ転送制御信号入力端子１に入力され
る。入力されたデータはフリップフロップ（以下Ｆ／Ｆ
） ５９〜６２で構成されるシフトレジスタに、変換
前クロック入力端子３よ少入力されるレート変換前クロ
ック（ＣＫＩ）の立ち上がりで、順次入力、シフトされ
る。
とする。転送速度（以後レート）変換前のデータがデー
タ入力端子２に入力され、また、データ転送制御信号（
ＰＨＡＳ）がデータ転送制御信号入力端子１に入力され
る。入力されたデータはフリップフロップ（以下Ｆ／Ｆ
） ５９〜６２で構成されるシフトレジスタに、変換
前クロック入力端子３よ少入力されるレート変換前クロ
ック（ＣＫＩ）の立ち上がりで、順次入力、シフトされ
る。
第６図に示すタイミングＴ１でＦ／Ｆ５９〜６２の出力
はそれぞれデータＤ４〜Ｄｓとなっておシ、パラレル／
シリアル制御信号入力端子４９に入力されるパラレル／
シリアル制御信号Ｐ／Ｓが”Ｈ”レベルとなる。この時
Ｆ／Ｆ５９〜６２の出力データはＦ／Ｆ６３〜６６の入
力へ転送される。データ転送制御信号（ＰＨＡＳ）は”
Ｌ“、インバータ３の出力はＨ”であるので、データ出
力端子１７へは第６図に示すタイミングチャート、変換
後クロック入力端子５よシ入力されるレート変換後クロ
ック（ＣＲ２）の立ち上がシで、順次データＤｌ、Ｄ２
．Ｄ３．Ｄ４ が出力される。
はそれぞれデータＤ４〜Ｄｓとなっておシ、パラレル／
シリアル制御信号入力端子４９に入力されるパラレル／
シリアル制御信号Ｐ／Ｓが”Ｈ”レベルとなる。この時
Ｆ／Ｆ５９〜６２の出力データはＦ／Ｆ６３〜６６の入
力へ転送される。データ転送制御信号（ＰＨＡＳ）は”
Ｌ“、インバータ３の出力はＨ”であるので、データ出
力端子１７へは第６図に示すタイミングチャート、変換
後クロック入力端子５よシ入力されるレート変換後クロ
ック（ＣＲ２）の立ち上がシで、順次データＤｌ、Ｄ２
．Ｄ３．Ｄ４ が出力される。
上述した従来のデータ転送速度変換回路は、シリアル入
力をパラレル出力存また、パラレル入力をシリアル出力
へ変換するためにそれぞれの用途用にシフトレジスタを
必要とし、回路規模が大きくなるといの欠点がある。
力をパラレル出力存また、パラレル入力をシリアル出力
へ変換するためにそれぞれの用途用にシフトレジスタを
必要とし、回路規模が大きくなるといの欠点がある。
本発明のデータ転送速度変換回路は、転送ビット数と等
しい個数の７リツプフロツプよシなるシフトレジスタと
、該シフトレジスタのクロックを変換前データ入力時に
は変換前データ処理クロックとし変換後データ出力時に
は変換後データ処理クロックとするクロック切！ｌｌ換
え回路とを有することを特徴とする。
しい個数の７リツプフロツプよシなるシフトレジスタと
、該シフトレジスタのクロックを変換前データ入力時に
は変換前データ処理クロックとし変換後データ出力時に
は変換後データ処理クロックとするクロック切！ｌｌ換
え回路とを有することを特徴とする。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例であり、データ転送制御
信号がデータ転送制御信号入力端子１に入力され、転送
速度変換前のデータがデータ入力端子２に入力され、レ
ート変換前クロックが変換前クロック入力端子３に入力
される。レート変換後クロックが変換後クロック入力端
子５に入力され、レート変換前クロックとレート変換後
クロブクとを切り換えるクロック制御信号がクロック制
御信号入力端子４に入力される。ＡＮＤ回路７゜８とイ
ンバータ９およびＯＲ回路１０とで、クロック切り換え
回路を構成している。
信号がデータ転送制御信号入力端子１に入力され、転送
速度変換前のデータがデータ入力端子２に入力され、レ
ート変換前クロックが変換前クロック入力端子３に入力
される。レート変換後クロックが変換後クロック入力端
子５に入力され、レート変換前クロックとレート変換後
クロブクとを切り換えるクロック制御信号がクロック制
御信号入力端子４に入力される。ＡＮＤ回路７゜８とイ
ンバータ９およびＯＲ回路１０とで、クロック切り換え
回路を構成している。
第２図は第１図の回路のタイミングチャートである。
データ転送制御信号ＰＲＡＳはデータ転送制御信号入力
端子１よりレート変換前の入力データに同期して４ビッ
ト幅１Ｈ”となシ、データ入力はデータ入力端子２から
ＡＮＤ回路６を経てＦ／Ｆ１２〜１５で構成されるシフ
トレジスタに入力されＯＲ回路１０より出力されるシフ
トクロックでｊ獣炭シフトされる。
端子１よりレート変換前の入力データに同期して４ビッ
ト幅１Ｈ”となシ、データ入力はデータ入力端子２から
ＡＮＤ回路６を経てＦ／Ｆ１２〜１５で構成されるシフ
トレジスタに入力されＯＲ回路１０より出力されるシフ
トクロックでｊ獣炭シフトされる。
第２図で示すようにクロック切り換え回路の出力なるＯ
Ｒ回路１０の出力がレート変換データの入力時はレート
変換前クロックとなシレート変換後データの出力時はレ
ート変換後クロックになるようクロック制御信号入力端
子４シてクロック制御信号が入力される。
Ｒ回路１０の出力がレート変換データの入力時はレート
変換前クロックとなシレート変換後データの出力時はレ
ート変換後クロックになるようクロック制御信号入力端
子４シてクロック制御信号が入力される。
この結果、データ出力端子１７にはレート変換されたデ
ータＤＩ 、Ｄ２ 、Ｄｓ 、Ｄ４が順次出力される。
ータＤＩ 、Ｄ２ 、Ｄｓ 、Ｄ４が順次出力される。
第３図および第４図は、本発明の１＠２の実施例の回路
図及びタイミングチャートである。この実施列では、フ
リププフロフブ３２〜３５からなるシフトレジスタの系
列と、フリップ７０ツブ３６〜３９からなるシフトレジ
スタの系列とを含み、クロック４１ｊ＃信号をデータ転
送料■信号（Ｐ）ＩＡＳ）から７リツプフロツプ２２の
出力として発生させてそれぞれの系列にレート変換前ク
ロックとレート変換後クロフクうぶ相互に印加されるよ
うＫし、２系統の出力の論理和をとることにより、−方
の系統で４ビット分のデータＤ５〜Ｄ８のデータ入力を
行なっている間に他方系統ではレート変換された４ビッ
ト分のデータＤ１〜Ｄ４のデータ出力が行え、転送の効
率化を図っている。
図及びタイミングチャートである。この実施列では、フ
リププフロフブ３２〜３５からなるシフトレジスタの系
列と、フリップ７０ツブ３６〜３９からなるシフトレジ
スタの系列とを含み、クロック４１ｊ＃信号をデータ転
送料■信号（Ｐ）ＩＡＳ）から７リツプフロツプ２２の
出力として発生させてそれぞれの系列にレート変換前ク
ロックとレート変換後クロフクうぶ相互に印加されるよ
うＫし、２系統の出力の論理和をとることにより、−方
の系統で４ビット分のデータＤ５〜Ｄ８のデータ入力を
行なっている間に他方系統ではレート変換された４ビッ
ト分のデータＤ１〜Ｄ４のデータ出力が行え、転送の効
率化を図っている。
以上説明したように本発明は、クロック切換回路を用い
ることによシ、簡単な回路構成となシ、回路構成要素が
少なくなるため、データ転送速度変換回路の集積化が容
易に図れるという効果がある。
ることによシ、簡単な回路構成となシ、回路構成要素が
少なくなるため、データ転送速度変換回路の集積化が容
易に図れるという効果がある。
第１図は本発明の第１の実施例の回路図、第２図は第１
図の回路のタイミングチャート、第３図は本発明の第２
の実施例の回路図、第４図は第３図の回路のタイミング
チャート、第５図は従来のデータ転送速度変換回路の回
路図、第６図は第５図の回路のタイミングチャートであ
る。 １・・・・−・データ転送制御信号入力端子、２・・・
・・・デ−タ入力端子、３・・・・・・変換前クロック
入力端子、４・・・・・・クロック制御信号入力端子、
５・・・・・・変換後クロック入力端子、６〜８，１６
・・・・・・４〜ＮＤ回路、９．１１・・・・・・イン
バータ、１０・・・・・ＯＲ回路、１２へ１５・・・・
・・フリップフロッグ、１７・・・・・・データ出力端
子、２０，２１．２３・−・・・・インバータ、２２．
３２．３９・・・・・・フリップフロッグ、２４〜２６
．２８〜３０．４０〜４１・・・・・・ＡＮＤ回路、２
７．３１．４２・−・・・・ＯＲ回路、４９・・・・・
・パラレル／シリアル制御信号入力端子、５０，５８゜
７３・−・・・・インバータ、５１〜５７．６７．６９
゜７１．７４・・・・・・ＡＮＤ回路、５９〜６６・・
・・・・フリップフロップ、６８，７０，７２・・・・
・・ＯＲ回路。 代理人 弁理士 内 原 晋 第 ７１２１ 第 ２ 図 第３ 図 ら４ Ｖ 捲５ 図 ｔｒ２ 弊 ら ワ
図の回路のタイミングチャート、第３図は本発明の第２
の実施例の回路図、第４図は第３図の回路のタイミング
チャート、第５図は従来のデータ転送速度変換回路の回
路図、第６図は第５図の回路のタイミングチャートであ
る。 １・・・・−・データ転送制御信号入力端子、２・・・
・・・デ−タ入力端子、３・・・・・・変換前クロック
入力端子、４・・・・・・クロック制御信号入力端子、
５・・・・・・変換後クロック入力端子、６〜８，１６
・・・・・・４〜ＮＤ回路、９．１１・・・・・・イン
バータ、１０・・・・・ＯＲ回路、１２へ１５・・・・
・・フリップフロッグ、１７・・・・・・データ出力端
子、２０，２１．２３・−・・・・インバータ、２２．
３２．３９・・・・・・フリップフロッグ、２４〜２６
．２８〜３０．４０〜４１・・・・・・ＡＮＤ回路、２
７．３１．４２・−・・・・ＯＲ回路、４９・・・・・
・パラレル／シリアル制御信号入力端子、５０，５８゜
７３・−・・・・インバータ、５１〜５７．６７．６９
゜７１．７４・・・・・・ＡＮＤ回路、５９〜６６・・
・・・・フリップフロップ、６８，７０，７２・・・・
・・ＯＲ回路。 代理人 弁理士 内 原 晋 第 ７１２１ 第 ２ 図 第３ 図 ら４ Ｖ 捲５ 図 ｔｒ２ 弊 ら ワ
Claims (1)
- 転送データのビット数と等しい個数のフリップフロップ
より成るシフトレジスタと、該シフトレジスタのクロッ
クを転送速度変換前データ入力時にはレート変換前クロ
ックとし変換後データ出力時にはレート変換後クロック
とするクロック切り換え回路とを有することを特徴とす
るデータ転送速度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145403A JPS63726A (ja) | 1986-06-20 | 1986-06-20 | デ−タ転送速度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145403A JPS63726A (ja) | 1986-06-20 | 1986-06-20 | デ−タ転送速度変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63726A true JPS63726A (ja) | 1988-01-05 |
Family
ID=15384446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61145403A Pending JPS63726A (ja) | 1986-06-20 | 1986-06-20 | デ−タ転送速度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63726A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01316820A (ja) * | 1988-06-17 | 1989-12-21 | Nec Corp | データ転送速度変換装置 |
| JPH0250721A (ja) * | 1988-08-12 | 1990-02-20 | Fujitsu Ltd | ダブルバッファ回路 |
| CN1082852C (zh) * | 1995-02-09 | 2002-04-17 | 川崎制铁株式会社 | 轧机轧辊刮水装置 |
| US6795932B2 (en) * | 2000-12-15 | 2004-09-21 | Renesas Technology Corp. | Clock switchover circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5430862A (en) * | 1977-08-12 | 1979-03-07 | Chino Works Ltd | Multiiplace scanning system |
| JPS5737209U (ja) * | 1980-08-11 | 1982-02-27 |
-
1986
- 1986-06-20 JP JP61145403A patent/JPS63726A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5430862A (en) * | 1977-08-12 | 1979-03-07 | Chino Works Ltd | Multiiplace scanning system |
| JPS5737209U (ja) * | 1980-08-11 | 1982-02-27 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01316820A (ja) * | 1988-06-17 | 1989-12-21 | Nec Corp | データ転送速度変換装置 |
| JPH0250721A (ja) * | 1988-08-12 | 1990-02-20 | Fujitsu Ltd | ダブルバッファ回路 |
| CN1082852C (zh) * | 1995-02-09 | 2002-04-17 | 川崎制铁株式会社 | 轧机轧辊刮水装置 |
| US6795932B2 (en) * | 2000-12-15 | 2004-09-21 | Renesas Technology Corp. | Clock switchover circuit |
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