JPH0311036B2 - - Google Patents
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- Publication number
- JPH0311036B2 JPH0311036B2 JP58144252A JP14425283A JPH0311036B2 JP H0311036 B2 JPH0311036 B2 JP H0311036B2 JP 58144252 A JP58144252 A JP 58144252A JP 14425283 A JP14425283 A JP 14425283A JP H0311036 B2 JPH0311036 B2 JP H0311036B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- shift register
- clock signal
- transfer clock
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 11
- 230000000295 complement effect Effects 0.000 claims description 10
- 229910044991 metal oxide Inorganic materials 0.000 claims description 10
- 150000004706 metal oxides Chemical class 0.000 claims description 10
- 230000005540 biological transmission Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000009795 derivation Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1036—Read-write modes for single port memories, i.e. having either a random port or a serial port using data shift registers
Landscapes
- Shift Register Type Memory (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
技術分野
本発明は相補形金属酸化膜半導体（略称Ｃ−
MOS）を用いた送信装置に関し、もつと詳しく
はデータをシフトレジスタに入出力して処理する
ための半導体集積回路などの装置に関する。
MOS）を用いた送信装置に関し、もつと詳しく
はデータをシフトレジスタに入出力して処理する
ための半導体集積回路などの装置に関する。
背景技術
近年マイクロプロセツサおよびマイクロコンピ
ユータなどはＣ−MOS化が急速に行なわれてお
り、高機能の要求に応じて４ビツトだけでなく、
８ビツトの汎用マイクロプロセツサもまたＣ−
MOS化されるようになつてきた。このような状
況において直列入出力データ処理機能を内蔵した
Ｃ−MOS1チツプマイクロコンピユータや汎用マ
イクロプロセツサのＣ−MOS化された周辺素子
が出現しつつある。
ユータなどはＣ−MOS化が急速に行なわれてお
り、高機能の要求に応じて４ビツトだけでなく、
８ビツトの汎用マイクロプロセツサもまたＣ−
MOS化されるようになつてきた。このような状
況において直列入出力データ処理機能を内蔵した
Ｃ−MOS1チツプマイクロコンピユータや汎用マ
イクロプロセツサのＣ−MOS化された周辺素子
が出現しつつある。
発明が解決しようとする問題点
このようなＣ−MOS装置では消費電力が大き
な問題となる。Ｃ−MOS装置の直列入出力デー
タ処理回路で最も電力を消費するのはデータ転送
用クロツク信号に起因するものである。
な問題となる。Ｃ−MOS装置の直列入出力デー
タ処理回路で最も電力を消費するのはデータ転送
用クロツク信号に起因するものである。
Ｃ−MOS装置の消費電流IDDは第一式で示さ
れる。
れる。
IDD＝・CL・VDD …(1)
ここではＣ−MOS装置の動作周波数であり、
シフトレジスタの転送のために用いられるクロツ
ク信号の周波数である。CLは負荷容量であり、
VDDは電源電圧を示す。原理上は転送クロツク
信号が発生されていないときには＝０となり、
第１式から消費電流IDDは零となる。
シフトレジスタの転送のために用いられるクロツ
ク信号の周波数である。CLは負荷容量であり、
VDDは電源電圧を示す。原理上は転送クロツク
信号が発生されていないときには＝０となり、
第１式から消費電流IDDは零となる。
このようなシフトレジスタを用いるクロツク転
送について実開昭56−46100（以下、従来例Ａと称
する）が挙げられる。本従来例では、ｎビツトの
シフトレジスタ３１に全データが格納された時点
で、シフトレジスタ３１の動作を停止させるた
め、駆動パルスをｎ＋１個目で停止させるように
している。
送について実開昭56−46100（以下、従来例Ａと称
する）が挙げられる。本従来例では、ｎビツトの
シフトレジスタ３１に全データが格納された時点
で、シフトレジスタ３１の動作を停止させるた
め、駆動パルスをｎ＋１個目で停止させるように
している。
すなわち、まず、ｎビツトのシフトレジスタ３
１の入力端には、通常は分離されて扱われるデー
タとスタートパルスとを再度組合せて入力する。
次に、ｎビツトのシフトレジスタ３１の出力端に
スタートパルスが転送されてきた場合にこれを格
納するための１ビツトシフトレジスタ３３を設け
ている。さらに、この１ビツトのシフトレジスタ
３３には常時基本クロツクが与えられるように構
成して、クリア動作を正確にしておく。そして、
前記１ビツトのシフトレジスタ３３に格納された
スタートパルスと、基本クロツクを反転した信号
との論理積によつて、フリツプフロツプ回路３８
をリセツトし、ｎ＋１個目の基本クロツクでタイ
ミング良く停止信号を得るようにしている。
１の入力端には、通常は分離されて扱われるデー
タとスタートパルスとを再度組合せて入力する。
次に、ｎビツトのシフトレジスタ３１の出力端に
スタートパルスが転送されてきた場合にこれを格
納するための１ビツトシフトレジスタ３３を設け
ている。さらに、この１ビツトのシフトレジスタ
３３には常時基本クロツクが与えられるように構
成して、クリア動作を正確にしておく。そして、
前記１ビツトのシフトレジスタ３３に格納された
スタートパルスと、基本クロツクを反転した信号
との論理積によつて、フリツプフロツプ回路３８
をリセツトし、ｎ＋１個目の基本クロツクでタイ
ミング良く停止信号を得るようにしている。
このような従来技術では、データのシフト処理
と、シフト処理終了時の動作停止タイミングとの
実現のために、前記１ビツトのシフトレジスタ３
３を別途設ける必要があり、構成が複雑になつて
しまう。またシフトレジスタ３１へのクロツクを
停止するために、フリツプフロツプ回路３８をリ
セツトするには、１ビツトのシフトレジスタ３３
に格納されたスタートパルスと、基本クロツクを
反転した信号との論理積となる信号を生成する必
要がある。このため、反転演算と論理積演算とを
行う構成を設ける必要があり、構成がさらに複雑
となる。またシフト処理されるデータとは別個の
スタートパルスをシフト処理する手順も別途必要
になるなど、処理手順も繁雑になつてしまうとい
う問題点がある。
と、シフト処理終了時の動作停止タイミングとの
実現のために、前記１ビツトのシフトレジスタ３
３を別途設ける必要があり、構成が複雑になつて
しまう。またシフトレジスタ３１へのクロツクを
停止するために、フリツプフロツプ回路３８をリ
セツトするには、１ビツトのシフトレジスタ３３
に格納されたスタートパルスと、基本クロツクを
反転した信号との論理積となる信号を生成する必
要がある。このため、反転演算と論理積演算とを
行う構成を設ける必要があり、構成がさらに複雑
となる。またシフト処理されるデータとは別個の
スタートパルスをシフト処理する手順も別途必要
になるなど、処理手順も繁雑になつてしまうとい
う問題点がある。
本発明の目的は、消費電力を格段に低減するこ
とができるようにした相補形金属酸化膜半導体を
用いた送信装置を提供することである。
とができるようにした相補形金属酸化膜半導体を
用いた送信装置を提供することである。
問題点を解決するための手段
本発明は、縦続接続された複数個の相補形金属
酸化膜半導体構造のフリツプフロツプ回路を含む
シフトレジスタと、 シフトレジスタ間のデータ転送クロツク信号制
御用フリツプフロツプ回路と、 上記シフトレジスタを構成する初段フリツプフ
ロツプ回路の入力に特定レベル信号を供給する特
定レベル信号供給手段と、 上記シフトレジスタを構成する複数個のフリツ
プフロツプ回路の内容が全て上記特定レベル信号
になつたことを検出して上記シフトレジスタ転送
クロツク信号制御用フリツプフロツプをリセツト
するリセツト手段と、 上記シフトレジスタ転送クロツク信号制御用フ
リツプフロツプ回路のセツト動作に同期して、上
記シフトレジスタを構成する各段フリツプフロツ
プ回路への転送クロツク信号の供給を開始させ、
同制御用フリツプフロツプ回路のリセツト動作に
同期して同転送クロツク信号の供給を停止させる
転送クロツク信号供給制御手段とを備え、 送信データの上記シフトレジスタへの入力に同
期させて、上記シフトレジスタ間のデータ転送ク
ロツク信号制御用フリツプフロツプ回路をセツト
するようにしたことを特徴とする相補形金属酸化
膜半導体を用いた送信装置である。
酸化膜半導体構造のフリツプフロツプ回路を含む
シフトレジスタと、 シフトレジスタ間のデータ転送クロツク信号制
御用フリツプフロツプ回路と、 上記シフトレジスタを構成する初段フリツプフ
ロツプ回路の入力に特定レベル信号を供給する特
定レベル信号供給手段と、 上記シフトレジスタを構成する複数個のフリツ
プフロツプ回路の内容が全て上記特定レベル信号
になつたことを検出して上記シフトレジスタ転送
クロツク信号制御用フリツプフロツプをリセツト
するリセツト手段と、 上記シフトレジスタ転送クロツク信号制御用フ
リツプフロツプ回路のセツト動作に同期して、上
記シフトレジスタを構成する各段フリツプフロツ
プ回路への転送クロツク信号の供給を開始させ、
同制御用フリツプフロツプ回路のリセツト動作に
同期して同転送クロツク信号の供給を停止させる
転送クロツク信号供給制御手段とを備え、 送信データの上記シフトレジスタへの入力に同
期させて、上記シフトレジスタ間のデータ転送ク
ロツク信号制御用フリツプフロツプ回路をセツト
するようにしたことを特徴とする相補形金属酸化
膜半導体を用いた送信装置である。
作 用
本発明に従う相補形金属酸化膜半導体を用いた
送信装置は、従続接続された複数個の相補形金属
酸化膜半導体構造のフリツプフロツプ回路を含む
シフトレジスタを備える。送信データが上記シフ
トレジスタへ入力されるに同期して、シフトレジ
スタ間のデータ転送クロツク信号を制御する制御
用フリツプフロツプ回路がセツトされる。このセ
ツト動作に同期して、シフトレジスタを構成する
各段フリツプフロツプ回路への転送クロツク信号
が、転送クロツク信号供給制御手段によつて供給
される。
送信装置は、従続接続された複数個の相補形金属
酸化膜半導体構造のフリツプフロツプ回路を含む
シフトレジスタを備える。送信データが上記シフ
トレジスタへ入力されるに同期して、シフトレジ
スタ間のデータ転送クロツク信号を制御する制御
用フリツプフロツプ回路がセツトされる。このセ
ツト動作に同期して、シフトレジスタを構成する
各段フリツプフロツプ回路への転送クロツク信号
が、転送クロツク信号供給制御手段によつて供給
される。
このようにシフトレジスタでデータの転送が行
われるに従つて、初段フリツプフロツプ回路から
特定レベル信号が供給される。前記データの転送
動作が進行してシフトレジスタを構成する複数個
のフリツプフロツプ回路の内容が全て上記特定レ
ベル信号になつたことが、リセツト手段によつて
検出されると、このリセツト手段はシフトレジス
タ転送クロツク信号制御用フリツプフロツプ回路
をリセツトする。このリセツト動作に同期して、
前記転送クロツク信号供給制御手段は転送クロツ
ク信号のシフトレジスタへの供給を停止する。
われるに従つて、初段フリツプフロツプ回路から
特定レベル信号が供給される。前記データの転送
動作が進行してシフトレジスタを構成する複数個
のフリツプフロツプ回路の内容が全て上記特定レ
ベル信号になつたことが、リセツト手段によつて
検出されると、このリセツト手段はシフトレジス
タ転送クロツク信号制御用フリツプフロツプ回路
をリセツトする。このリセツト動作に同期して、
前記転送クロツク信号供給制御手段は転送クロツ
ク信号のシフトレジスタへの供給を停止する。
実施例
第１図は非同期直列入出力転送データのフオー
マツトを示す。通信が行なわれないときマーク信
号は論理「１」のままである。通信にあたつて
は、まず１ビツトのスタートビツトSTと８ビツ
トのデータＤ０〜Ｄ７と１ビツトのパリテイＰと
１ビツトのストツプビツトSPとから成る。スト
ツプビツトSPは１ビツト以外に１1/2ビツトまた
は２ビツトであつてもよい。第１図ではストツプ
ビツトが１ビツトである状態を示す。
マツトを示す。通信が行なわれないときマーク信
号は論理「１」のままである。通信にあたつて
は、まず１ビツトのスタートビツトSTと８ビツ
トのデータＤ０〜Ｄ７と１ビツトのパリテイＰと
１ビツトのストツプビツトSPとから成る。スト
ツプビツトSPは１ビツト以外に１1/2ビツトまた
は２ビツトであつてもよい。第１図ではストツプ
ビツトが１ビツトである状態を示す。
第２図は本発明の一実施例の相補形金属酸化膜
半導体集積回路によつて実現された送信回路を示
す。スタートビツトST、データＤ０〜Ｄ７、パ
リテイＰおよびストツプビツトSPに個別的に対
応してＤ型フリツプフロツプＦ１〜Ｆ１１が設け
られ、それらの入出端子Ｓに与えられる。送信に
あたつてはまず論理「１」の能動化信号がフリツ
プフロツプＦ１〜Ｆ１１の入力端子Ｅに入力さ
れ、これによつて送信すべき情報がプリセツト入
力端子Ｓに入力され、出力端子Ｑに導出される。
このプリセツト入力端子Ｓにおいてフリツプフロ
ツプＦ１では論理「０」であるスタートビツト
STが与えられ、またフリツプフロツプＦ２〜Ｆ
９ではデータＤ０〜Ｄ７が与えられ、フリツプフ
ロツプＦ１０ではパリテイＰが与えられ、フリツ
プフロツプＦ１１では論理「０」であるストツプ
ビツトSPが与えられる。この能動化信号はもう
一つのフリツプフロツプＦ１２をセツトし、その
出力ＱはANDゲート１に与えられる。ANDゲー
ト１には転送クロツク信号発生源２から送信デー
タ転送用クロツク信号TxCが与えられる。これ
によつてANDゲート１からの転送クロツク信号
はフリツプフロツプＦ１〜Ｆ１１のクロツク入力
端子CLKに与えられ、ライン３から直列転送デ
ータTxDが外部に送出される。フリツプフロツ
プＦ１１のデータ入力端子Ｄには論理「１」の信
号を発生する信号源４からの信号が与えられる。
こうしてフリツプフロツプＦ１〜Ｆ１１の出力Ｑ
は転送用クロツク信号の入力の度毎に順次的に直
列に導出されて行き、信号源４からの論理１の信
号が転送後のフリツプフロツプＦ１〜Ｆ１１にス
トアされる。
半導体集積回路によつて実現された送信回路を示
す。スタートビツトST、データＤ０〜Ｄ７、パ
リテイＰおよびストツプビツトSPに個別的に対
応してＤ型フリツプフロツプＦ１〜Ｆ１１が設け
られ、それらの入出端子Ｓに与えられる。送信に
あたつてはまず論理「１」の能動化信号がフリツ
プフロツプＦ１〜Ｆ１１の入力端子Ｅに入力さ
れ、これによつて送信すべき情報がプリセツト入
力端子Ｓに入力され、出力端子Ｑに導出される。
このプリセツト入力端子Ｓにおいてフリツプフロ
ツプＦ１では論理「０」であるスタートビツト
STが与えられ、またフリツプフロツプＦ２〜Ｆ
９ではデータＤ０〜Ｄ７が与えられ、フリツプフ
ロツプＦ１０ではパリテイＰが与えられ、フリツ
プフロツプＦ１１では論理「０」であるストツプ
ビツトSPが与えられる。この能動化信号はもう
一つのフリツプフロツプＦ１２をセツトし、その
出力ＱはANDゲート１に与えられる。ANDゲー
ト１には転送クロツク信号発生源２から送信デー
タ転送用クロツク信号TxCが与えられる。これ
によつてANDゲート１からの転送クロツク信号
はフリツプフロツプＦ１〜Ｆ１１のクロツク入力
端子CLKに与えられ、ライン３から直列転送デ
ータTxDが外部に送出される。フリツプフロツ
プＦ１１のデータ入力端子Ｄには論理「１」の信
号を発生する信号源４からの信号が与えられる。
こうしてフリツプフロツプＦ１〜Ｆ１１の出力Ｑ
は転送用クロツク信号の入力の度毎に順次的に直
列に導出されて行き、信号源４からの論理１の信
号が転送後のフリツプフロツプＦ１〜Ｆ１１にス
トアされる。
こうしてフリツプフロツプＦ１〜Ｆ１１にスト
アされた信号のすべてが直列に転送され、それら
のストア内容がすべて論理「１」となつたときに
それらのフリツプフロツプＦ１〜Ｆ１１の出力Ｑ
を受信するANDゲート５からの出力は論理「１」
となりフリツプフロツプＦ１２をリセツトする。
これによつてANDゲート１からの転送クロツク
信号TxCが遮断される。したがつてフリツプフ
ロツプＦ１〜Ｆ１１によつてデータを転送したの
ちには転送クロツク信号は用いられず、消費電力
の低減が図られる。
アされた信号のすべてが直列に転送され、それら
のストア内容がすべて論理「１」となつたときに
それらのフリツプフロツプＦ１〜Ｆ１１の出力Ｑ
を受信するANDゲート５からの出力は論理「１」
となりフリツプフロツプＦ１２をリセツトする。
これによつてANDゲート１からの転送クロツク
信号TxCが遮断される。したがつてフリツプフ
ロツプＦ１〜Ｆ１１によつてデータを転送したの
ちには転送クロツク信号は用いられず、消費電力
の低減が図られる。
上述の実施例ではフリツプフロツプＦ１２がリ
セツトされることによつてANDゲート１を介す
る転送クロツク信号TxCの導出が遮断されたけ
れども、本発明の他の実施例として、転送クロツ
ク信号発生源２からのクロツクが他の用途に用い
られていないときにはフリツプフロツプＦ１２の
リセツト信号によつて転送クロツク信号発生源２
を不能動化するようにしてもよい。
セツトされることによつてANDゲート１を介す
る転送クロツク信号TxCの導出が遮断されたけ
れども、本発明の他の実施例として、転送クロツ
ク信号発生源２からのクロツクが他の用途に用い
られていないときにはフリツプフロツプＦ１２の
リセツト信号によつて転送クロツク信号発生源２
を不能動化するようにしてもよい。
以上のように、データの転送動作が進行してシ
フトレジスタを構成する複数個のフリツプフロツ
プ回路の内容が全て上記特定レベル信号になつた
ことが、リセツト手段によつて検出されると、こ
のリセツト手段はシフトレジスタ転送クロツク信
号制御用フリツプフロツプ回路をリセツトする。
このリセツト動作に同期して、前記転送クロツク
信号供給制御手段は転送クロツク信号のシフトレ
ジスタへの供給を停止する。
フトレジスタを構成する複数個のフリツプフロツ
プ回路の内容が全て上記特定レベル信号になつた
ことが、リセツト手段によつて検出されると、こ
のリセツト手段はシフトレジスタ転送クロツク信
号制御用フリツプフロツプ回路をリセツトする。
このリセツト動作に同期して、前記転送クロツク
信号供給制御手段は転送クロツク信号のシフトレ
ジスタへの供給を停止する。
このように、転送クロツク信号は、通信すべき
データが有るときだけ用いられるので、相補形金
属酸化膜半導体を用いる送信装置における消費電
力の低減を図ることが可能になつた。
データが有るときだけ用いられるので、相補形金
属酸化膜半導体を用いる送信装置における消費電
力の低減を図ることが可能になつた。
第１図は本発明の一実施例の非同期直列入出力
転送データのフオーマツトを示す図、第２図は本
発明の一実施例のブロツク図である。 １，５……ANDゲート、２……転送クロツク
信号発生源、Ｆ１〜Ｆ１１……Ｄ型フリツプフロ
ツプ、Ｆ１２……フリツプフロツプ。
転送データのフオーマツトを示す図、第２図は本
発明の一実施例のブロツク図である。 １，５……ANDゲート、２……転送クロツク
信号発生源、Ｆ１〜Ｆ１１……Ｄ型フリツプフロ
ツプ、Ｆ１２……フリツプフロツプ。
Claims (1)
- 【特許請求の範囲】 １ 縦続接続された複数個の相補形金属酸化膜半
導体構造のフリツプフロツプ回路を含むシフトレ
ジスタと、 シフトレジスタ間のデータ転送クロツク信号制
御用フリツプフロツプ回路と、 上記シフトレジスタを構成する初段フリツプフ
ロツプ回路の入力に特定レベル信号を供給する特
定レベル信号供給手段と、 上記シフトレジスタを構成する複数個のフリツ
プフロツプ回路の内容が全て上記特定レベル信号
になつたことを検出して上記シフトレジスタ転送
クロツク信号制御用フリツプフロツプをリセツト
するリセツト手段と、 上記シフトレジスタ転送クロツク信号制御用フ
リツプフロツプ回路のセツト動作に同期して、上
記シフトレジスタを構成する各段フリツプフロツ
プ回路への転送クロツク信号の供給を開始させ、
同制御用フリツプフロツプ回路のリセツト動作に
同期して同転送クロツク信号の供給を停止させる
転送クロツク信号供給制御手段とを備え、 送信データの上記シフトレジスタへの入力に同
期させて、上記シフトレジスタ間のデータ転送ク
ロツク信号制御用フリツプフロツプ回路をセツト
するようにしたことを特徴とする相補形金属酸化
膜半導体を用いた送信装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144252A JPS6035400A (ja) | 1983-08-05 | 1983-08-05 | 相補形金属酸化膜半導体を用いた送信装置 |
| US06/633,989 US4630295A (en) | 1983-08-05 | 1984-07-24 | Low power consumption CMOS shift register |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144252A JPS6035400A (ja) | 1983-08-05 | 1983-08-05 | 相補形金属酸化膜半導体を用いた送信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6035400A JPS6035400A (ja) | 1985-02-23 |
| JPH0311036B2 true JPH0311036B2 (ja) | 1991-02-15 |
Family
ID=15357770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58144252A Granted JPS6035400A (ja) | 1983-08-05 | 1983-08-05 | 相補形金属酸化膜半導体を用いた送信装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4630295A (ja) |
| JP (1) | JPS6035400A (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4692641A (en) * | 1986-02-13 | 1987-09-08 | Burr-Brown Corporation | Level shifting circuitry for serial-to-parallel converter |
| GB2187578B (en) * | 1986-03-08 | 1989-11-15 | Int Computers Ltd | Parallel to serial converter |
| JPS63194422A (ja) * | 1987-02-09 | 1988-08-11 | Fujitsu Ltd | パラレル−シリアル変換回路 |
| US4982414A (en) * | 1987-12-21 | 1991-01-01 | Ricoh Company, Ltd. | Abbreviated incrementer circuit |
| JPH0313122A (ja) * | 1989-06-12 | 1991-01-22 | Mitsubishi Electric Corp | 分周回路 |
| US5230014A (en) * | 1991-06-17 | 1993-07-20 | Honeywell Inc. | Self-counting shift register |
| JPH0528289A (ja) * | 1991-07-24 | 1993-02-05 | Nec Corp | レジスタ制御回路 |
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