JP2556558B2 - ファーストイン・ファーストアウトメモリ - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ランダムアクセスメモリ（以下、RAMとい
う）を用いてデータの先入れ先出しを行うファーストイ
ン・ファーストアウトメモリ（以下、FIFOメモリとい
う）、特に最終メモリアドレスの次に第１メモリアドレ
スが再び選択されるようにしたエンドレス型のFIFOメモ
リに関するものである。

（従来の技術） FIFOメモリは、電話器等に使用されており、特開昭62
−229594号公報等に記載されているようなシフトレジス
タを用いたものと、RAMを用いたものとがある。

従来のRAMを用いたFIFOメモリの電話器への適用例
を、第２図に示す。

第２図の電話器は、キーボード１及び受話器２を有
し、そのキーボード１にはキーデコーダ３、データバス
４、FIFOメモリ５、及びパルスジェネレータ６を介し
て、電話回線に接続されるダイヤルパルス用の出力端子
７が接続されている。また、受話器２にはタイミングジ
ェネレータ８が接続され、そのタイミングジェネレータ
８がキーデコーダ３、FIFOメモリ５及びパルスジェネレ
ータ６に接続されている。

以上の構成において、受話器２を取上げると、オンフ
ックリセット信号S2が低レベル（以下、“L"という）と
なり、タイミングジェネレータ８のリセット状態が解除
される。キーボード１を押下すると、キーデコーダ３に
よりどのキーが入力されたかが判断され、そのキーに対
応するディジタルなコード信号がFIFOメモリ５に書込ま
れる。FIFOメモリ５に書込まれたデータは、パルスジェ
ネレータ６に転送され、そのパルスジェネレータ６か
ら、入力されたデータに対応したパルスが出力端子７を
通して電話回線へ出力される。これらの動作の時間制御
は、タイミングジェネレータ８により行われる。

第３図は、第２図中のFIFOメモリの一構成例を示すブ
ロック図である。

このFIFOメモリは、データバス４に接続されたRAM10
を有し、そのRAM10の入力側には、アドレスセレクタ11
を介して書込み用カウンタ（以下、Ｗカウンタという）
12及び読出し用カウンタ（以下、Ｒカウンタという）13
の各出力側が接続されている。Ｗカウンタ12及びＲカウ
ンタ13の出力側には、制御回路20が接続されている。こ
の制御回路20は、Ｗカウンタ12及びＲカウンタ13の出力
側に接続された一致検出回路21と、Ｗカウンタ12の出力
側に接続されたデータ・フリップフロップ回路（以下、
Ｄ−FFという）22とを備え、その一致検出回路21の出力
側にＤ−FF23が接続されている。

チップセレクト信号CS及び書込み信号WTはRAM10に入
力され、同じく、アドレス切換え信号ASはアドレスセレ
クタ11に、クロック信号φ12,φ13,φ23はＷカウンタ1
2、Ｒカウンタ13及びＤ−FF23に、オンフックリセット
信号S2はＤ−FF22,23、Ｗカウンタ12、及びＲカウンタ1
3にそれぞれ入力され、さらにＤ−FF22,23からRAM書込
み禁止信号WDEとRAM読出し禁止信号RDEがそれぞれ出力
される。

第４図は、第２図及び第３図のタイミングチャートで
あり、この図を参照しつつ第２図及び第３図の動作を説
明する。

受話器２を置いたオンフック状態では、オンフックリ
セット信号S2が高レベル（以下、“H"という）であるた
め、Ｗカウンタ12及びＲカウンタ13の出力コードが“0"
となり、Ｄ−FF22の出力端子Ｑ、つまりRAM書込み禁止
信号WDEが“L"にリセットされてRAM書込み禁止解除状態
になると共に、Ｄ−FF23の出力端子Ｑ、つまりRAM読出
し禁止信号RDEが“H"にセットされてRAM読出し禁止状態
となっている。Ｗカウンタ12及びＲカウンタ13の出力コ
ードがともに“0"であるため、一致検出回路21の出力が
“H"となり、これがＤ−FF23のデータ入力端子Ｄに与え
られる。ここで、アドレス切換え信号ASが“L"である
と、アドレスセレクタ11はＷカウンタ12の出力をRAM10
のアドレス入力に伝達する。書込み信号WTが“L"の時、
RAM10は読出し状態（リード状態）となるが、チップセ
レクト信号CSが“L"であると、そのRAM10のデータ出力
がディスエーブル状態（データ出力禁止状態）となる。

次に、受話器２を取り上げたオフフック状態では、オ
ンフックリセット信号S2が“L"となり、Ｗカウンタ12、
Ｒカウンタ13、及びＤ−FF22,23のリセットが解除され
るが、これらの各出力は前の状態が保持される。ここ
で、キーボード１のキーが押下されると、キーデコーダ
３より、そのキーのコード信号がバス４を通してFIFOメ
モリ５中のRAM10のデータ入力端子に入力される。これ
と同時に、チップセレクト信号CSと書込み信号WTが“H"
になると、RAM10のアドレス“0"にキーデコーダ３の出
力が書込まれることになる。チップセレクト信号CS及び
読込み信号WTが“L"になる時に、アドレス切換え信号AS
が“H"となり、クロック信号φ12がＷカウンタ12に入力
されると、このＷカウンタ12はそのカウント値が１つ進
んで“1"となり、一致検出回路21の出力が“L"となる。
RAM10のアドレスは、アドレスセレクタ11によりＲカウ
ンタ13の出力が選択されるので、“0"となる。

アドレス切換え信号ASが“L"になると同時に、クロッ
ク信号φ23がＤ−FF23のクロック端子に入力されると、
アドレスセレクタ11がＷカウンタ12の出力を選択してそ
れをRAM10に与えるため、このRAM10のアドレスは再び
“1"となる。この時までにキー入力がなければ、チップ
セレクト信号CS及び書込み信号WTが“L"となり、RAM10
のアドレスには何も書込まれない。クロック信号φ23の
入力により、Ｄ−FF23は一致検出回路21の出力“L"を読
込んで、RAM読出し信号REDを“L"とする。この“L"によ
り、タイミングジェネレータ８は、次のアドレス切換え
信号ASが“H"となる時に、チップセレクト信号CSも“H"
にする。この時、アドレスセレクタ11によりＲカウンタ
13の出力が選択されてRAMアドレスが“0"となり、RAM10
が読出し状態（リード状態）となっているので、このRA
M10はアドレス“0"に書込まれたキーコード信号をデー
タバス４を介してパルスジェネレータ６へ出力する。す
ると、パルスジェネレータ６は所定のダイヤルパルスを
出力端子７を通して電話回線へ出力する。

例えば、ダイヤルパルスの伝送レートを10pps（10H
z）とすると、押下される数字「１」〜「９」，「０」
のキーに対して「１」キーでは１パルス、「２」キーで
は２パルス、以下同様に「０」キーでは10パルス出力と
なる。また、連続的にキーが押下されても、出力桁間ポ
ーズ時間（インターデジットポーズ）が約800ms程度で
あり、最小出力時間の「１」キーで約900ms（＝0.9
秒）、逆に最大出力時間の「０」キーで約1.8秒の時間
が必要となる。キー入力の数字にもよるが、普通のキー
入力であれば、通常１秒以上となり、入力されるキー押
下の周期に比べ、出力されるダイヤルパルスの周期が遅
く、FIFOメモリとして動作する。

ダイヤルパルスの最大出力を32桁（ビット）とする
と、RAM10のアドレス数は32、Ｗカウンタ12及びＲカウ
ンタ13は５桁カウンタとなる。また、Ｗカウンタ12の最
上位桁（以下、MSBという）の後縁で“H"を読込むＤ−F
F22は、この出力端子Ｑからキー入力禁止信号WDEを出力
し、33桁以上のキー入力に禁止をかける。従って、32桁
まで約１秒でキー入力すると、次式より、32秒で入力は
終り、出力が平均約43秒で終了することになる。

（発明が解決しようとする課題） しかしながら、上記構成のFIFOメモリでは、次のよう
な課題があった。

従来のFIFOメモリでは、ダイヤルパルスの最大出力
（例えば、32桁）に応じてその容量が決まるため、32桁
以上の出力を得ることは不可能である。仮に、32桁以上
の出力を得ようとすれば、RAM10、アドレスセレクタ1
1、Ｗカウンタ12、及びＲカウンタ13を拡張しなければ
ならない。例えば、64桁では、RAM10の容量を２倍に
し、アドレスセレクタ11、Ｗカウンタ12及びＲカウンタ
13を１桁拡張することが必要になる。そのため、このFI
FOメモリを集積回路（以下、ICという）化する場合に
は、チップ面積が増大する上に、ICの良品、不良品判定
時間の増大等によってICがコスト高になるという問題が
あった。

また、32桁以上の出力が必要となるのは、遠距離電話
の場合だけであり、それほど頻繁に使用することは無
い。従って、一般の近距離電話では32桁以下で十分であ
り、使用頻度の少い遠距離電話のために、RAM10等の容
量を大きくすることは、コスト高になって得策ではな
い。そこで、32桁までのメモリ容量として遠距離電話を
使用不可能にするか、あるいはコスト高になるが、メモ
リ容量を増やして64桁までのダイヤルを可能にする等の
方法をとらざるを得ず、不利不便であった。

本発明は、前記従来技術を持っていた課題として、メ
モリ容量が固定であるため、この容量を越えたデータの
書込みが行えない点、及びメモリ容量を増やすと、チッ
プ面積が増大すると共にコスト高になる点について解決
したFIFOメモリを提供するものである。

（課題を解決するための手段） 前記課題を解決するために、第１の発明は、RAMと、
前記RAMの書込みアドレスと読出しアドレスとをそれぞ
れ指定する第1,第２のカウンタと、第１と第２の電位レ
ベルを持つアドレス切換え信号に応じて前記第1,第２の
カウンタの出力を選択的に前記RAMへ供給するアドレス
セレクタと、前記第1,第２のカウンタの出力に基づき、
前記RAMに対する読出し制御用の第１の制御信号及び書
込み制御用の第２の制御信号を生成する制御回路とを、
備えたFIFOメモリにおいて、前記制御回路を次のように
構成している。

即ち、前記制御回路は、前記第1,第２のカウンタの出
力の不一致状態を検出する不一致検出回路と、前記不一
致検出回路の出力をそれぞれ入力する第1,第２の論理ゲ
ートと、前記アドレス切換え信号の第２の電位レベルか
ら第１の電位レベルへの遷移に同期して前記第１の論理
ゲートの出力を読込み、前記第１の制御信号を出力する
と共にその第１の制御信号を前記第２の論理ゲートに入
力する第１のＤ−FFと、前記アドレス切換え信号の第１
の電位レベルから第２の電位レベルへの遷移に同期して
前記第２の論理ゲートの出力を読込み、前記第２の制御
信号を出力すると共にその第２の制御信号を前記第１の
論理ゲートに入力する第２のＤ−FFとから、構成されて
いる。

第２の発明では、RAMと、前記RAMの書込みアドレスと
読出しアドレスとをそれぞれ指定する第1,第２のカウン
タと、第１と第２の電位レベルを持つアドレス切換え信
号に応じて前記第1,第２のカウンタの出力を選択的に前
記RAMへ供給するアドレスセレクタと、前記第1,第２の
カウンタの出力に基づき、前記RAMに対する読出し制御
用の第１の制御信号及び書込み制御用の第２の制御信号
を生成する制御回路とを、備えたFIFOメモリにおいて、
前記制御回路を次のように構成している。

即ち、前記制御回路は、前記第1,第２のカウンタの出
力の不一致状態を検出する不一致検出回路と、前記不一
致検出回路の出力をそれぞれ入力する第1,第２の論理ゲ
ートと、前記アドレス切換え信号の第２の電位レベルか
ら第１の電位レベルへの遷移に同期して入力される第１
のクロック信号に同期して前記第１の論理ゲートの出力
を読込み、前記第１の制御信号を出力すると共にその第
１の制御信号を前記第２の論理ゲートに入力する第１の
Ｄ−FFと、前記アドレス切換え信号の第１の電位レベル
から第２の電位レベルへの遷移に同期して入力される第
２のクロック信号に同期して前記第２の論理ゲートの出
力を読込み、前記第２の制御信号を出力すると共にその
第２の制御信号を前記第１の論理ゲートに入力する第２
のＤ−FFとから、構成されている。

（作 用） 第１及び第２の発明によれば、以上のようにFIFOメモ
リを構成したので、不一致検出回路は第１と第２のカウ
ンタの不一致状態を検出し、この第１と第２のカウンタ
の出力が不一致の期間、第1,第２の論理ゲートを通して
第1,第２のＤ−FFへ読込み用のデータを供給する。第1,
第２のＤ−FFは、相互に規制し合って第1,第２の論理ゲ
ートからのデータを所定のタイミングで読込み、第1,第
２の制御信号をそれぞれ出力する。

これにより、RAM容量を越えてデータ書込みが行われ
ても、このデータ書込み中に読出されたデータ数に対応
した数のデータ書込みを実行していき、エンドレス機能
を発揮する。従って、前記課題を解決できるのである。

（実施例） 第１図は、本発明の第１の実施例を示すもので、例え
ば、第２図に示すような電話器に設けられるFIFOメモリ
の構成ブロック図である。

このFIFOメモリは、データバス４に接続されたRAM30
を有し、このRAM30のアドレス入力端子には、例えば出
力端子A1〜A5を有するアドレスセレクタ31を介して、RA
M書込み指定用のＷカウンタ（第１のカウンタ）32の出
力端子O11〜O15、及びRAM読出し指定用のＲカウンタ
（第２のカウンタ）33の出力端子O21〜O25がそれぞれ接
続されている。RAM30は、アドレスセレクタ31の出力で
指定されたアドレスに対してデータの書込み及び読出し
を行うメモリであり、書込み信号WTの“H"で書込み状
態、“L"で読出し状態、チップセレクト信号CSの“H"で
データ出力がイネーブル状態（可能状態）、“L"でデー
タ出力がディスエーブル状態となる。アドレスセレクタ
31は、RAM30の書込みモード時または読出しモード時に
おいて、アドレス切換え信号ASの“L"（第２の電位レベ
ル）により、Ｗカウンタ32の出力をRAM30へ伝達し、信
号ASの“H"（第１の電位レベル）により、Ｒカウンタ33
の出力をRAM30へ伝達する機能を有している。Ｗカウン
タ32及びＲカウンタ33は、受話器２から出力されるオン
フックリセット信号S2の“H"でリセットされ、クロック
信号φ32,φ33によりカウントアップする機能を有して
いる。

このＷカウンタ32の出力端子O11〜O15及びＲカウンタ
33の出力端子O21〜O25には、RAM30の書込み及び読出し
を制御するための制御回路40が接続されている。制御回
路40は、Ｗカウンタ32及びＲカウンタ33の出力端子O11
〜O15,O21〜O25に接続された不一致検出回路41を有し、
この不一致検出回路41の出力側には、第1,第２のオアゲ
ート（第1,第２の論理ゲート）42,43を介して第1,第２
のＤ−FF44,45が接続されている。不一致検出回路41
は、Ｗカウンタ32の出力とＲカウンタ33の出力との不一
致状態を検出するもので、両出力の一致／不一致状態を
検出する一致検出回路41aと、この回路41aの出力を反転
するインバータ41bとで構成されている。第１のオアゲ
ート（以下、ORゲートという）42は、インバータ41bの
出力と第２のＤ−FF45の反転出力端子との論理和をと
るゲート、第２のORゲート43は、インバータ41bの出力
と第１のＤ−FF44の反転出力端子との論理和をとるゲ
ートである。第１のＤ−FF44は、リセット端子Ｒに入力
されるオンフックリセット信号S2の“H"によりリセット
され、クロック信号（第１のクロック信号）φ44に同期
して第１のORゲート42の出力をデータ入力端子Ｄに取込
み、反転出力端子から、RAM読出し禁止信号（第１の
制御信号）RDEを出力する回路である。また第２のＤ−F
F45は、セット端子Ｓに入力されるオンフックリセット
信号S2の“H"によりセットされ、クロック信号（第２の
クロック信号）φ45に同期して第２のORゲート43の出力
をデータ入力端子Ｄに取込み、反転出力端子から、RA
M書込み禁止信号（第２の制御信号）WDEを出力する回路
である。

第５図は、第１図のアドレスセレクタ31の構成例を示
す回路図である。

このアドレスセレクタ31は、１個のインバータ50と５
個のアンド（以下、ANDという）−ORゲート51〜55によ
り構成されている。アドレス切換え信号ASが“L"の時、
インバータ50で反転された“H"により、AND−ORゲート5
1〜55はＷカウンタ32の出力端子O11〜O15の信号を選択
して出力端子A1〜A5に出力する。アドレス切換え信号AS
が“H"の時、AND−ORゲート51〜55はＲカウンタ33の出
力端子O21〜O25の信号を選択して出力端子A1〜A5に出力
するようになっている。

第６図は、第１図のＷカウンタ32の構成例を示す回路
図である。

このＷカウンタ32は、５個の分周型フリップフロップ
回路（以下、Ｔ−FFという）61〜65からなるリップルキ
ャリ方式のアップカウンタであり、クロック信号φ32の
後縁で動作し、各リセット端子Ｒに入力されるオンフッ
クリセット信号S2の“H"で全てのＴ−FF61〜65にリセッ
トがかかる構成になっている。第１図のＲカウンタ33
も、この第６図のような回路で構成されている。

第７図は、第１図の不一致検出回路41の構成例を示す
回路図である。

この不一致検出回路41のうち、一致検出回路41aは、
５個の排他的論理和ゲート（以下、EORゲートという）7
1〜75と、１個の５入力ノアゲート（以下、NORゲートと
いう）76とで構成され、Ｗカウンタ32の出力端子O11〜O
15のコード信号と、Ｒカウンタ33の出力端子O21〜O25の
コード信号とが不一致の時のみ、NORゲート76の出力が
“L"となり、それがインバータ41bで反転されて“H"と
なる。

以上のように構成されるFIFOメモリの（１）基本動
作、（２）１回のキー入力時の動作、（３）連続的なキ
ー入力時の動作、（４）高速キー入力時の動作１、
（５）高速キー入力時の動作２について、以下説明す
る。

（１）基本動作 受話器２を置いたオンフック状態では、オンフックリ
セット信号S2が“H"で、Ｗカウンタ32及びＲカウンタ33
はともにリセットされてこの出力コードが“0"である。
また、第１のＤ−FF44はこの反転出力端子、つまりRA
M読出し禁止信号RDEが“H"にリセットされてキー入力許
可状態（RAM書込み許可状態）となり、さらに第２のＤ
−FF45はこの反転出力端子、つまりRAM書込み禁止信
号WDEが“L"にセットされてRAM読出し禁止状態となって
いる。

Ｗカウンタ32及びＲカウンタ33の両出力が“0"である
ため、不一致検出回路41の出力が“L"となり、これがOR
ゲート42,43に出力される。Ｄ−FF45の反転出力端子
が“l"であるため、ORゲート42の出力が“L"となり、こ
れがＤ−FF44のデータ入力端子Ｄに与えられる。また、
Ｄ−FF44の反転出力端子が“H"であるため、ORゲート
43の出力が“H"となり、これがＤ−FF45のデータ入力端
子Ｄに与えられる。

アドレス切換え信号ASが“L"の場合、アドレスセレク
タ31はＷカウンタ32の出力をRAM30のアドレス入力へ伝
達する。RAM30では、書込み信号WTの“L"で読出し状態
となるが、チップセレクト信号CSが“L"であるため、デ
ータ出力がディスエーブル状態（ハイインピーダンス状
態）となっている。

次に、受話器２を取上げたオフフック状態では、オン
フックリセット信号S2が“L"となり、Ｗカウンタ32、Ｒ
カウンタ33及びＤ−FF44のリセット状態と、Ｄ−FF45の
セット状態とが解除されるが、これらの各回路の出力は
前の状態を保持している。

（２）１回のキー入力時の動作 第８図のタイミングチャートを参照しつつ、キー入力
が１回の場合の動作を説明する。

キーボード１のキーが入力されると、キーデコーダ３
より、そのキーのコード信号がデータバス４を通してFI
FOメモリ中のRAM30のデータ入力端子に伝達される。こ
の時、チップセレクト信号CSと書込み信号WTが“H"にな
ると、RAM30のアドレス“0"にキーデコーダ３の出力が
書込まれる。チップセレクト信号CSが“L"になる時、ク
ロック信号φ32がＷカウンタ32に入力されると、このＷ
カウンタ32はカウント値が１つ進んで“1"となる。その
ため、不一致検出回路41の出力は“H"となり、Ｄ−FF4
4,45の各データ入力端子Ｄが“H"となる。

アドレス切換え信号ASが“H"となると、アドレスセレ
クタ31はＲカウンタ33の出力をRAM30のアドレス入力に
伝達する。この時、クロック信号φ45がＤ−FF45に入力
されると、このＤ−FF45はデータ入力端子Ｄの“H"を読
込み、反転出力端子より“L"のRAM書込み禁止信号WDE
を出力するため、キー入力は受付け状態のままである。

アドレス切換え信号ASが“L"になると、RAM30のアド
レスはＷカウンタ出力の“1"に変わる。この時、クロッ
ク信号φ44がＤ−FF44に入力されると、このＤ−FF44は
データ入力端子Ｄの“H"を読込んで反転出力端子より
“L"のRAM読出し禁止信号RDEを出力する。RAM読出し禁
止信号RDEが“L"になっても、アドレス切換え信号ASが
“L"（書込みモード）のため、RAM30は読出し状態とは
ならない。次に、アドレス切換え信号ASが“H"になる時
に、クロック信号φ45がＤ−FF45に入力されると、この
Ｄ−FF45は“H"を読込んで、反転出力端子より“L"の
RAM書込み禁止信号WDEを出力する。この際、RAM30のア
ドレスはＲカウンタ出力の“0"となっている。

ここで、パルスジェネレータ６が動作終了状態（ビジ
ー信号BYが“L"）であれば、RAM読出し禁止信号RDEが
“L"で、RAM30が読出しモード（アドレス切換え信号AS
が“H"）となっているので、チップセレクト信号CSが
“H"となり、RAM30はアドレス“0"に書込まれたコード
信号をデータバス４を介してパルスジェレータ６へ出力
する。パルスジェネレータ６は、入力されたコード信号
に対応したダイヤルパルスを出力端子７に出力する。こ
の間、パルスジェネレータ６は動作状態（ビジー信号BY
が“H"）となってRAM30の読出し状態に禁止をかける。

さて、チップセレクト信号CSが“L"となる時、Ｒカウ
ンタ33にクロック信号φ33が入力されると、そのＲカウ
ンタ33の出力は“0"から“1"となり、RAMアドレスが
“1"となる。また、RAM30はデータバス４への出力を停
止する。Ｒカウンタ33の出力が“1"になると、不一致検
出回路41の出力は“L"となり、各ORゲート42,43の出力
が“L"になる。

アドレス切換え信号ASが“L"になる時、クロック信号
φ44がＤ−FF44に入力されると、このＤ−FF44はORゲー
ト42の出力の“L"を読込んで、反転出力端子より“H"
のRAM読出し禁止信号RDEを出力する。

以後、キー入力がなければ、クロック信号φ44,φ45
が第８図のように入力されるだけで、Ｄ−FF44,45や、
Ｗカウンタ32及びＲカウンタ33の状態は保持される。

（３）連続的なキー入力時の動作 連続的にキー入力が行われた場合、入力されたキーに
対応するコード信号がRAM30に書込まれ、その都度書込
みアドレスを指示するＷカウンタ32が１つづつカウント
アップし、パルスジェネレータ６がダイヤルパルス出力
を実行した後、ビジー信号BYが“L"となり、Ｒカウンタ
33で指示されるアドレスのデータをRAM30より読出し、
このコード信号に対応するダイヤルパルスを出力してい
く。

また、パルスジェネレータ６がRAM30よりデータを書
込む毎に、Ｒカウンタ33は１つづつカウントアップし、
Ｗカウンタ32の内容とＲカウンタ33の内容とが一致する
まで、前記の動作が繰返される。

（４）高速キー入力時の動作１ 例えば、キー入力が高速（例えば、１秒や0.5秒程
度）で行われた場合、ダイヤルパルスが10ppsでは、何
桁まで入力できるかを求めてみる。

ダイヤルパルスはキー入力が数字「１」の時に最短の
約0.9秒、数字「０」の時に最長の約1.8秒である。キー
入力の局番にもよるが、平均値は約1.3秒程度となる。

例えば、RAM容量が32桁、Ｗカウンタ32とＲカウンタ3
3が５桁カウンタの場合、入力するキーの周期が１秒の
時のタイミングチャートを第９図に、入力するキーの周
期が0.5秒の時のタイミングチャートを第10図にそれぞ
れ示す。

第９図において、キー入力が１秒（1Hz）の時には、
キー入力が123桁（Ｗカウンタ32は122）まで入力可能で
ある。実際には、５桁カウンタのため、３回巡回し、カ
ウント値としては“26"である。この間、ダイヤルパル
ス出力も91桁（Ｒカウンタ33は“90"）まで出力されて
いる。実際には、５桁カウンタのため、２回巡回し、カ
ウンタ値としては“26"となる。Ｗカウンタ32のカウン
ト値“27"の状態で、RAM30に新しいデータを書込むと、
次に、Ｒカウンタ値“27"でRAM30よりデータを読出して
ダイヤルパルスを出力するので、誤動作を起こしてしま
う。従って、キー入力に禁止をかけ、また、RAM30への
書込みに禁止をかける必要がある。この詳細な説明は後
述するが、一応、キー入力を１秒で実行した場合には、
約123桁のキー入力が可能であることがわかる。

第10図に示すように、キー入力がさらに速く、0.5秒
（2Hz）の時には、51桁（Ｗカウンタ32は“50"）まで入
力可能である。実際には、５桁カウンタであるため、１
回巡回し、カウント値としては“18"である。この間、
ダイヤルパルスも19桁（Ｒカウンタ33は“18"）まで出
力されている。この状態で、Ｗカウンタ値“19"に新し
いデータを書込むと、次に、Ｒカウンタ値“19"よりデ
ータを読出してダイヤルパルスを出力するので、誤動作
を起こしてしまう。従って、キー入力に禁止をかけ、ま
たRAM30への書込みに禁止をかける必要がある。この詳
細な説明は後述するが、一応、キー入力を0.5秒で実行
した場合、約51桁のキー入力が可能である。

（５）高速キー入力時の動作２ キー入力（RAM書込み）が高速（例えば、0.5秒）で実
行され、ダイヤルパルス（RAM読出し）が低速（例え
ば、1.35秒）で実行された時、RAM容量が32桁、Ｗカウ
ンタ32とＲカウンタ33が５桁の場合には、RAM30の書込
みに誤動作を起こすため、このRAM30の書込みに禁止を
かける必要がある。この禁止動作を、第11図のタイミン
グチャートをもとに説明する。

例えば、Ｗカウンタ32はカウント値“17"（一巡して
見掛上は“49"）、Ｒカウンタ33はカウント値“18"（見
掛上も“18"）になっているとする。この状態では、不
一致検出回路41の出力は、Ｗカウンタ32とＲカウンタ33
の出力値が異なるので、“H"である。Ｄ−FFからは“L"
のRAM読出し禁止信号RDEが出力されると共に、Ｄ−FF45
からは“L"のRAM書込み禁止信号WDEが出力されている。
アドレス切換え信号ASが“L"（書込みモード）である
と、RAMアドレスは“17"（“49"）となり、この時、キ
ー入力があると、キーデコーダ３よりデータバス４を通
してキー入力に対応したコード信号がRAM30に伝達され
る。書込み信号WTが“H"、チップセレクト信号CSが“H"
になると、RAM30はデータバス４上のコード信号をアド
レス“17"（“49"）に書込む。そして、チップセレクト
信号CSが“L"になる時、クロック信号φ32がＷカウンタ
32に入力されると、このＷカウンタ32はカウント値が
“18"（見掛上は“50"）となり、不一致検出回路41の出
力が“L"となる。

アドレス切換え信号ASが“H"（読出し動作）になる
と、RAMアドレスはＲカウンタ出力の“18"となる。この
時、クロック信号φ45がＤ−FF45に入力されると、この
Ｄ−FF45は“L"を読込み、“H"のRAM書込み禁止信号WDE
を出力する。また、書込み信号WTが“L"になる。この
時、パルスジェネレータ６がダイヤルパルス出力中（ビ
ジー信号BYが“H"）であると、RAM読出し禁止信号RDEが
“L"でも、チップセレクト信号CSが“H"とはならず、RA
M30はデータバス４にデータを出力しない（ディスエー
ブル状態）。

アドレス切換え信号ASが“L"（書込みモード）になる
時、クロック信号φ44がＤ−FF44に入力されると、この
Ｄ−FF44は“H"を読込み、“L"のRAM読出し禁止信号RDE
を出力する。

以下、パルスジェネレータ６がダイヤルパルス出力終
了（ビジー信号BYが“0"）まで、同じ動作を繰返す。ま
た、この間はRAM書込み禁止信号WDEが“H"のため、キー
入力や、RAM書込みに禁止がかかる。即ち、書込み信号W
Tが“H"にならない。

パルスジェネレータ６のダイヤルパルス出力が終了す
ると、ビジー信号BYが“L"となり、アドレス切換え信号
ASが“H"（読出しモード）になる。この時、チップセレ
クト信号CSも“H"になる。RAMアドレスはＲカウンタ出
力の“18"であり、このアドレス“18"に書込まれたデー
タがデータバス４へ出力される。パルスジェネレータ６
がデータバス４上の信号を読込むと、再びビジー信号BY
が“H"となって次の読出しモード（アドレス切換え信号
ASが“H"）から、RAM30の読出しに禁止をかける。

チップセレクト信号CSが“L"になる時、クロック信号
φ33がＲカウンタ33に入力されると、このＲカウンタ33
のカウント値が“19"となり、不一致検出回路41の出力
は“H"となる。アドレス切換え信号ASが“L"（書込みモ
ード）になる時、クロック信号φ44がＤ−FF44に入力さ
れると、このＤ−FF44は“H"を読込んで“L"のRAM読出
し禁止信号RDEを出力する。

アドレス切換え信号ASが“L"の書込みモードでは、Ｗ
カウンタ32の値“18"（見掛上は“50"）がRAMアドレス
に伝達されるが、RAM書込み禁止信号WDEが“H"のため、
キー入力や、RAM30へのデータ書込みに禁止がかかって
いる。アドレス切換え信号ASが“H"になる読出しモード
時に、クロック信号φ45がＤ−FF45に入力されると、こ
のＤ−FF45は“H"を読込んで“L"のRAM書込み禁止信号W
DEを出力する。これにより、キー入力禁止や、RAM30へ
のデータ書込み禁止が解除される。

以後、キー入力が無ければ、Ｗカウンタ32とＲカウン
タ33の内容が一致するまで（キー入力された51桁全てが
出力されるまで）、RAM30よりデータのパルスジェネレ
ータ６へ読出されてダイヤルパルスが出力される。

以上のように、この第１の実施例では、次のような利
点を有している。

従来の第３図の回路に、インバータ41bとORゲート42,
43のみを追加することにより、RAM容量を越えてデータ
書込みが行われても、データ書込み中に、読出されたデ
ータ数分、再書込みが誤動作無く実行できるエンドレス
機能付きのFIFOメモリを提供できる。そのため、ICチッ
プ面積の増加とコスト高を招くことなく、見掛上のメモ
リ容量を増加できる。従って、本実施例を例えば電話用
ICに使用すると、メモリ容量を増やすことなく、使用頻
度の少い、局番の長い、長距離電話も使用可能であり、
また使用頻度の多い、局番の少ない、短距離電話では、
無駄なくメモリが使用できるので、このメモリの有効利
用が図れる。

第12図は、本発明の第２の実施例を示すFIFOメモリの
構成ブロック図であり、第１図中の要素と同一の要素に
は同一の符号が付されている。

このFIFOメモリでは、第１図のクロック信号φ44,φ4
5を省略し、アドレス切換え信号ASを用いて第1,第２の
Ｄ−FF44,45に対するクロック動作を行っている。この
際、第１のＤ−FF44は、第１図のＤ−FFと同様にクロッ
クの後縁で動作するが、第２のＤ−FF45では、クロック
にアドレス切換え信号ASを用いているため、第１図のＤ
−FFと異なり、クロックの前縁で動作する回路構成にす
る必要がある。

このFIFOメモリでは、第８図に対応する第13図のタイ
ミングチャート、及び第11図に対応する第14図のタイミ
ングチャートに示すように、第１図のFIFOメモリと同様
の動作を行う。そのため、第１の実施例と同様の利点を
有するばかりか、クロック信号φ44,φ45の省略によ
り、信号系が簡単になる。

第15図は、第1,第２の実施例のFIFOメモリに接続され
たタイミングジェネレータ８における要部の構成例を示
す回路図である。

このタイミングジェネレータ８は、アドレス切換え信
号ASと、これに同期して“H"でRAM書込み可能状態とな
るRAMイネーブル信号ENとを生成する回路の他に、イン
バータ80,81,82,83、Ｄ−FF84,85,86、ANDゲート87,88,
89、及びORゲート90からなる回路を備えている。

このタイミングジェネレータ８の動作を、第16図を参
照しつつ説明する。なお、第16図は、アドレス切換え信
号ASとRAMイネーブル信号ENのタイミングチャートであ
る。

キー入力されると、キーデコーダ３の出力が“H"とな
り、Ｄ−FF85,86により、アドレス切換え信号ASの前縁
で微分される。この微分信号と、アドレス切換え信号AS
の“L"がインバータ82で反転された“H"と、RAM書込み
禁止信号WDEがインバータ83で反転された信号とから、A
NDゲート88によって書込み信号WTを生成する。この読込
み信号WTは、ORゲート90を通してRAMイネーブル信号EN
と共にANDゲート89に入力され、このANDゲート89によっ
てチップセレクト信号CSとなる。RAMイネーブル信号EN
は、RAM30のアドレス切換えの前後で、チップセレクト
信号CSを“L"にすることにより、そのRAM30のアドレス
不定による誤動作を回避する機能を有している。

RAM読出しでは、パルスジェネレータ６のビジー信号B
Yが“L"の時、これがインバータ80で“H"に反転されて
Ｄ−FF84をリセットするので、このＤ−FF84の反転出力
端子が“H"となる。RAM読出し禁止信号RDEの“H"は、
インバータ81により反転されて“L"となる。Ｄ−FF84の
出力“H"と、アドレス切換え信号ASと、インバータ81の
出力“L"とにより、ANDゲート87の出力が“L"となり、O
Rゲート90及びANDゲート89を通してチップセレクト信号
CSが“L"になる。

RAM読出し禁止信号RDEがアドレス切換え信号ASの後縁
で“L"になると、次にそのアドレス切換え信号ASが“H"
の区間、ANDゲート87の出力が“H"となる。この“H"がO
Rゲート90を通してRAMイネーブル信号ENと共にANDゲー
ト89に入力され、このANDゲート89からチップセレクト
信号CSが出力される。チップセレクト信号CSが“H"の時
に、パルスジェネレータ６はRAM30よりデータを読込ん
で、ビジー信号BYが“H"となり、Ｄ−FF84のリセットが
解除される。

アドレス切換え信号ASが“L"になる時、RAM読出し禁
止信号RDEが“H"となり、これがインバータ81で反転さ
れてANDゲート87の出力が“L"となるが、同時にＤ−FF8
4はアドレス切換え信号ASの後縁で“H"を読込み、反転
出力端子より“L"を出力するので、この“L"によって
もチップセレクト信号CSに禁止がかかる。従って、パル
スジェネレータ６が動作中（ビジー信号BYが“H"）で
も、RAM読出し禁止状態でも、RAM30は読出し状態とはな
らない。

なお、本発明は図示の実施例に限定されず、第１図及
び第12図のアドレスセレクタ31、Ｗカウンタ32とＲカウ
ンタ33、不一致検出回路41、及び第２図のタイミングジ
ェネレータ８をそれぞれ第５図、第６図、第７図及び第
15図以外の回路で構成したり、あるいはFIFOメモリを電
話器以外の装置に使用する等、種々の変形が可能であ
る。

（発明の効果） 以上詳細に説明したように、第１及び第２の発明によ
れば、最終メモリアドレスの第２のメモリアドレスが再
び選択されるエンドレス構成にしたので、RAM容量を越
えてデータ書込みが行われても、このデータ書込み中
に、読出されたデータ数分、再書込みが誤動作なく、的
確に行える。従って、ICチップ面積やコストを増加させ
ることなく、見掛上のメモリ容量を増やせる効果があ
る。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すFIFOメモリの構成
ブロック図、第２図は従来のFIFOメモリを有する電話器
の構成図、第３図は第２図のFIFOメモリの構成ブロック
図、第４図は第２図及び第３図のタイミングチャート、
第５図は第１図のアドレスセレクタの回路図、第６図は
第１図のＷカウンタの回路図、第７図は第１図の不一致
検出回路の回路図、第８図は第１図のタイミングチャー
ト、第９図及び第10図は第１図のキー入力時のタイミン
グチャート、第11図は第１図のRAM書込み禁止のタイミ
ングチャート、第12図は本発明の第２の実施例を示すFI
FOメモリの構成ブロック図、第13図は第12図のタイミン
グチャート、第14図は第12図のRAM書込み禁止のタイミ
ングチャート、第15図は第１図及び第12図のFIFOメモリ
に接続されたタイミングジェネレータの要部回路図、第
16図は第15図のASとENのタイミングチャードである。 ５……FIFOメモリ、30……RAM、31……アドレスセレク
タ、32……Ｗカウンタ、33……Ｒカウンタ、40……制御
回路、41……不一致検出回路、42,43……第1,第２のOR
ゲート、44,45……第1,第２のＤ−FF、AS……アドレス
切換え信号、CS……チップセレクト信号、RDE……RAM読
出し禁止信号、S2……オンフックリセット信号、WDE…
…RAM書込み禁止信号、WT……書込み信号、φ32,φ33,
φ44,φ45……クロック信号。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ランダムアクセスメモリと、前記ランダム
   アクセスメモリの書込みアドレスと読出しアドレスとを
   それぞれ指定する第1,第２のカウンタと、第１と第２の
   電位レベルを持つアドレス切換え信号に応じて前記第1,
   第２のカウンタの出力を選択的に前記ランダムアクセス
   メモリへ供給するアドレスセレクタと、前記第1,第２の
   カウンタの出力に基づき、前記ランダムアクセスメモリ
   に対する読出し制御用の第１の制御信号及び書込み制御
   用の第２の制御信号を生成する制御回路とを備えたファ
   ーストイン・ファーストアウトメモリにおいて、 前記制御回路は、 前記第1,第２のカウンタの出力の不一致状態を検出する
   不一致検出回路と、 前記不一致検出回路の出力をそれぞれ入力する第1,第２
   の論理ゲートと、 前記アドレス切換え信号の第２の電位レベルから第１の
   電位レベルへの遷移に同期して前記第１の論理ゲートの
   出力を読込み、前記第１の制御信号を出力すると共にそ
   の第１の制御信号を前記第２の論理ゲートに入力する第
   １のデータ・フリップフロップ回路と、 前記アドレス切換え信号の第１の電位レベルから第２の
   電位レベルへの遷移に同期して前記第２の論理ゲートの
   出力を読込み、前記第２の制御信号を出力すると共にそ
   の第２の制御信号を前記第１の論理ゲートに入力する第
   ２のデータ・フリップフロップ回路とから構成されるこ
   とを特徴とするファーストイン・ファーストアウトメモ
   リ。
2. 【請求項２】ランダムアクセスメモリと、前記ランダム
   アクセスメモリの書込みアドレスと読出しアドレスとを
   それぞれ指定する第1,第２のカウンタと、第１と第２の
   電位レベルを持つアドレス切換え信号に応じて前記第1,
   第２のカウンタの出力を選択的に前記ランダムアクセス
   メモリへ供給するアドレスセレクタと、前記第1,第２の
   カウンタの出力に基づき、前記ランダムアクセスメモリ
   に対する読出し制御用の第１の制御信号及び書込み制御
   用の第２の制御信号を生成する制御回路とを備えたファ
   ーストイン・ファーストアウトメモリにおいて、 前記制御回路は、 前記第1,第２のカウンタの出力の不一致状態を検出する
   不一致検出回路と、 前記不一致検出回路の出力をそれぞれ入力する第1,第２
   の論理ゲートと、 前記アドレス切換え信号の第２の電位レベルから第１の
   電位レベルへの遷移に同期して入力される第１のクロッ
   ク信号に同期して前記第１の論理ゲートの出力を読込
   み、前記第１の制御信号を出力すると共にその第１の制
   御信号を前記第２の論理ゲートに入力する第１のデータ
   ・フリップフロップ回路と、 前記アドレス切換え信号の第１の電位レベルから第２の
   電位レベルへの遷移に同期して入力される第２のクロッ
   ク信号に同期して前記第２の論理ゲートの出力を読込
   み、前記第２の制御信号を出力すると共にその第２の制
   御信号を前記第１の論理ゲートに入力する第２のデータ
   ・フリップフロップ回路とから構成されることを特徴と
   するファーストイン・ファーストアウトメモリ。