JPH0528746A - Ｆｉｆｏメモリ回路 - Google Patents
Ｆｉｆｏメモリ回路Info
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- JPH0528746A JPH0528746A JP3182856A JP18285691A JPH0528746A JP H0528746 A JPH0528746 A JP H0528746A JP 3182856 A JP3182856 A JP 3182856A JP 18285691 A JP18285691 A JP 18285691A JP H0528746 A JPH0528746 A JP H0528746A
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Abstract
(57)【要約】
【目的】 回路素子数の少ない、ＲＡＭを使用したＦＩ
ＦＯメモリ回路を提供する。 【構成】 カウンタＷ３においては、書込み信号１０２
がカウントされ、出力１０５の下位ｎビットが、セレク
タ５を介して、ＲＡＭ１に対するライトアドレス１０７
として供給され、また出力の全ビットＷ0 、Ｗ1 、…
…、Ｗn-1 が比較回路６に入力される。同様に、カウン
タＲ４においても、読出し信号１０３がカウントされ、
出力１０６の下位ｎビットがＲＡＭ１に対するリードア
ドレス１０７として供給され、当該出力の全ビット
Ｒ0 、Ｒ1 、……、Ｒn-1 が比較回路６に入力される。
比較回路６においては、全ビットＷ0 、Ｗ1 、……、Ｗ
n-1 およびＲ0 、Ｒ1 、……、Ｒn-1 は、各ビットごと
に比較され、両カウンタの値が一致する場合には、それ
ぞれ書込み禁止信号１０９および読出し禁止信号１１０
として出力される。
ＦＯメモリ回路を提供する。 【構成】 カウンタＷ３においては、書込み信号１０２
がカウントされ、出力１０５の下位ｎビットが、セレク
タ５を介して、ＲＡＭ１に対するライトアドレス１０７
として供給され、また出力の全ビットＷ0 、Ｗ1 、…
…、Ｗn-1 が比較回路６に入力される。同様に、カウン
タＲ４においても、読出し信号１０３がカウントされ、
出力１０６の下位ｎビットがＲＡＭ１に対するリードア
ドレス１０７として供給され、当該出力の全ビット
Ｒ0 、Ｒ1 、……、Ｒn-1 が比較回路６に入力される。
比較回路６においては、全ビットＷ0 、Ｗ1 、……、Ｗ
n-1 およびＲ0 、Ｒ1 、……、Ｒn-1 は、各ビットごと
に比較され、両カウンタの値が一致する場合には、それ
ぞれ書込み禁止信号１０９および読出し禁止信号１１０
として出力される。
Description
【０００１】
【産業上の利用分野】本発明はＦＩＦＯメモリ回路に関
し、特にＲＡＭを用いて構成されるＦＩＦＯメモリ回路
に関する。
し、特にＲＡＭを用いて構成されるＦＩＦＯメモリ回路
に関する。
【０００２】
【従来の技術】一般に、ＦＩＦＯメモリ回路は、速度の
異なる装置間におけるデータ転送を行う場合に使用され
ている。従来のＦＩＦＯメモリ回路は、図４に示される
ように、入力データ１０１および出力データ１０８に対
応する、ｍ×２n ビット（ｍおよびｎは正整数）のＲＡ
Ｍ１と、書込み信号１０２、読出し信号１０３およびリ
セット信号１０４を入力して、ライトアドレスおよびリ
ードアドレスを含むアドレス１０７と、書込み禁止信号
１０９および読出し禁止信号１１０を出力する制御回路
２と、書込み指令信号１１０および読出し指令信号１１
１を入力して、書込み信号１０２および読出し信号１０
３を出力する優先判定回路７とを備えて構成される。
異なる装置間におけるデータ転送を行う場合に使用され
ている。従来のＦＩＦＯメモリ回路は、図４に示される
ように、入力データ１０１および出力データ１０８に対
応する、ｍ×２n ビット（ｍおよびｎは正整数）のＲＡ
Ｍ１と、書込み信号１０２、読出し信号１０３およびリ
セット信号１０４を入力して、ライトアドレスおよびリ
ードアドレスを含むアドレス１０７と、書込み禁止信号
１０９および読出し禁止信号１１０を出力する制御回路
２と、書込み指令信号１１０および読出し指令信号１１
１を入力して、書込み信号１０２および読出し信号１０
３を出力する優先判定回路７とを備えて構成される。
【０００３】図４において、書込み指令信号１１０およ
び読出し指令信号１１１が、同時に優先判定回路７に入
力される場合には、ＲＡＭ１においては、書込み動作と
読出し動作とを同時に行うことはできない。そのため
に、優先判定回路７においては、書込み指令信号１１０
および読出し指令信号１１１の二つの命令が同時に入力
された場合には、その何れか一方の指令信号による動作
が優先して実行され、その一方の指令信号による動作が
完了した時点において、次の動作を行うようにするため
のタイミング制御が行われる。例えば、書込み動作を優
先させる場合には、書込み指令信号１１０と読出し指令
信号１１１が同時に入力された場合に、書込み動作が優
先的に行われ、当該書込み動作が完了した時点において
読出し動作が開始される。
び読出し指令信号１１１が、同時に優先判定回路７に入
力される場合には、ＲＡＭ１においては、書込み動作と
読出し動作とを同時に行うことはできない。そのため
に、優先判定回路７においては、書込み指令信号１１０
および読出し指令信号１１１の二つの命令が同時に入力
された場合には、その何れか一方の指令信号による動作
が優先して実行され、その一方の指令信号による動作が
完了した時点において、次の動作を行うようにするため
のタイミング制御が行われる。例えば、書込み動作を優
先させる場合には、書込み指令信号１１０と読出し指令
信号１１１が同時に入力された場合に、書込み動作が優
先的に行われ、当該書込み動作が完了した時点において
読出し動作が開始される。
【０００４】図５に示されるのは、図４における制御回
路２の内部構成を示すブロック図であり、図５に示され
るように、カウンタＷ３、カウンタＲ４、セレクタ５お
よび演算回路１６により構成されている。カウンタＷ３
は（ｎ＋１）ビットのカウンタであり、優先判定回路７
より送られてくる書込み信号１０２を受けて、出力１０
５の下位ｎビットを、セレクタ５を介して、ＲＡＭ１３
に対するライトアドレス１０７として供給するととも
に、当該出力の全ビットを演算回路１４に供給する。ま
た、カウンタＲ４も、同じく（ｎ＋１）ビットのカウン
タであり、優先判定回路７より送られてくる読出し信号
１０３を受けて、その出力１０６の下位ｎビットを、セ
レクタ５を介して、ＲＡＭ１に対するリードアドレス１
０７として供給するとともに、当該出力の全ビットを演
算回路１４に供給する。演算回路１４においては、カウ
ンタＷ３およびカウンタＲ４からの出力１０５および１
０６の全ビットを入力して所定の演算が行われ、ＲＡＭ
１の状態情報である書込み禁止信号１０９および読出し
禁止信号１１０が出力される。
路２の内部構成を示すブロック図であり、図５に示され
るように、カウンタＷ３、カウンタＲ４、セレクタ５お
よび演算回路１６により構成されている。カウンタＷ３
は（ｎ＋１）ビットのカウンタであり、優先判定回路７
より送られてくる書込み信号１０２を受けて、出力１０
５の下位ｎビットを、セレクタ５を介して、ＲＡＭ１３
に対するライトアドレス１０７として供給するととも
に、当該出力の全ビットを演算回路１４に供給する。ま
た、カウンタＲ４も、同じく（ｎ＋１）ビットのカウン
タであり、優先判定回路７より送られてくる読出し信号
１０３を受けて、その出力１０６の下位ｎビットを、セ
レクタ５を介して、ＲＡＭ１に対するリードアドレス１
０７として供給するとともに、当該出力の全ビットを演
算回路１４に供給する。演算回路１４においては、カウ
ンタＷ３およびカウンタＲ４からの出力１０５および１
０６の全ビットを入力して所定の演算が行われ、ＲＡＭ
１の状態情報である書込み禁止信号１０９および読出し
禁止信号１１０が出力される。
【０００５】カウンタＷ３においては、データが書込ま
れるごとにインクリメントされ、その出力が２n になっ
た時に、次の書込み信号１０２により、出力１０５の下
位ｎビットは“０”レベルとなる。この動作は、リード
アドレスを発生するカウンタＲ４においても同様であ
る。また、書込み禁止信号１０９は、カウンタＷ３とカ
ンウンタＲ４の下位ｎビットの出力の相対値の差が２n
になった時に出力され、読出し禁止信号１１０は、これ
らの差が“０”レベルになった時に出力される。従っ
て、演算回路１４において、ＲＡＭ１の状態信号である
書込み禁止信号１０９および読出し禁止信号１１０を生
成するためには、ｍ×２n ビットのＲＡＭに対応して、
（ｎ＋１）ビットのカウンタが必要となる。
れるごとにインクリメントされ、その出力が２n になっ
た時に、次の書込み信号１０２により、出力１０５の下
位ｎビットは“０”レベルとなる。この動作は、リード
アドレスを発生するカウンタＲ４においても同様であ
る。また、書込み禁止信号１０９は、カウンタＷ３とカ
ンウンタＲ４の下位ｎビットの出力の相対値の差が２n
になった時に出力され、読出し禁止信号１１０は、これ
らの差が“０”レベルになった時に出力される。従っ
て、演算回路１４において、ＲＡＭ１の状態信号である
書込み禁止信号１０９および読出し禁止信号１１０を生
成するためには、ｍ×２n ビットのＲＡＭに対応して、
（ｎ＋１）ビットのカウンタが必要となる。
【０００６】
【発明が解決しようとする課題】上述した従来のＦＩＦ
Ｏメモリ回路においては、ＲＡＭの状態信号である書込
禁止信号および読出し禁止信号を、演算回路を用いて、
ライトアドレスとリードアドレスの相対値の演算により
発生させているために、前記ＲＡＭの容量の増大に伴な
い、当該演算回路を含めて回路構成が複雑化し、回路素
子数が多大の数量になるという欠点がある。
Ｏメモリ回路においては、ＲＡＭの状態信号である書込
禁止信号および読出し禁止信号を、演算回路を用いて、
ライトアドレスとリードアドレスの相対値の演算により
発生させているために、前記ＲＡＭの容量の増大に伴な
い、当該演算回路を含めて回路構成が複雑化し、回路素
子数が多大の数量になるという欠点がある。
【０００７】
【課題を解決するための手段】本発明のＦＩＦＯメモリ
回路は、転送データの格納用として機能するＲＡＭと、
所定の書込み指令信号および読込み指令信号を受けて、
当該指令信号の優先順位を判定して書込み信号および読
出し信号を出力する優先判定回路と、前記書込み信号お
よび読出し信号と所定のリセット信号とを受けて、前記
ＲＡＭに対するアドレスとともに、所定の書込み禁止信
号および読出し禁止信号を出力する制御回路とを備える
ＦＩＦＯメモリ回路において、前記制御回路が、前記書
込み信号および読出し信号を、それぞれ個別にカウント
して出力する第１および第２のカウンタと、前記第１お
よび第２のカウンタの出力の一方を選択し、前記ＲＡＭ
に対するアドレスとして供給する選択回路と、前記第１
および第２のカウンタの出力をビットごとに比較して、
これらの各ビットが、前記書込み信号に対応して一致す
る場合には所定の書込み禁止信号を出力し、前記読出し
信号または前記ＲＡＭのリセット信号に対応して一致す
る場合には、所定の読出し禁止信号を出力する比較回路
と、を備えて構成される。
回路は、転送データの格納用として機能するＲＡＭと、
所定の書込み指令信号および読込み指令信号を受けて、
当該指令信号の優先順位を判定して書込み信号および読
出し信号を出力する優先判定回路と、前記書込み信号お
よび読出し信号と所定のリセット信号とを受けて、前記
ＲＡＭに対するアドレスとともに、所定の書込み禁止信
号および読出し禁止信号を出力する制御回路とを備える
ＦＩＦＯメモリ回路において、前記制御回路が、前記書
込み信号および読出し信号を、それぞれ個別にカウント
して出力する第１および第２のカウンタと、前記第１お
よび第２のカウンタの出力の一方を選択し、前記ＲＡＭ
に対するアドレスとして供給する選択回路と、前記第１
および第２のカウンタの出力をビットごとに比較して、
これらの各ビットが、前記書込み信号に対応して一致す
る場合には所定の書込み禁止信号を出力し、前記読出し
信号または前記ＲＡＭのリセット信号に対応して一致す
る場合には、所定の読出し禁止信号を出力する比較回路
と、を備えて構成される。
【０００８】なお、前記比較回路は、前記第１および第
２のカウンタの出力をビットごとに比較して、これらの
各ビットが同一であるか否かを判別して一致・不一致信
号を出力するビット比較回路と、前記書込み信号および
読出し信号と前記リセット信号とを受けて、書込み、ま
たは読出しの何れかの動作に対応するモード信号を出力
する動作モード回路と、前記一致・不一致信号および前
記モード信号を入力して、前記書込み信号により一致す
る場合には所定の書込み禁止信号を出力し、前記読出し
信号または前記ＲＡＭのリセット信号により一致する場
合には、所定の読出し禁止信号を出力する禁止選択回路
と、を備えて構成しても良く、また、前記ビット比較回
路は、前記第１および第２のカウンタの出力における、
相対応する各ビットを入力して、それぞれの排他的論理
和をとる複数のＥＸＯＲ回路と、前記複数のＥＸＯＲ回
路の出力の論理和をとるＮＯＲ回路とにより形成され、
前記動作モード回路が、前記読出し信号および前記リセ
ット信号の論理和をとるＯＲ回路と、前記書込み信号を
リセット側に入力し、前記ＯＲ回路の出力をセット側に
入力して、書込みモードまたは読出しモードに対応す
る、Ｑ* 出力およびＱ出力を含むレベル信号を出力する
ＲＳフリップフロップとにより形成されて、前記禁止選
択回路が、前記ＮＯＲ回路の出力と前記Ｑ* 出力との論
理積がとられる第１のＡＮＤ回路と、前記ＮＯＲ回路の
出力と前記Ｑ出力との論理積がとられる第２のＡＮＤ回
路とにより形成されてもよい。
２のカウンタの出力をビットごとに比較して、これらの
各ビットが同一であるか否かを判別して一致・不一致信
号を出力するビット比較回路と、前記書込み信号および
読出し信号と前記リセット信号とを受けて、書込み、ま
たは読出しの何れかの動作に対応するモード信号を出力
する動作モード回路と、前記一致・不一致信号および前
記モード信号を入力して、前記書込み信号により一致す
る場合には所定の書込み禁止信号を出力し、前記読出し
信号または前記ＲＡＭのリセット信号により一致する場
合には、所定の読出し禁止信号を出力する禁止選択回路
と、を備えて構成しても良く、また、前記ビット比較回
路は、前記第１および第２のカウンタの出力における、
相対応する各ビットを入力して、それぞれの排他的論理
和をとる複数のＥＸＯＲ回路と、前記複数のＥＸＯＲ回
路の出力の論理和をとるＮＯＲ回路とにより形成され、
前記動作モード回路が、前記読出し信号および前記リセ
ット信号の論理和をとるＯＲ回路と、前記書込み信号を
リセット側に入力し、前記ＯＲ回路の出力をセット側に
入力して、書込みモードまたは読出しモードに対応す
る、Ｑ* 出力およびＱ出力を含むレベル信号を出力する
ＲＳフリップフロップとにより形成されて、前記禁止選
択回路が、前記ＮＯＲ回路の出力と前記Ｑ* 出力との論
理積がとられる第１のＡＮＤ回路と、前記ＮＯＲ回路の
出力と前記Ｑ出力との論理積がとられる第２のＡＮＤ回
路とにより形成されてもよい。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、入力デー
タ１０１および出力データ１０８に対応するｍ×２n ビ
ットのＲＡＭ１と、カウンタＷ３、カウンタＲ４、セレ
クタ５および比較回路６を含み、書込み信号１０２、読
出し信号１０３およびリセット信号１０４を入力して、
ライトアドレスおよびリードアドレスを含むアドレス１
０７と、書込み禁止信号１０９および読出し禁止信号１
１０を出力する制御回路２と、書込み指令信号１１０お
よび読出し指令信号１１１を入力して、書込み信号１０
２および読出し信号１０３を出力する優先判定回路７と
を備えて構成される。
である。図１に示されるように、本実施例は、入力デー
タ１０１および出力データ１０８に対応するｍ×２n ビ
ットのＲＡＭ１と、カウンタＷ３、カウンタＲ４、セレ
クタ５および比較回路６を含み、書込み信号１０２、読
出し信号１０３およびリセット信号１０４を入力して、
ライトアドレスおよびリードアドレスを含むアドレス１
０７と、書込み禁止信号１０９および読出し禁止信号１
１０を出力する制御回路２と、書込み指令信号１１０お
よび読出し指令信号１１１を入力して、書込み信号１０
２および読出し信号１０３を出力する優先判定回路７と
を備えて構成される。
【００１１】また、図２は、比較回路６の内部構成を示
す回路図であり、図２に示されるように、ＥＸＯＲ回路
８−１、８−２、……、８−ｎと、ＮＯＲ回路９と、Ｏ
Ｒ回路１０と、ＲＳフリップフロップ１１と、ＡＮＤ回
路１２および１３とを備えて構成される。
す回路図であり、図２に示されるように、ＥＸＯＲ回路
８−１、８−２、……、８−ｎと、ＮＯＲ回路９と、Ｏ
Ｒ回路１０と、ＲＳフリップフロップ１１と、ＡＮＤ回
路１２および１３とを備えて構成される。
【００１２】図１において、ｎビットのカウンタＷ３に
おいては、書込み信号１０２を入力してカウントされ、
出力１０５の下位ｎビットを、セレクタ５を介して、Ｒ
ＡＭ１に対するライトアドレス１０７として供給すると
ともに、当該出力の全ビットＷ0 、Ｗ1 、……、Ｗn-1
は比較回路６に入力される。同様に、ｎビットのカウン
タＲ４においては、読出し信号１０３を入力してカウン
トされ、出力１０６の下位ｎビットを、セレクタ５を介
して、ＲＡＭ１に対するリードアドレス１０７として供
給するとともに、当該出力の全ビットＲ0 、Ｒ1 、…
…、Ｒn-1 は比較回路６に入力される。
おいては、書込み信号１０２を入力してカウントされ、
出力１０５の下位ｎビットを、セレクタ５を介して、Ｒ
ＡＭ１に対するライトアドレス１０７として供給すると
ともに、当該出力の全ビットＷ0 、Ｗ1 、……、Ｗn-1
は比較回路６に入力される。同様に、ｎビットのカウン
タＲ４においては、読出し信号１０３を入力してカウン
トされ、出力１０６の下位ｎビットを、セレクタ５を介
して、ＲＡＭ１に対するリードアドレス１０７として供
給するとともに、当該出力の全ビットＲ0 、Ｒ1 、…
…、Ｒn-1 は比較回路６に入力される。
【００１３】比較回路６においては、カウンタＷ３から
出力される全ビットＷ0 、Ｗ1 、……、Ｗn-1 、および
カウンタＲ４から出力される全ビットＲ0 、Ｒ1 、…
…、Ｒn-1 は、図２に示されるように、それぞれ相対応
するＥＸＯＲ回路８−１、８−２、……、８−ｎに入力
されて、各ビットごとに個別に比較され、それぞれの比
較出力はＮＯＲ回路９に入力される。ＥＸＯＲ回路８−
１、８−２、……、８−ｎにおいて、カウンタＷ３およ
びカウンタＲ４の両カウンタの値が一致する場合には、
ＥＸＯＲ回路８−１、８−２、……、８−ｎの各出力は
全て“０”となるために、ＮＯＲ回路９の出力は“１”
となる。また、読出し信号１０３およびリセット信号１
０４は、ＯＲ回路１０を介してＲＳフリップフロップ１
１のセット側に入力され、書込み信号１０２はＲＳフリ
ップフロップ１１のリセット側に入力される。ＲＳフリ
ップフロップ１１の二つの出力Ｑ* およびＱはＡＮＤ回
路１２および１３に入力され、それぞれＮＯＲ回路９の
出力との論理積がとられて、それぞれ書込み禁止信号１
０９および読出し禁止信号１１０として出力される。
出力される全ビットＷ0 、Ｗ1 、……、Ｗn-1 、および
カウンタＲ４から出力される全ビットＲ0 、Ｒ1 、…
…、Ｒn-1 は、図２に示されるように、それぞれ相対応
するＥＸＯＲ回路８−１、８−２、……、８−ｎに入力
されて、各ビットごとに個別に比較され、それぞれの比
較出力はＮＯＲ回路９に入力される。ＥＸＯＲ回路８−
１、８−２、……、８−ｎにおいて、カウンタＷ３およ
びカウンタＲ４の両カウンタの値が一致する場合には、
ＥＸＯＲ回路８−１、８−２、……、８−ｎの各出力は
全て“０”となるために、ＮＯＲ回路９の出力は“１”
となる。また、読出し信号１０３およびリセット信号１
０４は、ＯＲ回路１０を介してＲＳフリップフロップ１
１のセット側に入力され、書込み信号１０２はＲＳフリ
ップフロップ１１のリセット側に入力される。ＲＳフリ
ップフロップ１１の二つの出力Ｑ* およびＱはＡＮＤ回
路１２および１３に入力され、それぞれＮＯＲ回路９の
出力との論理積がとられて、それぞれ書込み禁止信号１
０９および読出し禁止信号１１０として出力される。
【００１４】次に、図３（ａ）、（ｂ）、（ｃ）および
（ｄ）に示されるメモリ構成図を参照して、ｎ＝３の場
合における動作について説明する。初期状態、即ち外部
からリセット信号が入力された場合には、図３（ａ）に
示されるように、カウンタＷ３およびカウンタＲ４はそ
れぞれ“０”となるため、両カウンタが一致したことを
示すＮＯＲ回路９の出力は“１”となる。同時にＲＳフ
リップフロップ１１のセット入力にもリセット信号１０
４が与えられるためＱ出力は“１”となり、ＡＮＤ回路
１３よりは、読出し禁止信号１１０が出力される。次
に、１ビット・データが書込まれる場合には、図３
（ｂ）に示されるように、カウンタＷ３はインクリメン
トされて、両カウンタの出力は不一致となるため、ＮＯ
Ｒ回路９の出力は“０”となって、読出し禁止信号１１
０の出力は停止される。続いて１ビット・データが読出
される場合には、図３（ｃ）に示されるように、カウン
タＷ３とカウンタＲ４とは再度一致する状態となる。こ
の時には、読出し信号１０３はＯＲ回路１０を介してＲ
Ｓフリップフロップ１１に入力されて、Ｑ出力が“１”
となるため読出し禁止信号１１０が出力される。
（ｄ）に示されるメモリ構成図を参照して、ｎ＝３の場
合における動作について説明する。初期状態、即ち外部
からリセット信号が入力された場合には、図３（ａ）に
示されるように、カウンタＷ３およびカウンタＲ４はそ
れぞれ“０”となるため、両カウンタが一致したことを
示すＮＯＲ回路９の出力は“１”となる。同時にＲＳフ
リップフロップ１１のセット入力にもリセット信号１０
４が与えられるためＱ出力は“１”となり、ＡＮＤ回路
１３よりは、読出し禁止信号１１０が出力される。次
に、１ビット・データが書込まれる場合には、図３
（ｂ）に示されるように、カウンタＷ３はインクリメン
トされて、両カウンタの出力は不一致となるため、ＮＯ
Ｒ回路９の出力は“０”となって、読出し禁止信号１１
０の出力は停止される。続いて１ビット・データが読出
される場合には、図３（ｃ）に示されるように、カウン
タＷ３とカウンタＲ４とは再度一致する状態となる。こ
の時には、読出し信号１０３はＯＲ回路１０を介してＲ
Ｓフリップフロップ１１に入力されて、Ｑ出力が“１”
となるため読出し禁止信号１１０が出力される。
【００１５】上記の状態において、８ビット・データが
書込まれる場合には、図３（ｄ）に示されるように両カ
ウンタの出力が一致し、書込み信号１０２がＲＳフリッ
プフロップ１１のリセット側に入力されているため、Ｑ
* 出力は“１”になり、書込み禁止信号１０９が生成さ
れて出力される。
書込まれる場合には、図３（ｄ）に示されるように両カ
ウンタの出力が一致し、書込み信号１０２がＲＳフリッ
プフロップ１１のリセット側に入力されているため、Ｑ
* 出力は“１”になり、書込み禁止信号１０９が生成さ
れて出力される。
【００１６】書込み信号１０２および読出し信号１０３
は、図４に示される従来例の場合と同様に、優先判定回
路７を介して入力されるため、同時にＲＳフリップフロ
ップ１１に入力されることはない。このような構成をと
ることにより、ＲＡＭ１の容量が大きくなる場合におい
ても、カウンタＷ３およびカウンタＲ４の出力を比較す
るＥＸＯＲ回路８−１、８−２、……、８−ｎとＮＯＲ
回路９の入力数を増大させるだけで、同様の動作が得ら
れる。
は、図４に示される従来例の場合と同様に、優先判定回
路７を介して入力されるため、同時にＲＳフリップフロ
ップ１１に入力されることはない。このような構成をと
ることにより、ＲＡＭ１の容量が大きくなる場合におい
ても、カウンタＷ３およびカウンタＲ４の出力を比較す
るＥＸＯＲ回路８−１、８−２、……、８−ｎとＮＯＲ
回路９の入力数を増大させるだけで、同様の動作が得ら
れる。
【００１７】
【発明の効果】以上説明したように、本発明は、ＦＩＦ
Ｏメモリ回路における状態情報を、ライトアドレスとリ
ードアドレスを比較して発生させることにより、所要回
路素子数を大幅に削減することが可能になるとともに、
回路構成を簡略化することができるという効果がある。
Ｏメモリ回路における状態情報を、ライトアドレスとリ
ードアドレスを比較して発生させることにより、所要回
路素子数を大幅に削減することが可能になるとともに、
回路構成を簡略化することができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例における比較回路を示す回路図であ
る。
る。
【図３】本実施例におけるメモリ構成を示す図である。
【図４】従来例を示すブロック図である。
【図５】従来例における制御回路を示すブロック図であ
る。
る。
１ ＲＡＭ
２ 制御回路
３ カウンタＷ
４ カウンタＲ
５ セレクタ
６ 比較回路
７ 優先判定回路
８−１〜８−ｎ ＥＸＯＲ回路
９ ＮＯＲ回路
１０ ＯＲ回路
１１ ＲＳフリップフロップ
１２、１３ ＡＮＤ回路
１４ 演算回路
Claims (3)
- 【請求項１】 転送データの格納用として機能するＲＡ
Ｍと、所定の書込み指令信号および読込み指令信号を受
けて、当該指令信号の優先順位を判定して書込み信号お
よび読出し信号を出力する優先判定回路と、前記書込み
信号および読出し信号と所定のリセット信号とを受け
て、前記ＲＡＭに対するアドレスとともに、所定の書込
み禁止信号および読出し禁止信号を出力する制御回路と
を備えるＦＩＦＯメモリ回路において、 前記制御回路が、 前記書込み信号および読出し信号を、それぞれ個別にカ
ウントして出力する第１および第２のカウンタと、 前記第１および第２のカウンタの出力の一方を選択し、
前記ＲＡＭに対するアドレスとして供給する選択回路
と、 前記第１および第２のカウンタの出力をビットごとに比
較して、これらの各ビットが、前記書込み信号に対応し
て一致する場合には所定の書込み禁止信号を出力し、前
記読出し信号または前記ＲＡＭのリセット信号に対応し
て一致する場合には、所定の読出し禁止信号を出力する
比較回路と、 を備えることを特徴とするＦＩＦＯメモリ回路。 - 【請求項２】 前記比較回路が、 前記第１および第２のカウンタの出力をビットごとに比
較して、これらの各ビットが同一であるか否かを判別し
て一致・不一致信号を出力するビット比較回路と、 前記書込み信号および読出し信号と前記リセット信号と
を受けて、書込み、または読出しの何れかの動作に対応
するモード信号を出力する動作モード回路と、 前記一致・不一致信号および前記モード信号を入力し
て、前記書込み信号により一致する場合には所定の書込
み禁止信号を出力し、前記読出し信号または前記ＲＡＭ
のリセット信号により一致する場合には、所定の読出し
禁止信号を出力する禁止選択回路と、 を備えて構成される請求項１記載のＦＩＦＯメモリ回路 - 【請求項３】 前記ビット比較回路が、前記第１および
第２のカウンタの出力における、相対応する各ビットを
入力して、それぞれの排他的論理和をとる複数のＥＸＯ
Ｒ回路と、前記複数のＥＸＯＲ回路の出力の論理和をと
るＮＯＲ回路とにより形成され、前記動作モード回路
が、前記読出し信号および前記リセット信号の論理和を
とるＯＲ回路と、前記書込み信号をリセット側に入力
し、前記ＯＲ回路の出力をセット側に入力して、書込み
モードまたは読出しモードに対応する、Ｑ* 出力および
Ｑ出力を含むレベル信号を出力するＲＳフリップフロッ
プとにより形成されて、前記禁止選択回路が、前記ＮＯ
Ｒ回路の出力と前記Ｑ* 出力との論理積がとられる第１
のＡＮＤ回路と、前記ＮＯＲ回路の出力と前記Ｑ出力と
の論理積がとられる第２のＡＮＤ回路とにより形成され
る請求項２記載のＦＩＦＯメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182856A JPH0528746A (ja) | 1991-07-24 | 1991-07-24 | Ｆｉｆｏメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182856A JPH0528746A (ja) | 1991-07-24 | 1991-07-24 | Ｆｉｆｏメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528746A true JPH0528746A (ja) | 1993-02-05 |
Family
ID=16125653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3182856A Pending JPH0528746A (ja) | 1991-07-24 | 1991-07-24 | Ｆｉｆｏメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528746A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005168562A (ja) * | 2003-12-08 | 2005-06-30 | Samii Kk | 弾球遊技機におけるハード乱数監視装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5611685A (en) * | 1979-07-11 | 1981-02-05 | Fujitsu Ltd | Refresh system |
| JPS6114597A (ja) * | 1984-06-29 | 1986-01-22 | 日本碍子株式会社 | 放射性廃棄物の溶融固化方法および装置 |
| JPH01233514A (ja) * | 1988-03-15 | 1989-09-19 | Nec Corp | 書込み／読出し非同期形ｆｉｆｏ式バッファ |
| JPH0273590A (ja) * | 1988-09-09 | 1990-03-13 | Oki Electric Ind Co Ltd | ファーストイン・ファーストアウトメモリ |
-
1991
- 1991-07-24 JP JP3182856A patent/JPH0528746A/ja active Pending
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| JP4569947B2 (ja) * | 2003-12-08 | 2010-10-27 | サミー株式会社 | 遊技機におけるハード乱数監視装置 |
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