JP2005168562A - 弾球遊技機におけるハード乱数監視装置 - Google Patents

Abstract

【課題】 ハード乱数を生成する回路部の不具合を早期に発見する。
【解決手段】 本発明は、所定のタイミングでハード乱数を発生させる乱数発生部２５を備えた遊技機１におけるハード乱数監視装置３０であって、乱数発生部２５から取得したハード乱数を記憶する乱数記憶手段３１と、当該回に取得したハード乱数と当該回より以前に取得したハード乱数を乱数記憶手段３１から読み出し、比較する乱数比較手段３２と、乱数比較手段３２による比較結果を記憶する比較結果記憶手段３３とを備え、比較結果記憶手段３３に記憶された前記比較結果の内容が表示手段２２に表示可能なように構成されていることを特徴とする。
【選択図】 図５

Description

本発明は、所定のタイミングでハード乱数を発生させる乱数発生部を備えた遊技機において、乱数発生部の不具合を識別し得るハード乱数監視装置に関する。

従来、スロットマシンやパチンコ遊技機等の遊技機においては、所定のタイミングでソフトウェアによりインクリメントカウンタから取得されたカウントの値（以下、ソフト乱数と称す）或いはハードウェアによりインクリメントカウンタから取得されたカウントの値（以下、ハード乱数と称す）と、予めＲＯＭ（read only memory）に記憶された当選値とを比較して図柄の当選や内部入賞態様の判定を行っている。

そして、近年においては、ソフト乱数では外部制御のクロックと同期してインクリメントカウンタが作動するために不正が行われやすいことや、ＣＰＵの動作クロックによりカウンタの加算スピードが限定されることなどの理由から、ハード乱数が広く採用されつつある（例えば、特許文献１参照）。

特開平７−１２４２９６号公報

しかしながら、上記した従来のハード乱数による方法では、ソフトウェアと完全に非同期で乱数生成が行われるため、ハード乱数を生成する回路部に何らかの異常が生じても、それを判別することが困難であるという問題があった。特に、乱数は複数のビット（通常は１６ビット）により形成されているため、ある特定のビット、例えば、上位構成ビット部分や下位構成ビット部分に不具合が生じた場合には、当選の発生頻度が当初の設計値より高くなり、遊技店に不利益を与えたり、或いはその反対に、当選の発生頻度が低くなり、遊技者に不利益を与えたりするおそれがあった。

本発明は、上記した課題を解決すべくなされたものであり、ハード乱数を生成する回路部の不具合を早期に発見し、その回路部を一早く点検・交換することが可能な遊技機におけるハード乱数監視装置を提供するものである。

本発明は、所定のタイミングでハード乱数を発生させる乱数発生部２５を備えた遊技機１におけるハード乱数監視装置３０であって、乱数発生部２５から取得したハード乱数を記憶する乱数記憶手段３１と、当該回に取得したハード乱数と当該回より以前に取得したハード乱数を乱数記憶手段３１から読み出し、比較する乱数比較手段３２と、乱数比較手段３２による比較結果を記憶する比較結果記憶手段３３と、比較結果記憶手段３３に記憶された前記比較結果の内容を表示する表示手段２２とを備えていることを特徴とする。

好ましくは、乱数比較手段３２は、上位ビット比較手段３４と下位ビット比較手段３５とを備え、当該回に取得したハード乱数の上位ビットと下位ビットを、当該回より以前に取得したハード乱数の上位ビットと下位ビットと、それぞれ別々に比較するように構成されていてもよい。

さらに、本発明は、乱数比較手段３２は今回取得したハード乱数と前回取得したハード乱数とが一致するか否かを判定するように構成され、その一致した回数が所定回数に達した場合にはその旨を報知可能な報知手段４５をさらに備えていてもよい。

本発明によれば、乱数比較手段による比較結果が表示手段に表示されるようになっているため、遊技店において、例えば、閉店後に表示手段の表示を確認することにより、ハード乱数を発生させる乱数発生部の異常を早期には発見することができ、不具合が発生した基板を早期に修理又は交換することができる。したがって、遊技店や遊技者に多大な不利益を与えるおそれを解消させることができる。

また、上位ビットと下位ビットをそれぞれ別々に比較できるようにした場合には、より部分的な乱数発生部の不具合を早期に予測することができる。

さらに、乱数発生部の不具合を報知する手段を設けた場合には、乱数発生部の不具合の発生とほぼ同時にその不具合を発見することができ、より迅速に対応措置をとることができるようになる。

以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、以下の説明では、本発明をパチンコ遊技機に適用した場合について説明する。先ず、図１及び図２を参照しつつ、パチンコ遊技機の概略構成について説明する。ここで、図１は、パチンコ遊技機の遊技盤の正面図、図２はパチンコ遊技機の裏セット盤を示す背面図である。

このパチンコ遊技機１の前枠２には遊技盤３が収容されており、遊技盤３の前面には、環状に取付けられた外レール４及び内レール５の内側に遊技領域６が形成されている。遊技領域６には、ほぼ中央に３枚の図柄を変動表示させる図柄表示装置７が配設され、図柄表示装置７には、正面から見て左側上方に４個の保留ランプ４４が設けられている。また、遊技領域６には、図柄表示装置７の周囲に、第１始動入賞口８、第２始動入賞口９、大入賞口１０、一般入賞口１１の各入賞口が配設され、各入賞口にはそれぞれ、第１始動入賞センサ１２、第２始動入賞センサ１３、大入賞センサ４６（図５参照）、一般入賞センサ４７（図５参照）が設けられている。

前枠２の正面側には、前枠２に対して開閉且つ着脱可能にガラス扉１４が設けられ、ガラス扉１４により遊技盤３の前面側に形成された遊技領域６が閉鎖された状態で保持されるようになっている。前枠２のガラス扉１４の下方には上球皿１５が前方に突出して設けられ、さらに、上球皿１５の下方には下球皿１６が前方に突出して設けられている。そして、下球皿１６には正面右側に発射ハンドル１７が前方に突出して設けられ、発射ハンドル１７を時計回り方向に回動させると、上球皿１５から発射された遊技球が遊技領域６に送出されるようになっている。

前枠２の背面側には裏セット盤１８が設けられ、その裏セット盤１８は、背面側から見て右側の上下に設置されたヒンジ１９ａ，１９ｂにより開閉可能に設けられ、さらに、閉鎖レバー２０ａ，２０ｂ，２０ｃにより遊技盤３の裏面を覆うように閉鎖状態に保持されるようになっている。また、裏セット盤１８には、背面側から見て左側下部に遊技制御装置２１が取り付けられており、遊技制御装置２１には表示手段２２とその表示操作スイッチ２３とが設けられている。

次に、図３〜図５を参照しつつ、本実施の形態における遊技盤制御装置２１について説明する。ここで、図３は本実施の形態におけるハード乱数の発生に関わる部分を示すブロック図、図４はそのハード乱数の発生に関わる主要部分の回路図、図５は本実施の形態に係るハード乱数監視装置の構成を示すブロック図である。

遊技制御装置２１は、パチンコ遊技機１の制御を制御プログラムに従って実行するメインコントロール部２４と、各入賞センサ１２，１３，４６，４７の検出信号に基づきメインロール部２４の制御とは無関係にハード乱数を発生させる乱数発生部２５と、打球が入賞したかどうかを判定する入賞判定手段２６と、取得したハード乱数が当たりかどうかを判定する当たり判定手段２７と、大入賞口ソレノイド４８を作動させ、特別遊技を実行させる特別遊技実行手段２８と、図柄表示装置７の図柄を変動表示させる図柄表示制御手段２９と、ハード乱数を監視する乱数監視手段３０とから構成されている。

乱数監視手段３０には、図５に示すように、乱数発生部２５から取得したハード乱数を記憶する乱数記憶手段３１と、今回取得したハード乱数と前回取得したハード乱数を乱数記憶手段３１から読み出し、比較する乱数比較手段３２と、乱数比較手段３２による比較結果を記憶する比較結果記憶手段３３と、比較結果記憶手段３３に記憶された前記比較結果の内容を表示する前記表示手段２２とが設けられており、好ましくは、乱数比較手段３２は、今回取得したハード乱数の上位ビットと下位ビットを、前回取得したハード乱数の上位ビットと下位ビットと、それぞれ別々に比較する上位ビット比較手段３４と下位ビット比較手段３５とから構成されている。

また、メインコントロール部２４には、基準クロックを発生する基準クロック発生回路３６と、基準クロック発生回路３６で発生したパルスを分周する分周部３７と、ＣＰＵ３８とＲＯＭ３９及びＲＡＭ４０とから成る制御部４１と、入力回路部４２及び出力回路部４３と、出力回路部４３に接続される報知ＬＥＤ４５とが設けられている。

基準クロック発生回路３６は、制御の中枢を担うＣＰＵ３８の動作基準をなす基準クロックを発生する回路であって、水晶発振器や水晶振動子等を用いて所定間隔のパルスを発生させる。本実施の形態においては、基準クロック発生回路３６は、４．０９６ＭＨｚのパルスを発生し、このパルスそのものが基準クロックとして使用される。なお、このパルスを適宜分周したものを基準クロックとすることもできる。また、ＲＯＭ３９にはＣＰＵ３８が実行すべき制御プログラム及び制御の過程で必要なデータが格納され、ＲＡＭ４０には制御の過程で生成及び変化するパラメータの数値が一時的に記憶される。

入力回路部４２は、遊技制御装置２１の外部からの入力情報及び遊技制御装置２１内に設けられた乱数発生部２５により発生した乱数を入力するためのものであり、バッファ用のＩＣ等により構成されている。具体的には、入力回路部４２には、第１始動入賞センサ１２からの入力信号が入力される第１センサ入力部、第２始動入賞センサ１３からの入力信号が入力される第２センサ入力部、乱数発生部２５によって発生された乱数の上位８ビット分が入力される上位乱数読込部及び下位８ビット分が入力される下位乱数読込部が設けられている。

前記第１センサ入力部及び第２センサ入力部には、それぞれ、入賞信号のチャタリングを除去するコンデンサ及び論理反転する反転回路が設けられている。具体的には、図４に示すように、第１始動入賞センサ１２としてのＳＷ１が、ＣＮ１に電気的に接続されている。このＣＮ１を介して入力された信号は、Ｒ１、Ｒ２及びＣ１により適当な電圧値に分圧されるとともに、チャタリングが除去され、その後、ＩＣ１４の１Ａ端子に入力される。そして、ＩＣ１４の１Ｙ端子からＩＣ１５のＡ１端子に入力され、最終的にＹ１端子から第１センサ入力部へ入力される。同様に、第２始動入賞センサ１３（ＳＷ２）からの信号は、ＣＮ２からＲ３、Ｒ４及びＣ２を経て、さらにＩＣ１４の２Ａ端子及び２Ｙ端子並びにＩＣ１５のＡ２端子及びＹ２端子を経て第２センサ入力部へ入力される。そのため、これらの入力部を通過する信号は、入賞時にはハイ信号として、また、非入賞時にはロー信号としてそれぞれ入力されることになる。なお、入力バッファＩＣ１５は、ＣＰＵ３８、ＲＯＭ３９及びＲＡＭ４０を有する制御部４１からの反転Ｒ５信号の入力により、Ａｎ端子に入力されたデータをＹｎ端子から出力するようになっている。

出力回路部４３は遊技制御装置２１の外部の電気部品への制御信号等の信号及び遊技制御装置２１内に設けられた乱数発生部２５により発生した乱数を読み込む信号を出力するためのものであり、バッファ等のＩＣ等により構成されている。具体的には、出力回路部４３には、図柄表示装置７や図示しない賞球制御装置等、遊技制御装置２１からの制御信号に基づいて各部の制御を実行する図示しないサブ制御装置に信号を出力するサブ制御信号出力部、大入賞口開閉用の大入賞口ソレノイド４８を駆動する駆動信号を出力するソレノイド駆動信号出力部、遊技制御装置２１が第１始動入賞口８に入賞したと判定した場合にこの入賞に対応する乱数値のラッチの契機となる第１ラッチトリガ信号を出力する第１ラッチトリガ信号出力部、遊技制御装置２１が第２始動入賞口９に入賞したと判定した場合にこの入賞に対応する乱数値のラッチの契機となる第２ラッチトリガ信号を出力する第２ラッチトリガ信号出力部、遊技制御装置２１が第１始動入賞口８に入賞したと判定した場合にこの入賞に対応する乱数値の読込の契機となる第１読込信号を出力する第１読込信号出力部、及び遊技制御装置２１が第２始動入賞口９に入賞したと判定した場合に、この入賞に対応する乱数値の読込の契機となる第２読込信号を出力する第２読込信号出力部が設けられている。

乱数発生部２５は、乱数として供されるカウント値を生成するものであり、具体的には、図３に示すように、乱数クロック発生回路４９、乱数クロック反転回路５０、第１ラッチ信号出力回路５１、第２ラッチ信号出力回路５２、クロックカウント回路５３、第１カウント値記憶回路５４及び第２カウント値記憶回路５５により構成されている。なお、本発明において、乱数とは、数学的な意味でランダムに生成される値のみならず、生成は規則的であっても、その取得のタイミングがランダムであるために実質的に乱数として機能しうる値をも含むものとする。

乱数クロック発生回路４９は乱数用のクロックを発生させるためのもので、発生した乱数クロックを出力する乱数クロック出力部を備えている。具体的には、前記の基準クロックとは非同期の１４．９１０５ＭＨｚのクロック（以下、「原発振」とする）を発生する水晶発振器（ＯＳＣＩ）、及びこの水晶発振器の出力端子に接続され、原発振を１／２分周して乱数クロックとしてクロックカウント回路５３（ＩＣ１〜ＩＣ４）へ出力するフリップフロップ回路として機能するＩＣ１８により構成されている。すなわち、図４のＩＣ１８のうち、原発振を１／２分周した乱数クロックとして、乱数クロック出力部のＩＱ端子から出力する機能部分が、乱数クロック発生回路４９の一部を構成するようになっている。

乱数クロック反転回路５０はＩＣ１８により構成されており、乱数クロック発生回路４９から乱数クロック出力部（１Ｑ）を経て出力される乱数クロックを反転させ、これを反転クロックとして、反転クロック出力部（反転１Ｑ）より第１ラッチ信号出力回路５１（ＩＣ１６）及び第２ラッチ信号出力回路５２（ＩＣ１７）へ出力するものである。すなわち、図４のＩＣ１８のうち、１Ｑ端子から出力される信号を反転した信号を反転信号として、反転クロック出力部の反転１Ｑ端子から出力する機能部分が、乱数クロック反転回路５０を構成するようになっている。

クロックカウント回路５３は、乱数クロックを入力する乱数クロック入力部と、計数したカウント値を出力するカウント出力部とを備えている。具体的には、図４に示すように、４ビットのインクリメントカウンタを４個（ＩＣ１〜ＩＣ４）カスケード接続した回路で構成され、乱数クロック発生回路４９により発生した乱数クロックの立ち上がりエッジで加算し、その加算結果を出力するための回路である。

クロックカウント回路５３には、乱数クロック入力部（それぞれのＣＫ端子）を経て乱数クロック発生回路４９からの乱数クロックが入力される。乱数クロックの入力により、まず、ＩＣ１において、「００００」から「１１１１」までカウントが加算され、「１１１１」から再び「００００」になる際に、桁上がり信号がＩＣ１のＣＯ端子から、ＩＣ２のＥＮＴ端子へ出力される。ＩＣ２においては、この桁上がり信号と前記乱数クロックが同時に入力されて始めてカウントが加算される。

同様に、ＩＣ３のカウント加算にはＩＣ２からの桁上がり信号の入力が必要であり、また、ＩＣ４のカウント加算にはＩＣ３からの桁上がり信号の入力が必要となる。このようにして、クロックカウント回路５３により、１６ビットの二進数が生成されるようになっている。すなわち、１６桁の二進数のうち、ＩＣ１が最下位の４桁、ＩＣ２がその上の４桁、ＩＣ３がさらにその上の４桁及びＩＣ４が最上位の４桁をそれぞれ担当するようになっている。

クロックカウント回路５３により加算されているカウントは、カウント出力部（それぞれのＱＡ、ＱＢ、ＱＣ及びＱＤ端子）を経て第１カウント値記憶回路５４及び第２カウント値記憶回路５５へ出力される。なお、本実施の形態においては、１６ビットの乱数を４ビットカウンタ４個で生成しているが、これに限らず８ビット用のカウンタを２個用いるなど、適宜変更が可能である。さらに、本実施の形態においては１６ビットの乱数を生成することとしているが、他の実施の形態においては、このビット数は１６に限らず適宜変更してもよい。

ラッチ信号出力回路は、第１始動入賞口８への入賞に伴う乱数の取得に係る第１ラッチ信号出力回路５１（ＩＣ１６）と、第２始動入賞口９への入賞に伴う乱数の取得に係る第２ラッチ信号出力回路５２（ＩＣ１７）とから構成されており、これらはいずれも、フリップフロップ回路により構成されている。そして、第１ラッチ信号出力回路５１には、乱数クロック反転回路５０からの反転クロックが第１反転クロック入力部（１ＣＫ）を経て入力されるようになっている。また、前記第１ラッチトリガ信号出力部からの第１ラッチトリガ信号が、ＩＤ端子からＩＣ１３に入力され、さらに、１Ｑ端子から出力された後、第１ラッチトリガ信号入力部（１Ｄ）を経て入力されるようになっている。

そして、第１ラッチ信号出力回路５１は、この第１ラッチトリガ信号として始動口入賞の信号（ハイ信号）が入力されたときは、この信号の立ち上がりエッジを、第１反転クロック入力部から入力される反転クロックの立ち上がりエッジと同期するように遅延させて、第１ラッチ信号として第１ラッチ信号出力部５１（１Ｑ）を経て第１カウント値記憶回路５４へ出力するようになっている。

第２ラッチ信号出力回路５２には、乱数クロック反転回路５０からの反転クロックが第２反転クロック入力部（２ＣＫ）を経て入力されるようになっている。また、前記第２ラッチトリガ信号出力部からの第２ラッチトリガ信号が、２Ｄ端子からＩＣ１３に入力され、さらに、２Ｑ端子から出力された後、第２ラッチトリガ信号入力部（２Ｄ）を経て入力されるようになっている。

そして、第２ラッチ信号出力回路５２は、この第２ラッチトリガ信号として始動口入賞の信号（ハイ信号）が入力されたときは、この信号の立ち上がりエッジを、第２反転クロック入力部から入力される反転クロックの立ち上がりエッジと同期するように遅延させ、第２ラッチ信号として第２ラッチ信号出力部（１Ｑ）を経て第２カウント値記憶回路５５へ出力するようになっている。

カウント値記憶回路は、第１始動入賞口８への入賞に由来する乱数を一時的に記憶する第１カウント値記憶回路５４と、第２始動入賞口９への入賞に由来する乱数を一時的に記憶する第２カウント値記憶回路５５とから構成されている。第１カウント値記憶回路５４は、クロックカウント回路５３によりカウントされた乱数値を第１ラッチ信号出力回路５１からの第１ラッチ信号に基づいて記憶し、メインコントロール部２４からの第１読込信号に基づいてその記憶した乱数を出力するものである。また、第２カウント値記憶回路５５は、クロックカウント回路５３によりカウントされた乱数値を第２ラッチ信号出力回路５２からの第２ラッチ信号に基づいて記憶し、メインコントロール部２４からの第２読込信号に基づいてその記憶した乱数を出力するものである。

第１カウント値記憶回路５４は、図４に示すように、８ビットの２個のＩＣから成るレジスタ部（ＩＣ５及びＩＣ６）と、８ビットの２個のＩＣから成るバッファ部（ＩＣ９及びＩＣ１０）とから構成されている。同様に、第２カウント値記憶回路５５も、８ビットの２個のＩＣから成るレジスタ部（ＩＣ７及びＩＣ８）と、８ビットの２個のＩＣから成るバッファ部（ＩＣ１１及びＩＣ１２）とから構成されている。第１カウント値記憶回路５４のレジスタ部のうち、ＩＣ５には、ＩＣ１からの４桁のカウントがＤ１からＤ４までを通じて、及び、ＩＣ２からの４桁のカウントがＤ５からＤ８までを通じて入力されるようになっている。すなわち、ＩＣ５のＤ１からＤ８までは第１カウント入力部として機能し、ＩＣ５には、これらを通じて第１始動入賞口６に由来する１６ビットの二進数の乱数のうち下８桁が入力されるようになっている。また、第１カウント値記憶回路５４のレジスタ部のうち、ＩＣ６には、ＩＣ３からの４桁のカウントがＤ１からＤ４までを通じて、及び、ＩＣ４からの４桁のカウントがＤ５からＤ８までを通じて入力されるようになっている。すなわち、ＩＣ６のＤ１からＤ８までは第１カウント入力部として機能し、ＩＣ６には、これらを通じて第１始動入賞口６に由来する１６ビットの二進数の乱数のうちの上８桁が入力されるようになっている。

第２カウント値記憶回路５５のレジスタ部のうち、ＩＣ７には、ＩＣ１からの４桁のカウントがＤ１からＤ４までを通じて、及び、ＩＣ２からの４桁のカウントがＤ５からＤ８までを通じて入力されるようになっている。すなわち、ＩＣ７のＤ１からＤ８までは第２カウント入力部として機能し、ＩＣ７には、これらを通じて第２始動入賞口９に由来する１６ビットの二進数の乱数のうち下８桁が入力されるようになっている。また、第２カウント値記憶回路５５のレジスタ部のうち、ＩＣ８には、ＩＣ３からの４桁のカウントがＤ１からＤ４までを通じて、及び、ＩＣ４からの４桁のカウントがＤ５からＤ８までを通じて入力されるようになっている。すなわち、ＩＣ８のＤ１からＤ８までは第２カウント入力部として機能し、ＩＣ８には、これらを通じて第２始動入賞口９に由来する１６ビットの二進数の乱数のうちの上８桁が入力されるようになっている。

第１カウント値記憶回路５４のレジスタ部（ＩＣ５及びＩＣ６）におけるＣＬＯＣＫ端子からは、第１ラッチ信号出力回路５１からの第１ラッチ信号が入力されるようになっている。すなわち、これらのＣＬＯＣＫ端子は、第１ラッチ信号入力部として機能している。この第１ラッチ信号入力部から入力される第１ラッチ信号がハイ信号となった立ち上がりエッジの時点でクロックカウント回路５３から入力されているカウントが、乱数としてレジスタ部に記憶されるようになっている。

また、第２カウント値記憶回路５５のレジスタ部（ＩＣ７及びＩＣ８）におけるＣＬＯＣＫ端子からは、第２ラッチ信号出力回路５２からの第２ラッチ信号が入力されるようになっている。すなわち、これらのＣＬＯＣＫ端子は、第２ラッチ信号入力部として機能している。この第２ラッチ信号入力部から入力される第２ラッチ信号がハイ信号となった立ち上がりエッジの時点でクロックカウント回路５３から入力されているカウントが、乱数としてレジスタ部に記憶されることとなる。

第１カウント値記憶回路５４のバッファ部（ＩＣ９及びＩＣ１０）におけるＧ１端子からは、前記第１読込信号出力部からの第１読込信号（反転ＲＤ１及び反転ＲＤ２）が入力されるようになっている。すなわち、これらのＧ１端子は、第１読込信号入力部として機能している。この第１読込信号入力部から入力される第１読込信号がロー信号となる立ち下がりエッジの時点でレジスタ部に記憶されている乱数が、Ｙ１端子からＹ８端子までを経てＣＰＵデータバスへ出力されるようになっている。すなわち、これらの端子は、第１乱数出力部として機能している。

なお、この第１乱数出力部から出力される乱数のうち、ＩＣ９のバッファ部を経由するものは、入力回路部３４の下位乱数読込部を経てＣＰＵ３８に入力され、１６桁の乱数のうちの下位８桁分として取り扱われるようになる。また、この第１乱数出力部から出力される乱数のうち、ＩＣ１０のバッファ部を経由するものは、入力回路部４２の上位乱数読込部を経てＣＰＵ３８に入力され、１６桁の乱数のうちの上位８桁分として取り扱われるようになる。

第２カウント値記憶回路５５のバッファ部（ＩＣ１１及びＩＣ１２）におけるＧ１端子からは、前記第２読込信号出力部からの第２読込信号（反転ＲＤ３及び反転ＲＤ４）が入力されるようになっている。すなわち、これらのＧ１端子は、第２読込信号入力部として機能している。この第２読込信号入力部から入力される第２読込信号がロー信号となる立ち下がりエッジの時点でレジスタ部に記憶されている乱数が、Ｙ１端子からＹ８端子までを経てＣＰＵデータバスへ出力されるようになっている。すなわち、これらの端子は、第２乱数出力部として機能する。

なお、この第２乱数出力部から出力される乱数のうち、ＩＣ１１のバッファ部を経由するものは、入力回路部４２の下位乱数読込部を経てＣＰＵ３８に入力され、１６桁の乱数のうちの下位８桁分として取り扱われるようになる。また、この第２乱数出力部から出力される乱数のうち、ＩＣ１２のバッファ部を経由するものは、入力回路部４２の上位乱数読込部を経てＣＰＵ３８に入力され、１６桁の乱数のうちの上位８桁分として取り扱われるようになる。

次に、図６〜図１０を参照しつつ、実際の遊技における乱数の取得及び監視処理等の手順について説明する。ここで、図６は本実施の形態における乱数の取得及び監視処理等の手順のメインルーチンを示すフローチャート、図７はその入賞チェック処理のサブルーチンを示すフローチャート、図８及び図９はその乱数監視処理のサブルーチンを示すフローチャート、図１０はその図柄変動処理のサブルーチンを示すフローチャートである。

先ず、パチンコ遊技機１の電源が投入されると、図６に示されているように、必要なパラメータの初期設定が行われた（Ｓ１００）後、メインルーチンに従って、順次、入力チェック処理（Ｓ２００）、乱数監視処理（Ｓ３００）、図柄変動処理（Ｓ３００）、特別遊技判定実行処理（Ｓ４００）の各サブルーチンが実行される。

入力チェック処理サブルーチンでは、図７に示されているように、先ず、一般入賞口１１に打球が入賞したか否かが入賞判定手段２６により判定される（Ｓ２０１）。その結果、入賞があったと判定された場合には、１０個の賞球が払い出された（Ｓ２０２）後、次の段階（Ｓ２０３）に進む。一方、Ｓ２０１の段階において、入賞がなかったと判定された場合には、直接、Ｓ２０３の段階に進む。

そして、Ｓ２０３の段階では、第１始動入賞口８への入賞があったか否かが入賞判定手段２６により判定される。その結果、入賞があったと判定された場合には、４個の賞球が払い出される（Ｓ２０４）。一方、第１始動入賞口８への入賞がなかったと判定された場合には、さらに、第２始動入賞口９への入賞があったか否かが入賞判定手段２６により判定され（Ｓ２０５）、第２始動入賞口９への入賞があったと判定された場合には、Ｓ２０４の段階において４個の賞球が払い出される。

次に、Ｓ２０６の段階において、保留球数が上限の４個に達しているか否かが判定される。その結果、保留球数が上限に達していないと判定された場合には、出力回路部４３より第１及び第２ラッチトリガ信号がそれぞれ第１ラッチ信号出力回路５１及び第２ラッチ信号出力回路５２へ出力される（Ｓ２０７）。そして、その上位８ビット分の乱数が読み込まれる（Ｓ２０８）と共に、下位８ビット分の乱数が読み込まれ（Ｓ２０９）、乱数読込フラグがオンにされ（Ｓ２１０）、次の段階（Ｓ２１１）に進む。一方、Ｓ２０５の段階において、第２始動入賞口９への入賞がなかったと判定された場合、及びＳ２０６の段階において、保留球数が上限であると判定された場合には、直ちに、Ｓ２１１の段階へ進む。

Ｓ２１１の段階では、大入賞口１０への入賞があったか否かが入賞判定手段２６により判定される。その結果、入賞があったと判定された場合には、１５個の賞球が払い出された（Ｓ２１２）後、メインルーチンに戻る。一方、大入賞口１０への入賞がなかったと判定された場合には、賞球が払い出されることなく、メインルーチンに戻る。

次に、図８及び図９に示されているように、乱数監視処理サブルーチンが実行される。

この乱数監視処理サブルーチンでは、先ず、図８に示されているように、乱数の読込フラグがオンになっているか否かが判定される。その結果、オンになっていると判定された場合には、次の段階（Ｓ３０２）に進み、オンになっていないと判定された場合には、乱数監視処理は実行されず、メインルーチンに戻る。Ｓ３０２の段階では、乱数記憶手段３１に乱数の上位ビットが格納される（Ｓ３０２）と共に、乱数記憶手段３１に乱数の下位ビットが格納された（Ｓ３０３）後、乱数読込フラグがオフにされる（Ｓ３０４）。

そして、乱数記憶手段３１から、前回記憶した乱数の上位ビットが読み出される（Ｓ３０５）と共に今回記憶した乱数の上位ビットが読み出され（Ｓ３０６）、乱数比較手段３２のうちの上位ビット比較手段３４により、前回の乱数の上位ビットと今回の乱数の上位ビットとが比較される（Ｓ３０７）。その結果、前回と今回の乱数の各上位ビットが一致していると判定された場合には、上位一致カウンタに１が加算される（Ｓ３０８）と共に、上位一致フラグがオンにされ（Ｓ３０９）、上位ビット比較手段３４による前記比較結果が比較結果記憶手段３３に記憶された後、次の段階（Ｓ３１０）に進む。一方、Ｓ３０７の段階において、前回と今回の乱数の各上位ビットが一致していないと判定された場合には、直ちに、Ｓ３１０の段階に進む。

そして、今度は、乱数記憶手段３１から、前回記憶した乱数の下位ビットが読み出されれる（Ｓ３１０）と共に今回記憶した乱数の下位ビットが読み出され（Ｓ３１１）、乱数比較手段３２のうちの下位ビット比較手段３５により、前回の乱数の下位ビットと今回の乱数の下位ビットとが比較される（Ｓ３１２）。その結果、前回と今回の乱数の各下位ビットが一致していないと判定された場合には、直ちに、Ｓ３１７の段階（図９参照）に進む。一方、前回と今回の乱数の各下位ビットが一致していると判定された場合には、下位一致カウンタに１が加算され（Ｓ３１３）、上位一致フラグがオンか否かが判定される（Ｓ３１４）。そして、上位一致フラグがオンになっていると判定された場合には、完全一致カウンタに１が加算され（Ｓ３１５）、下位ビット比較手段３４による比較結果は比較結果記憶手段３３に記憶され、次の段階（Ｓ３１６）に進む。一方、Ｓ３１４の段階において上位一致フラグがオンとなっていないと判定された場合には、直ちに、Ｓ３１６の段階に進む。そして、Ｓ３１６の段階では、上位一致フラグをオフにする。

次に、図９に示されているように、Ｓ３１７の段階において、完全一致カウンタがｎになっているか否かが判定される。その結果、ｎになっていると判定された場合には、その旨が表示手段２２に表示されると共に報知ＬＥＤ４５が点灯され（Ｓ３１８）、完全一致累計カウンタが加算された（Ｓ３１９）後、完全一致カウンタがクリアされ（Ｓ３２０）、次の段階（Ｓ３２１）へ進む。一方、Ｓ３１７の段階において、完全一致カウンタがｎとなっていないと判定された場合には、直ちに、Ｓ３２１の段階へ進む。

Ｓ３２１の段階では、上位一致カウンタがｙになっているか否かが判定される。その結果、ｙになっていると判定された場合には、その旨が表示手段２２に表示されると共に報知ＬＥＤ４５が点灯され（Ｓ３２２）、上位一致累計カウンタが加算された（Ｓ３２３）後、上位一致カウンタがクリアされ（Ｓ３２４）、次の段階（Ｓ３２５）へ進む。一方、Ｓ３２１の段階において、上位一致カウンタがｙになっていないと判定された場合には、直ちに、Ｓ３２５の段階へ進む。

Ｓ３２５の段階では、下位一致カウンタがｙになっているか否かが判定される。その結果、ｙになっていると判定された場合には、その旨が表示手段２２に表示されると共に報知ＬＥＤが点灯され（Ｓ３２６）、下位一致累計カウンタが加算された（Ｓ３２７）後、下位一致カウンタがクリアされ（Ｓ３２８）、次の段階（Ｓ３２９）へ進む。一方、Ｓ３２５の段階において、下位一致カウンタがｙになっていないと判定された場合には、直ちに、Ｓ３２９の段階へ進む。

そして、Ｓ３２９の段階において、表示操作スイッチ２３がオンとなっているか否かが判定される、その結果、オンになっていると判定された場合には、表示手段２２に、完全一致累計カウンタ値（Ｓ３３０）、上位一致累計カウンタ値（Ｓ３３１）、下位一致累計カウンタ値（Ｓ３３２）が、順次、表示され、メインルーチンに戻る。一方、Ｓ３２９の段階において、表示操作スイッチ２３がオンとなっていないと判定された場合には、直ちに、メインルーチンに戻る。

このように、今回取得したハード乱数と前回取得したハード乱数の一致した回数を監視することにより、不具合の生じている制御基板を早期に発見することができるので、制御基板の点検や交換を一早く行うことができるようになる。

次に、図１０に示されているように、図柄変動処理サブルーチンが実行される。

この図柄変動処理サブルーチンでは、先ず、図柄変動許可が出ているか否かが判定される。その結果、許可が出ている場合には、次の段階（Ｓ４０２）に進み、許可が出ていない場合には、図柄変動処理は実行されず、メインルーチンに戻る。

Ｓ４０２の段階では、保留球数があるか否かが判断され、保留球数がある場合には次の段階（Ｓ４０３）に進み、保留球数がない場合には、図柄変動処理は実行されず、メインルーチンに戻る。

そして次に、ＲＡＭ４０に記憶された１６ビットの乱数のうち、上位ビットが読み出される（Ｓ４０３）と共に、下位ビットが読み出され（Ｓ４０４）、ＲＡＭ４０からこの記憶乱数がシフト（クリア）される（Ｓ４０５）。そして、次の段階（Ｓ４０６）では、当りの乱数の範囲が読み出され、その当りの乱数の範囲にＲＡＭ４０から読み出された前記乱数が入っている否か、すなわち、当選か否かが当り判定手段２７により判定される（Ｓ４０７）。その結果、当選と判定された場合には、当りフラグがオンにされ（Ｓ４０８）、図柄表示制御手段２９により当り図柄が変動表示された（Ｓ４０９）後、次の段階（Ｓ４１１）に進む。一方、Ｓ４０７の段階において、当選でないと判定された場合には、図柄表示制御手段２９により外れ図柄が変動表示され（Ｓ４１０）、Ｓ４１１の段階へ進む。

Ｓ４１１の段階では、図柄変動が終了されたか否かが判定され、終了されたと判定された場合には、当たりフラグがオンか否かが判定される（Ｓ４１２）。一方、Ｓ４１１の段階で、図柄変動が終了されていないと判定された場合には、終了されたと判定されるまで、繰り返し判定が行われる。

そして、Ｓ４１２の段階では、当りフラグがオンの場合に特別遊技実行フラグがオンにされ、特別遊技実行手段２８により特別遊技が実行され、特別遊技の終了後、特別遊技実行フラグをクリアし、メインルーチンへ戻る。一方、Ｓ４１２の段階で、当りフラグがオンでないと判定された場合には、直ちにメインルーチンへ戻る。そして、メインルーチンにおいては、Ｓ２００からＳ５００までのサブルーチンが繰り返されることにより、遊技が継続される。

なお、上記した実施の形態では、今回取得したハード乱数と前回取得したハード乱数を比較し、それらの一致した回数を監視することによりハード乱数の発生エラーを発見するように構成されているが、これは単なる例示に過ぎず、例えば、複数回に渡って乱数の頻度や連続性を監視し、乱数が確率的に起こり得ない状態で発生した場合に、報知可能なように構成させる等、各種変更が可能である。

また、報知ＬＥＤ４５は必ずしも設置せずに、通常の演出に使用しているランプを点滅させたりしてもよく、或いは、単に乱数比較手段３２による比較結果を表示手段２２に表示するように構成してもよい。この場合には、係員が定期的に表示手段２２を監視することにより、乱数の発生エラーを早期に発見することができる。

さらに、本発明は、パチンコ遊技機に限らず、スロットマシン等、他の遊技機にも適用可能であることは言う迄もない。

本発明に実施の形態におけるパチンコ遊技機の遊技盤を示す正面図である。 本発明の実施の形態におけるパチンコ遊技機の裏セット盤を示す背面図である。 本発明の実施の形態におけるハード乱数の発生に関わる部分を示すブロック図である。 本発明の実施の形態におけるハード乱数の発生に関わる部分を示す回路図である。 本発明の実施の形態に係るハード乱数監視装置の構成を示すブロック図である。 本発明の実施の形態における乱数の取得及び監視処理等の手順のメインルーチンを示すフローチャートである。 本発明の実施の形態における入賞チェック処理のサブルーチンを示すフローチャートである。 本発明の実施の形態における乱数監視処理のサブルーチンを示すフローチャートである。 本発明の実施の形態における乱数監視処理のサブルーチンを示すフローチャートである。 本発明の実施の形態における図柄変動処理のサブルーチンを示すフローチャートである。

符号の説明

１ パチンコ遊技機
２５ 乱数発生部
３１ 乱数記憶手段
３２ 乱数比較手段
３３ 比較結果記憶手段
３４ 上位ビット比較手段
３５ 下位ビット比較手段
４５ 報知ＬＥＤ

Claims (3)

1. 所定のタイミングでハード乱数を発生させる乱数発生部を備えた遊技機におけるハード乱数監視装置であって、
   前記乱数発生部から取得したハード乱数を記憶する乱数記憶手段と、
   当該回に取得したハード乱数と当該回より以前に取得したハード乱数を前記乱数記憶手段から読み出し、比較する乱数比較手段と、
   該乱数比較手段による比較結果を記憶する比較結果記憶手段と、
   を備え、該比較結果記憶手段に記憶された前記比較結果の内容が表示手段に表示可能なように構成されていることを特徴とするハード乱数監視装置。
2. 前記乱数比較手段は、上位ビット比較手段と下位ビット比較手段とを備え、当該回に取得したハード乱数の上位ビットと下位ビットを、当該回より以前に取得したハード乱数の上位ビットと下位ビットと、それぞれ別々に比較するように構成されている請求項１に記載の遊技機におけるハード乱数監視装置。
3. 前記乱数比較手段は、今回取得したハード乱数と前回取得したハード乱数とが一致するか否かを判定するように構成され、その一致した回数が所定回数に達した場合にはその旨を報知可能な報知手段をさらに備えている請求項１又は２に記載の遊技機におけるハード乱数監視装置。

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