JP2011156343A

JP2011156343A - 遊技機

Info

Publication number: JP2011156343A
Application number: JP2010185528A
Authority: JP
Inventors: Keiichi Shimada; 恵一島田; Noriyuki Osato; 規之大里
Original assignee: Sammy Corp
Current assignee: Sammy Corp
Priority date: 2010-01-05
Filing date: 2010-08-20
Publication date: 2011-08-18

Abstract

【課題】遊技における当否抽選、図柄抽選、及び演出パターンの抽選等に用いる乱数発生装置が正常に動作しているか否か正確に判別できる遊技機の乱数発生装置を提供する。
【解決手段】
本発明に係る遊技機の乱数発生装置は、クロック発生手段Ｒ５０から出力されるクロック毎に乱数値を出力する乱数生成装置Ｒ６０が正常に動作していることを監視するために、所定の周期内においてｐ個（ｐは１＜ｐ≦ｍである整数）の乱数取得トリガー信号を発生する乱数取得トリガー信号発生手段Ｒ７０の２つの連続する乱数取得トリガー信号が発生するタイミング時期に乱数生成装置から出力される第１の乱数値と第２の乱数値を比較し、比較結果が乱数取得手段に出力され、乱数取得手段は連続する所定の周期をまたいで２回の比較結果を取得し、比較結果が不一致であれ正常動作と判定することを特徴とする。
【選択図】図４

Description

本発明は、遊技における当否抽選、図柄抽選、及び演出パターンの抽選等に用いられる乱数を発生させる乱数発生装置を備えた遊技機に関する。

このような、乱数発生装置を備えた遊技機では、例えば、発振子で構成される乱数クロック発生回路により所定の周期で発生した乱数クロックに基づいて、クロックカウント回路により所定の桁数の乱数値をカウントさせ、遊技の制御を行うＣＰＵがカウントされた乱数値を抽出して読み込むことにより、当否乱数、図柄抽選用の乱数、及び演出パターン抽選用の乱数として使用する遊技機が周知となっている。このような遊技機においては、ハードウェアで乱数値をカウントすることにより、ＣＰＵにより制御されるソフトウェアの負担を軽減させ、乱数クロック発生回路によるクロックの発生周期に応じて、高速に乱数を発生・更新させることが可能な乱数発生装置が用いられている。

ところで、上記のように、ハードウェアにより乱数を発生させる場合に、乱数発生装置に何らかの動作異常が生じた場合、クロックカウント回路により乱数値が周期的にカウントされずにカウント停止の状態になることがあった。この状態になると、ＣＰＵが同一の乱数値を連続して読み込む事態が生じることがある。そこで、乱数発生装置が正常に動作しているか否かを監視することができる乱数監視装置を用いることで、乱数発生装置の動作異常を検出することが可能な遊技機が開示されている（例えば、特許文献１を参照）。

特開２００５−１９２９１９号公報

上記のような乱数監視装置は、乱数発生装置がカウンタのような単純な構造であれば問題ないが、複雑な構造の乱数発生装置を用いる場合は、監視プログラムの構築が困難になるという問題がある。そこで、このような場合は、ソフトウェア等を利用して同一の乱数値を連続的に取得したか否かを判断し、連続的に取得した場合を異常とする方法が採られる。しかしながら、この種の方法では、取得させる乱数値の数を増やすことにより監視の精度自体を上げることはできるものの、プログラムの容量の増大が懸念される。また、この種の方法では、偶然同一の乱数値を取得した場合を排除することはできない。すなわち同一の乱数値を取得した場合、乱数発生装置の異常により同一の乱数値を取得したのか、それとも偶然同一の乱数値を取得したのかを正確に判別することができない、という課題があった。

本発明は、上記のような課題に鑑みてなされたものであり、乱数監視中に同一の乱数値を取得した場合において、それが乱数発生装置の異常によるものか否かを正確に判別することができる遊技機を提供することを目的とする。

上記目的を達成するために、本発明に係る遊技機は、所定の周波数でクロックを発生させるクロック発生手段と、クロック発生手段から出力されるｍ個（ｍは１以上の整数）のクロックで形成される所定の周期と、クロック発生手段からのクロックの入力を受けてクロック毎に所定の周期内においてランダムな乱数値を出力する乱数生成装置と、遊技者の遊技機への動作が所定の条件を満たしたことを契機に乱数ラッチ信号を出力する乱数ラッチ手段と、乱数ラッチ信号により乱数生成装置から乱数値を取得する乱数取得手段と、所定の周期内においてｐ個（ｐは１＜ｐ≦ｍである正の整数）の乱数取得トリガー信号を発生する乱数取得トリガー信号発生手段と、乱数取得トリガー信号を契機に乱数生成装置が出力する乱数値を監視する乱数異常監視手段と、を備え、前記乱数取得手段が取得した乱数値に基づいて演出制御あるいは当否制御をする遊技機において、乱数異常監視手段は前記第１の乱数取得トリガー信号を契機に乱数生成装置が出力した第１の乱数値を一時記憶し、乱数異常監視手段は、第１の乱数取得トリガー信号に連続して発生した第２の乱数取得トリガー信号を契機に乱数生成装置が出力した第２の乱数値を一時記憶し、第１の乱数値と第２の乱数値とを比較する比較手段を有し、比較手段によりｔ回（ｔは２以上の正の整数値）の比較がなされ、１回目の比較での第１の乱数値が発生する所定の周期と、ｔ回目の比較での第２の乱数値が発生する所定の周期とは異なる所定の周期であり、前記ｔ回の比較の結果が不一致であれば前記乱数生成装置を正常動作と判定することを特徴とする遊技機。

乱数取得トリガー信号発生手段はクロック発生回路から出力されるクロックが入力される毎に１つずつカウント値が増加する乱数値監視用カウンタを含んで構成され、乱数値監視用カウンタ回路の出力信号と乱数カウンタから出力される乱数値が演算回路に入力され、前記演算回路の出力を乱数ラッチ信号により乱数取得手段が取得することが望ましい。

乱数取得トリガー信号発生手段は、クロック発生回路から出力されるクロックが入力される毎に数値が１つずつ増加する乱数値監視用カウンタを含んで構成され、乱数値監視用カウンタはｓ（ｎは（２のｎ乗）＝ｍを満足する正の整数、ｑは（ｍ÷ｐ）の商で小数点以下を切り捨てた正の整数、ｒは（２のｒ乗）≦ｑを満足する正の整数、ｓはｒの中で最大の正の整数）の２進数表現に相当するカウンタ値になったことを検出する手段を有し、検出手段による検出の結果を受けて、乱数値監視用カウンタをリセットするとともに、所定の周期においてｐ個の乱数取得トリガー信号を出力することが好ましい。

さらに、乱数取得トリガー信号発生手段は、クロック発生回路から出力されるクロックが入力される毎に数値が１つずつ増加する乱数値監視用カウンタと、比較回路１とで構成され、比較回路１は第１から第（ｐ＋１）の比較入力端子と、トリガー信号入力端子とを備え、乱数値監視用カウンタの出力が第１の比較入力端子に入力され、１×ｓ（ｎは（２のｎ乗）＝ｍを満足する正の整数、ｑは（ｍ÷ｐ）の商で小数点以下を切り捨てた正の整数、ｒは（２のｒ乗）≦ｑを満足する正の整数、ｓはｒの中で最大の正の整数）からｐ×ｓまでのｐ個の２進数が第２〜第（ｐ＋１）の比較入力端子に入力されることで、所定の周期においてｐ個の乱数取得トリガー信号を出力することが好ましい。

さらに、乱数異常監視手段は、バッファＡと、バッファＢと、乱数取得トリガー信号が入力されると動作する選択回路と、乱数取得トリガー信号とクロック発生回路のクロックとの論理積がトリガー信号として入力されると動作する比較回路２と、を備え、乱数取得トリガー信号が入力される毎に選択回路は乱数生成装置から出力される乱数値をバッファＡとバッファＢとを交互に選択して出力し、乱数取得トリガー信号が入力される毎に比較回路２はバッファＡとバッファＢに入力された情報を比較することで、第１の乱数取得トリガー信号による第１の乱数値と、第２の乱数取得トリガー信号による第２の乱数値とを比較することが好ましい。

また、クロック発生手段から出力されるクロック信号は、乱数生成装置に入力されるクロックに対して、乱数取得トリガー信号発生手段に入力されるクロックはクロック発生周期よりも小さい時間遅れて入力されることが好ましい。

以上、本発明に係る遊技機によれば、所定の周期内において、クロック発生回路から出力されるクロック毎に乱数値を出力する乱数生成装置があり、遊技者の遊技機への動作を契機に送られてくる乱数ラッチ信号により、乱数生成装置の乱数値を乱数取得手段に取り込み、遊技機の演出制御あるいは当否制御に用いられる。このように、遊技機において乱数は遊技者の興味を高める上で重要な要素を占める結果となるが、乱数生成装置が故障し、場合によっては大当たり状態に相当する乱数値に固定した状態で故障する可能性がある。また、悪意のある遊技者が大当たり状態に相当する乱数値を固定で出すような悪意のある操作をしたり、発生する乱数値を予測したりして、遊技店が不当な不利益を被る可能性もある。このため、遊技機に用いる乱数生成装置は悪意のある遊技者に乱数を読まれないよう、より複雑な形で乱数を発生させる方向で進化している。本発明は、所定の周期内においてｐ個発生する乱数取得トリガー信号において、連続する所定の周期をまたいで例えば３個の乱数取得トリガー信号が出力されるタイミングの時間の乱数生成装置が出力する乱数値３個を２個ずつ比較し、２回の比較結果が不一致であれば乱数生成装置を正常と判断することにより、より複雑な形で乱数を発生させる乱数生成装置においても、確実に乱数生成装置の異常が検出でき、かつ遊技機の演出制御、あるいは当否制御をするＣＰＵに異常判定のための負荷をかけることのない異常監視手段を提供している。本発明による異常監視手段は、今後ますます複雑な形になることが想定される乱数生成装置にも適用できる。

また、乱数取得トリガー信号発生手段を構成する乱数値監視用カウンタの出力信号と、乱数生成装置から出力される乱数値を演算回路に入力することで、乱数生成装置が大当たり状態の乱数値に固定した状態で異常になった場合において、ＣＰＵが取得する乱数値はクロック発生周期毎に乱数発生装置の乱数値と乱数値監視用カウンタのカウンタ値が演算された値となることから、大当たり状態のままで遊技機が故障となるような、遊技店にとって不当に不利な状態を回避できる。あるいは、乱数発生装置がはずれ状態の乱数値に固定した状態で異常になった場合においても、ＣＰＵが取得する乱数値はクロック発生毎に乱数発生装置の乱数値と乱数値監視用カウンタのカウンタ値が演算された値となることから、はずれ状態のままで遊技機が故障となるような、遊技者にとって不当に不利益な状態も回避できる。

さらに、乱数取得手段に入力される乱数値は乱数値監視用カウンタの出力信号と乱数生成装置から発生する乱数値が演算された信号とすることで、乱数生成装置の乱数値がたまたま遊技機の当否判定の当たり状態の乱数値を固定して出力する故障を生じた場合においても、乱数値監視用カウンタから１つずつカウントアップした出力信号が乱数生成装置が出力する乱数値と演算されて乱数取得手段に入力されるため、当たり状態のまま遊技機が固定するという遊技店に不利となるような動作を排除できる。

また、乱数取得トリガー信号発生手段からｐ個のタイミング信号を乱数取得トリガー信号として発生するが、その実施例は色々な回路構成が可能であり、より簡易なハードウェア構成でタイミング回路を作成することが可能となる。

さらに、乱数取得トリガー信号発生手段は、所定の周期において、ｐ個のタイミング信号を乱数取得トリガー信号として出力するが、乱数取得トリガー信号発生手段の構成方法は乱数値監視用カウンタの他に比較回路を用いて構成する方法がある。比較回路の入力端子に乱数取得トリガー信号を出力したいタイミング時間に相当する入力を設定する構成であり、色々なタイミング時間に乱数取得トリガー信号を出力するよう構成できる。これにより、乱数発生装置の異常を色々なタイミング時間に監視することが可能となる。悪意のある遊技者により大当たりに相当する乱数値を乱数取得手段に読み込ませるような悪意のある操作に対して、乱数発生装置を色々なタイミング時間に監視することで防ぐという効果も生じる。

また、乱数取得トリガー信号発生手段から出力される乱数取得トリガー信号が選択回路を動作せしめ、トリガー信号が入力される毎に、選択回路は乱数生成装置から発生した乱数をバッファＡとバッファＢに交互に入力するよう動作する選択回路を備えることで、乱数発生装置の乱数値を複数のタイミングで比較するための回路は、簡易な回路で構成できる。

同様に、クロック発生手段から出力されるクロック信号は、乱数生成装置に入力されるクロックに対して、乱数取得トリガー信号発生手段に入力されるクロックはクロック発生周期ｆよりも小さい時間遅れて入力することで、乱数発生装置の監視が確実に動作できることから、信頼性の高い監視が可能となる。

本発明に係る遊技機の一例として示す第１実施形態のスロットマシンの正面図である。上記スロットマシンの内部構造を表した図である。上記スロットマシンの制御システムの構成を表したブロック図である。上記スロットマシンの乱数の発生に係る処理を示したブロック図である。遊技機における、乱数発生のためのカウント回路及び記憶回路を示す回路図である。上記スロットマシンにおける、役抽選、乱数発生装置、及び異常判定手段の制御の概略を示したブロック図である。乱数テーブル決定部による乱数テーブルの決定のために用いられる対応表を示したものであり、（ａ）は乱数テーブルが格納されている対応表の例、（ｂ）は乱数テーブルの選択の順序が規定されているテーブル順序表の例である。遊技機における異常判定処理の流れを示すフローチャートである。遊技機における異常判定用乱数の取得周期、出力乱数値の更新周期、及びクロック周期の関係を示す図である。（ａ）及び（ｂ）は異常判定用乱数の取得周期と出力乱数値の更新周期との関係、（ｃ）は異常判定用乱数の取得周期とクロック周期との関係を示す図である。上記スロットマシンにおける抽選用乱数取得処理の流れを示すフローチャートである。（ａ）は抽選用乱数取得処理そのものの流れ、（ｂ）は異常判定用乱数の１回目の取得を抽選用乱数取得処理に併せ込んだ処理の流れ、をそれぞれ示すフローチャートである。本発明に係る遊技機の一例として示す第２実施形態のパチンコ機の正面図である。上記パチンコ機の内部構造を示す背面図である。上記パチンコ機における、当否及び確率変動をするか否かの決定、乱数発生装置、及び異常判定手段の制御の概略を示したブロック図である。上記パチンコ機の乱数の発生に係る処理を示したブロック図である。上記パチンコ機における遊技用乱数取得処理の流れを示すフローチャートである。上記パチンコ機において、（ａ）は、打球が連続して始動入賞センサに流れる様子を示す図、（ｂ）は、始動入賞センサが打球の入賞を検出する時間と、１個目の打球が通過してから２個目の打球が通過するまでの時間との関係を示す図、（ｃ）は、始動入賞センサが打球の入賞を検出する時間と遊技用乱数の取得時間との関係を示す図である。本発明の乱数発生装置の乱数監視のための回路構成を示す図である。上記スロットマシンにおける、役抽選、乱数発生装置、及び異常判定結果の制御の概略を示したブロック図である。遊技機の乱数発生装置の乱数ラッチ方法を示すための回路図である。遊技機の乱数発生装置の乱数生成装置１を実現するための回路構成を示す回路図である。遊技機の乱数発生装置の乱数生成装置４を実現するための回路構成を示す回路図である。本発明の乱数発生装置の乱数取得トリガー信号発生手段１のための回路構成を示す図である。本発明の乱数発生装置の乱数取得トリガー信号発生手段２のための回路構成を示す図である。本発明の乱数発生装置の乱数取得トリガー信号発生手段３のための回路構成を示す図である。本発明の乱数発生装置の異常監視手段のための回路構成を示す図である。本発明の乱数発生装置の乱数値取得の信頼度を高めるための回路図である。本発明の乱数発生装置の乱数異常監視の処理を示すフローチャートである。本発明の乱数発生装置の乱数監視のための回路構成を示す図である。

以下、本発明を適用させた遊技機として、第１実施形態としてスロットマシン１（図１参照）について、第２実施形態としてパチンコ機ＰＭ（図１１参照）についてそれぞれ説明する。まずは、第１実施形態のスロットマシン１の概略構成について図１〜図３を参照しながら説明する。図１は、本実施形態におけるスロットマシン１の外部構造を表した平面図、図２は、スロットマシン１の内部構造を表した平面図、図３は、スロットマシン１における制御システムの構成を表したブロック図である。スロットマシン１は、図１及び図２に示すように、遊技者に面するフロントドア２と、フロントドア２を開閉可能に取り付ける筐体３（図２参照）とを備えて構成される。フロントドア２は、上部パネル部４と、中央パネル部５と、下部パネル部６とを備え、全体的に金属製のフレーム（不図示）と硬化プラスチックにより成形された前面パネルとで形成され、これにより、構造が強化されている。

上部パネル部４には、上部ランプと称される演出用ランプ４ａと、スピーカが取り付けられた放音部４ｂ，４ｃと、カラー画像を表示する液晶ディスプレイ等で形成され遊技者が目視可能な演出表示装置４ｄとが設けられている。演出表示装置４ｄは、遊技中の演出を行うときに、各種の画像表示を行うものである。中央パネル部５には、演出用ランプ５ａ，５ｂ、及びモータ駆動により回転可能に設けられ複数個（本実施形態では３個）配設される回胴リールＲ１，Ｒ２，Ｒ３を備えた回胴リール装置７が設けられるとともに、回胴リールＲ１，Ｒ２，Ｒ３の前方には、透明な硬化プラスチック板で形成された略長方形の透明窓ＷＤが設けられ、この透明窓ＷＤにより、回胴リール装置７を外部から保護するとともに、遊技者が透明窓ＷＤを介して回胴リールＲ１，Ｒ２，Ｒ３を視認することが可能となっている。

回胴リールＲ１，Ｒ２，Ｒ３は、それぞれリング状に構成され、その外周面には複数の入賞図柄（入賞役を構成する図柄）を印刷したテープリールが貼られている。回胴リールＲ１，Ｒ２，Ｒ３には、例えば２１個の複数種類の図柄が等間隔で配置されており、各リールＲ１，Ｒ２，Ｒ３毎に異なった図柄配列がなされている。また、中央パネル部５上であって回胴リール装置７の下方には、遊技者の獲得したメダル数を表示させたり、遊技動作や機械動作に異常が生じたときはエラーコードを表示させたりする獲得枚数表示部（エラー表示部）５ｃが設けられている。エラーコードが表示されたときは、遊技機は遊技不可の状態となる。

更に、中央パネル部５の下端には、遊技者が操作するための操作部５ｄが設けられ、当該操作部５ｄには、遊技用メダルを投入するためのメダル投入部ＭＤと、１ゲーム当たりのメダル数を提示するためのベットボタンＢ１，Ｂ２，Ｂ３と、１ゲームの開始を指示するためのスタートレバーＳＴと、回胴中の回胴リールＲ１，Ｒ２，Ｒ３を個別に停止させるための３個のストップボタンＳＰ１，ＳＰ２，ＳＰ３が設けられている。下部パネル部６には、スロットマシン１のゲーム内容に関連した画像等（不図示）が描かれており、遊技者の獲得したメダルを払い出すための排出口６ａ及び受皿６ｂと、スピーカが取り付けられた放音部６ｃが設けられている。なお、遊技中には、種々の演出、例えば演出用ランプ４ａ，５ａ，５ｂの点灯・点滅や、演出用スピーカＳＲ，ＳＬ，ＳＷからの放音、演出表示装置４ｄによる画像表示等が行われる。更に、演出の中には、役の当選可能性の告知演出が含まれる。

次に、図２を参照して、フロントドア２の裏面構造と、筐体３の内部構造を概略的に説明する。なお、図２は、フロントドア２を解錠して筐体３から開いた状態を示している。図２において、フロントドア２の裏面上部に、上述の放音部４ｂ，４ｃを構成する演出用スピーカＳＲ，ＳＬが設けられ、演出用スピーカＳＲ，ＳＬの間に演出表示装置４ｄが設けられるとともに、演出表示装置４ｄの裏面側にサブ制御基板２０が取り付けられている。演出表示装置４ｄ及びサブ制御基板２０の下方には、上述の透明窓ＷＤと、中央パネル部５のパネル面とが形成された略長方形の枠体５ｅが取り付けられている。

また、枠体５ｅの下方には、メダル投入部ＭＤより投入される投入物を正規の遊技用メダルか異物かを判別して振り分ける振分機構Ｇ１と、振分機構Ｇ１で振り分けられた遊技用メダルを筐体３側に設けられているホッパ装置ＨＰへ案内するガイド部材Ｇ２と、振分機構Ｇ１で振り分けられた異物を排出口６ａへ案内して排出するガイド部材Ｇ３と、ホッパ装置ＨＰから出力される払い出し用のメダルを排出口６ａへ案内して出力するガイド部材Ｇ４とが設けられ、排出口６ａの近傍に、演出用スピーカＳＷが放音部６ｃに対応して取り付けられている。更に、枠体５ｅと振分機構Ｇ１との間の領域に長尺状の中央表示基板３０が取り付けられ、当該中央表示基板３０の裏面側の一端に、設定ボタンＣＳと、数字の０から６までのセグメント表示を行う発光ダイオードで構成された設定表示素子ＣＴが設けられている。

筐体３内には、電源装置ＰＷＵと、ホッパ装置ＨＰから溢れた遊技用メダルを収容するための補助貯留部ＳＨＰと、上述の透明窓ＷＤに対向する回胴リールＲ１，Ｒ２，Ｒ３を備えた回胴リール装置７が設けられるほか、電源装置ＰＷＵの側面に電源装置基板４０、回胴リール装置７の上端に回胴装置基板５０、回胴リール装置７の上方に主基板１０、筐体３の内壁の一端に外部集中端子装置としての外部集中端子基板７０が各々取り付けられている。

ここで、上述した主基板１０と、サブ制御基板２０、回胴装置基板５０、中央表示基板３０、電源装置基板４０及び外部集中端子基板７０は、何れも導電性配線パターンで形成された絶縁性樹脂基板上に集積回路装置（ＩＣ）やトランジスタ、抵抗、コンデンサ等の電子部品が搭載されて配線接続されたいわゆる電気回路基板として形成され、特に、主基板１０とサブ制御基板２０と外部集中端子基板７０は、各々硬化プラスチックの収納ケース内に個別に収納されたユニット構造となっている。

以下で、図３のブロック図を参照して制御システムの構成についてその概略を説明する。主基板１０は、スロットマシン１の動作全体を管理するシステムプログラム及びスロットマシンゲーム用の実行プログラムが予め記憶されている半導体メモリ等で構成された記憶部及びこれらのプログラムを実行するＣＰＵ１４（後に詳述）からなるメインコントロール部１１と、後述する役抽選等に用いられる乱数値を発生させる乱数発生装置１２とを有し、ＣＰＵに設けられている入力ポート及び出力ポートと残余の基板２０，５０，３０，４０，７０との間は、配線ケーブルにより接続されている。なお、本発明において、乱数とは、数学的な意味においてランダムに生成される値のみだけではなく、生成は規則的であっても、その取得のタイミングがランダムであるために実質的に乱数として機能しうる値をも意味する。

また、演出用スピーカＳＲ，ＳＬ，ＳＷと演出用ランプ４ａ，５ａ，５ｂと演出表示装置４ｄが配線ケーブルを介してサブ制御基板２０に配線接続され、主基板１０中のＣＰＵ１４から供給される演出制御信号に従って、サブ制御基板２０に設けられている電気回路がこれら演出用スピーカＳＲ，ＳＬ，ＳＷと演出用ランプ４ａ，５ａ，５ｂと演出表示装置４ｄとを駆動させることにより、遊技者の視覚と聴覚に訴える演出を行う。

回胴装置基板５０は、電動モータにより回転駆動される回胴リールＲ１，Ｒ２，Ｒ３を備えた回胴リール装置７が配線接続されており、主基板１０中のＣＰＵ１４から供給されるリール制御信号に従って、上述の電動モータを制御することにより、回胴リールＲ１，Ｒ２，Ｒ３の回転と制動及び停止の制御を行う。中央表示基板３０には、振分機構Ｇ１、ベットボタンＢ１，Ｂ２，Ｂ３、スタートレバーＳＴ、ストップボタンＳＰ１，ＳＰ２，ＳＰ３、設定表示素子ＣＴ、及び設定ボタンＣＳが配線接続されており、振分機構Ｇ１から出力されるメダル検出信号と、ベットボタンＢ１，Ｂ２，Ｂ３とスタートレバーＳＴ及びストップボタンＳＰ１，ＳＰ２，ＳＰ３からそれぞれ出力されるオン・オフ信号を主基板１０中のＣＰＵ１４に転送するとともに、ＣＰＵ１４から供給されるセグメント表示信号に基づいて、設定表示素子ＣＴに０から６までの数字を表示させる。

電源装置基板４０には、設定スイッチＢＯ、電源スイッチＢＱ、ホッパ装置ＨＰ、電源装置ＰＷＵが配線接続され、設定スイッチＢＯと電源スイッチＢＱからそれぞれ出力されるオン・オフ信号を主基板１０中のＣＰＵ１４に転送する。更に、電源装置基板４０には、電源装置ＰＷＵにより発生される各種電源電圧をホッパ装置ＨＰその他各所に配電する配電回路が形成されており、かかる配電回路からスロットマシン１の動作に必要な電源供給が行われている。

メインコントロール部１１には、図４に示すように、ＣＰＵ１４、ＲＯＭ１５、ＲＡＭ１６が設けられており、ＣＰＵ１４が実行すべき制御プログラム及び制御の過程で必要なデータはＲＯＭ１５に保存されている。また、メインコントロール部１１には、基準クロック発生回路Ｂ２１及び入出力回路部Ｂ４０が設けられている。基準クロック発生回路Ｂ２１は、スロットマシン１の中枢を担うＣＰＵ１４の動作基準をなす基準クロックを発生させる回路であって、水晶発振器や水晶振動子等を用いて所定間隔のパルス（クロック信号）を発生させるものである。また、このパルスを分周部（不図示）において適宜分周したものを基準クロックとすることもある。また、入出力回路部Ｂ４０は、主基板１０の外部からの入力情報及び乱数発生装置１２が発生させた乱数を入力させるために設けられ、バッファ用のＩＣ等により構成される。具体的には、入出力回路部Ｂ４０は、各種信号が入力されるセンサ入力部、及び乱数発生装置１２が発生させた所定のビット数（例えば、４ビット、８ビット、１６ビット等）の乱数値が入力される乱数読込部等が設けられて構成されている。

スタートレバーＳＴには回動回転始動装置センサＢ１１が設けられ、回動回転始動装置センサＢ１１は、スタートレバーＳＴの操作に伴いオン信号を出力するように構成される。主基板１０は、スタートレバーＳＴの操作により回動回転始動装置センサＢ１１から出力されたオン信号を検出すると、図示しないモータを駆動させて各回胴リールＲ１，Ｒ２，Ｒ３を回転させるとともに、後述する役抽選手段Ｂ３４が、乱数発生装置１２から１つの乱数値（以下、抽選用乱数と称する）を取得する。これにより、役の抽選などが行われる（後に詳述）。

メインコントロール部１１において実行される（ＣＰＵ１４が実行する）制御プログラムとしては、役抽選手段Ｂ３４及び本発明に係る異常判定手段Ｂ１００がある（図６参照）。乱数発生装置１２は、後述する実施例１〜３に示す構成を有しており、乱数（例えば、０〜６５５３５の６５５３６個の乱数値）を発生させることが可能となっている。本発明に係る異常判定手段Ｂ１００の構成については後述するが、乱数発生装置１２が、実施例１〜３のいずれの構成であっても、本発明に係る異常判定手段Ｂ１００を適用することができるようになっている。まずは、メインコントロール部１１と乱数発生装置１２の構成について以下で説明する。

メインコントロール部１１における役抽選手段Ｂ３４は、特別役、小役、リプレイ等の役の抽選を行うプログラムである。ここで、特別役とは、通常ゲームとは異なるゲームであって遊技者に有利な特別遊技に移行させるための役である。また、小役とは、所定枚数のメダルを遊技者に払い出す役であり、複数種類設けられている。そして、リプレイとは、前ゲームで投入したメダル枚数を維持した再ゲームを行う権利を遊技者に与える役である。

役抽選手段Ｂ３４は、抽選用乱数取得部Ｂ３４ａと、抽選役判定部Ｂ３４ｂとを備えて構成されており（図６参照）、抽選用乱数取得部Ｂ３４ａは、乱数発生装置１２が発生させた乱数を抽選用乱数として取得し、抽選役判定部Ｂ３４ｂは、該抽選用乱数の値に基づいて、役を決定する。また、ＲＯＭ１５には、アドレス値を有する役抽選テーブルが設けられ、役抽選テーブルは、当該アドレス値に対応した特別役当選領域、小役当選領域、リプレイ当選領域、及び非当選（外れ）領域等、予め所定の割合に設定された領域を備えている。抽選役判定部Ｂ３４ｂは、抽選用乱数取得部Ｂ３４ａが取得した抽選用乱数の乱数値と、役抽選テーブルのアドレス値とを照合させることにより、その乱数値が属する領域を参照し、その乱数値が属する領域に対応する役を決定する。例えば、抽出した乱数値が特別役当選領域に属する場合は、特別役の当選と判定し、非当選領域に属する場合は、外れと判定する。このように、役抽選テーブルのアドレス値に対応して少なくとも１つの役、または１つの判定結果が特定されることになっている。

このように、上述した役抽選テーブルにはアドレス値が付与されており、アドレス値は、抽選用乱数取得部Ｂ３４ａが取得した、乱数発生装置１２が発生させた乱数値に対応するものである。以下で、メインコントロール部１１及び乱数発生装置１２における乱数値を発生させるための回路について説明する。乱数発生装置１２は、図４に示すように、乱数クロック発生回路Ｂ５１、クロック反転回路Ｂ６１、並びに第１及び第２ラッチ信号出力回路Ｂ７１，Ｂ７２を備えて構成される。この乱数発生装置１２により発生する乱数は、ＣＰＵ１４により取得された後、ＲＡＭ１６（またはＣＰＵレジスタ）に一時的に記憶される。

乱数クロック発生回路Ｂ５１は、乱数発生用のクロックを発生させるために設けられ、クロック反転回路Ｂ６１は、ＮＯＴゲート等のＩＣから構成され上記乱数クロック発生回路Ｂ５１から出力されるクロックを反転させ、これを反転クロックとして、抽選用乱数の取得に関する第１ラッチ信号出力回路Ｂ７１、及び異常判定用乱数の取得に関する第２ラッチ信号出力回路Ｂ７２に出力する。なお、異常判定用乱数とは異常判定手段Ｂ１００が行う、乱数発生装置１２に異常があるか否かを判定するために用いられる乱数のことをいう（後に詳述）。

また、異常判定手段Ｂ１００では、抽選用乱数を発生させる際に用いる乱数クロック発生回路Ｂ５１のクロックではなく、基準クロックをもとに動作するＣＰＵ１４によって異常判定用乱数の取得タイミング及び異常判定のタイミングを定めるようにしているが、この乱数クロック発生回路Ｂ５１が発生するクロックと上記基準クロックとは、周期が異なり且つ非同期の関係になっている。同じ周期または互いに同期するクロックを用いることも理論的には可能であるが、上記のように、周期が異なり且つ非同期であることが好ましい。これらのクロックを周期非同一且つ非同期としておけば、抽選に用いられる乱数クロック発生回路Ｂ５１のクロックの周期を外部から察知されにくくなるという利点が得られるからである。また、同じ周期または互いに同期するクロックや単一のクロックを用いた場合でも、ＣＰＵ１４もしくは乱数生成回路Ｂ８６に入力させる一方のクロックを分周させることにより、上記同様の利点は得られる。

第１ラッチ信号出力回路Ｂ７１及び第２ラッチ信号出力回路Ｂ７２には、上述したクロック反転回路Ｂ６１からの反転クロックが入力される。また、ＣＰＵ１４から入出力回路部Ｂ４０を介して出力されたトリガ信号（ハイ信号）が入力される。そして、第１ラッチ信号出力回路Ｂ７１及び第２ラッチ信号出力回路Ｂ７２は、トリガ信号が入力されたときは、この信号の立ち上がりエッジを、クロック反転回路Ｂ６１から入力される反転クロックの立ち上がりエッジと同期するように遅延させて、第１ラッチ信号出力回路Ｂ７１は第１ラッチ信号を、第２ラッチ信号出力回路Ｂ７２は第２ラッチ信号を、それぞれ後述する乱数生成回路Ｂ８６へ出力する。

なお、上記では、クロック反転回路Ｂ６１、第１ラッチ信号出力回路Ｂ７１、及び第２ラッチ信号出力回路Ｂ７２とが別体として設けられる例について説明した。しかし、上記の構成に限定されることなく、図４の破線に示すように、クロック反転回路Ｂ６１及び第１ラッチ信号出力回路Ｂ７１を第１ラッチクロック同期回路Ｂ６６、クロック反転回路Ｂ６１及び第２ラッチ信号出力回路Ｂ７２を第２ラッチクロック同期回路Ｂ６７として、それぞれ一体として設けてもよい。

乱数生成回路Ｂ８６は、第１ラッチ信号出力回路Ｂ７１から出力される第１ラッチ信号、または第２ラッチ信号出力回路Ｂ７２から出力される第２ラッチ信号に基づいてＣＰＵ１４に生成した乱数値を出力する。乱数生成回路Ｂ８６により乱数値を発生させる方法について３種の実施例（実施例１、実施例２、及び実施例３）を挙げて説明する。実施例１は、従来から周知になっているクロックカウント回路Ｂ８１〜Ｂ８４及びカウント値記憶回路Ｂ９１（後に詳述）を用いた場合の例を示す。なお、実施例１では１６ビットの乱数値を出力する例を示すが、４ビット、８ビット等の乱数値を出力させるようにしてもよく、特にビット数による制限はない。実施例１の乱数生成回路Ｂ８６は、所定の時間Ｆをかけて一通りの乱数値（例えば０〜６５５３５）を出力するように構成されている。

実施例１の乱数生成回路Ｂ８６は、図４及び図５に示すように、第１〜第４クロックカウント回路Ｂ８１，Ｂ８２，Ｂ８３，Ｂ８４、及びカウント値記憶回路Ｂ９１を備えて構成される。第１〜第４クロックカウント回路Ｂ８１，Ｂ８２，Ｂ８３，Ｂ８４は、図５に示すように、クロックを入力する乱数クロック入力部（ＣＫ）と、計数したカウント値が出力されるカウント出力部（ＱＡ〜ＱＤ）をそれぞれ有している。この第１〜第４クロックカウント回路Ｂ８１，Ｂ８２，Ｂ８３，Ｂ８４は、４ビットのインクリメントカウンタを４個（ＩＣ１からＩＣ４まで）カスケード接続した回路で構成され、乱数クロック発生回路Ｂ５１から発生したクロックの立ち上がりエッジにより加算を行い、その加算結果を出力するための回路である。第１〜第４クロックカウント回路Ｂ８１，Ｂ８２，Ｂ８３，Ｂ８４としては、種々のカウンタを用いることができるが、以下では、「００００」から「１１１１」まで１ずつの加算を行うインクリメントカウンタを用いた例について説明する。

乱数クロック発生回路Ｂ５１からのクロックの入力により、まず、第１クロックカウント回路Ｂ８１（ＩＣ１）において、４桁分の値（例えば、「０００１」や「００１１」）がカウントされる。そして、４桁分の値のカウントが終了すると、その都度、桁上がり信号がＩＣ１のＣＯ端子から第２クロックカウント回路Ｂ８２（ＩＣ２）のＥＮＴ端子へ出力される。第２クロックカウント回路Ｂ８２がカウントを開始するには、第１クロックカウント回路Ｂ８１からの当該桁上がり信号の入力が必要である。すなわち、ＩＣ２においては、この桁上がり信号とＣＫ端子に入力されるクロックとが同時に入力された後次の４桁分のカウントが開始される。

同様に、ＩＣ２において、４桁分の値がカウントされると、その都度、桁上がり信号がＩＣ２のＣＯ端子から第３クロックカウント回路Ｂ８３（ＩＣ３）のＥＮＴ端子へ出力される。第３クロックカウント回路Ｂ８３がカウントを開始するには、第２クロックカウント回路Ｂ８２からの当該桁上がり信号の入力が必要である。すなわち、ＩＣ３においては、この桁上がり信号とＣＫ端子に入力されるクロックとが同時に入力された後次の４桁分の値のカウントが開始される。第３クロックカウント回路Ｂ８３（ＩＣ３）及び第４クロックカウント回路Ｂ８４（ＩＣ４）も同様にしてそれぞれ４桁分の値のカウントを実行する。

以上のようにして、実施例１ではクロックカウント回路Ｂ８１〜Ｂ８４により、例えば１６ビット（他のビット数でもよい）の２進数が生成される。すなわち、上述した１６ビットの例の場合は、１６桁の２進数のうち、第１クロックカウント回路Ｂ８１（ＩＣ１）が最下位の４桁、第２クロックカウント回路Ｂ８２（ＩＣ２）がその上の４桁、第３クロックカウント回路Ｂ８３（ＩＣ３）がさらにその上の４桁及び第４クロックカウント回路Ｂ８４（ＩＣ４）が最上位の４桁をそれぞれ担当している。

上記４つのクロックカウント回路Ｂ８１〜Ｂ８４により加算されているカウントは、各々のカウント出力部（ＱＡ、ＱＢ、ＱＣ及びＱＤ端子）を経てカウント値記憶回路Ｂ９１へ出力されて記憶される。なお、上記では１６ビットの乱数（４ビット×４）を生成する例を示しているが、乱数の生成の方法はこれに限られず、８ビット×２で生成、また、１６ビットを一括して生成してもよいし、また、ビット数自体も１６ビットに限らず適宜変更することができる。

カウント値記憶回路Ｂ９１は、クロックカウント回路Ｂ８１〜Ｂ８４によりカウントされたカウント値を、第１ラッチ信号出力回路Ｂ７１からの第１ラッチ信号、または第２ラッチ信号出力回路Ｂ７２からの第２ラッチ信号に基づいて記憶するものである。カウント値記憶回路Ｂ９１は、図５に示すように、８ビットのＩＣ２個からなるレジスタ部（ＩＣ５及びＩＣ６）と、８ビットのＩＣ２個からなるバッファ部（ＩＣ７及びＩＣ８）とから構成される。カウント値記憶回路Ｂ９１のレジスタ部のうち、ＩＣ５には、第１クロックカウント回路Ｂ８１（ＩＣ１）からの４桁のカウント値がＤ０端子からＤ３端子までを介して入力され、また、第２クロックカウント回路Ｂ８２（ＩＣ２）からの４桁のカウント値がＤ４端子からＤ７端子までを介して入力される。すなわち、ＩＣ５のＤ１端子〜Ｄ８端子まではカウント入力部として機能し、ＩＣ５には、これらを通じて１６ビットの２進数のカウント値のうち下８桁が入力される。

カウント値記憶回路Ｂ９１のレジスタ部のうち、ＩＣ６には、第３クロックカウント回路Ｂ８３（ＩＣ３）からの４桁のカウント値がＤ８端子からＤ１１端子までを介して入力され、また、第４クロックカウント回路Ｂ８４（ＩＣ４）からの４桁のカウント値がＤ１２端子からＤ１５端子までを介して入力される。すなわち、ＩＣ６のＤ１端子〜Ｄ８端子まではカウント入力部として機能し、ＩＣ６には、これらを通じて１６ビットの２進数のカウント値のうち上８桁が入力される。

カウント値記憶回路Ｂ９１のレジスタ部（ＩＣ５及びＩＣ６）におけるＣＬＯＣＫ端子には、第１ラッチ信号出力回路Ｂ７１からの第１ラッチ信号または第２ラッチ信号出力回路Ｂ７２からの第２ラッチ信号が入力される。すなわち、これらのＣＬＯＣＫ端子は、ラッチ信号入力部として機能しており、このラッチ信号入力部から入力されるラッチ信号がハイ信号となった立ち上がりエッジの時点でクロックカウント回路Ｂ８１〜Ｂ８４から入力されているカウント値が、レジスタ部に記憶される。

カウント値記憶回路Ｂ９１のバッファ部（ＩＣ７及びＩＣ８）におけるＧ１端子には、乱数取得のために実行されるプログラムに基いてメインコントロール部１１の入出力回路部Ｂ４０から出力される読込信号に応じて、カウント値記憶回路Ｂ９１に記憶された１６桁からなる１つのカウント値がＣＰＵ１４のＣＰＵデータバスへ出力される。すなわち、この読込信号入力部から入力される読込信号がロー信号となる立ち下がりエッジの時点で、レジスタ部（ＩＣ５およびＩＣ６）に記憶されている乱数値が、Ｙ１端子〜Ｙ８端子をそれぞれ介してＣＰＵデータバスへ出力されるようになっている。なお、カウント値記憶回路Ｂ９１から出力される乱数値のうち、ＩＣ７を経由するものは、ＣＰＵ１４に入力されて、１６桁の乱数値のうちの下位８桁分として取り扱われる。一方、カウント値記憶回路Ｂ９１から出力される乱数値のうち、ＩＣ８を経由するものは、ＣＰＵ１４に入力されて、１６桁の乱数値のうちの上位８桁分として取り扱われる。実施例１では、クロックカウント回路Ｂ８１〜Ｂ８４及びカウント値記憶回路Ｂ９１が以上のように、例えば所定範囲内の値（例えば０〜６５５３５の値）を一通り出力し、一通り出力した後は同様の動作をして、繰り返し所定範囲内の値（例えば０〜６５５３５の値）を出力するようになっている。

以上、実施例１では、従来の周知となっている回路を備えた乱数発生装置１２について説明したが、実施例２及び実施例３における乱数発生装置１２は、図６に示すように、乱数クロック発生回路Ｂ５１、乱数テーブル決定部Ｂ５２、乱数テーブル群Ｂ５３、乱数値決定部Ｂ５４、及び乱数値出力部Ｂ５５を備えて構成される。乱数クロック発生回路Ｂ５１は、実施例１と同様、乱数値出力のためのクロックを発生させる。また、乱数テーブル群Ｂ５３は複数の（図６では２つ示しているが実際は２つ以上の）乱数テーブルＢ５３ａを備えて構成され、乱数テーブル決定部Ｂ５２は、乱数テーブル群Ｂ５３のうち一つの乱数テーブルＢ５３ａを決定する。乱数値決定部Ｂ５４は、乱数テーブル決定部Ｂ５２により決定された乱数テーブルＢ５３ａに基づいて出力する乱数値を決定し、乱数値出力部Ｂ５５は、乱数クロック発生回路Ｂ５１が発生したクロックに基づいて乱数値決定部Ｂ５４により決定された乱数値を出力する。

また、実施例２と実施例３とでは、上述した乱数テーブルＢ５３ａの更新の方法が異なっており、まずは図７を参照しながら実施例２について説明する。なお、実施例２及び実施例３では、説明を簡潔にするため、乱数値のビット数を２ビットとする例について示すが、実際は、例えば４ビット、８ビット、１６ビット等、２ビットと異なるビット数の場合でも実施例２及び実施例３に示す方法で乱数値を発生させることは可能である。

実施例２では、乱数テーブルＢ５３ａを更新するため、乱数テーブル決定部Ｂ５２がテーブル選択用乱数（例えば、ソフト乱数等）を取得し、乱数テーブル決定部Ｂ５２は、上記取得したテーブル選択用乱数の値に基づいて対象の乱数テーブルＢ５３ａを更新する。また、実施例２では、図７（ａ）に示すような、例えば２ビットの乱数テーブルＢ５３ａ（図７の「０１２３」「１０２３」など）を２４個格納する対応表が設けられる。乱数テーブル決定部Ｂ５２は、乱数テーブルＢ５３ａを更新するときに例えば「Ａｘ」という乱数と「Ｂｙ」という乱数（ｘは１〜４の自然数、ｙは１〜６の自然数）を取得し、例えば、取得した乱数が「Ａ１」及び「Ｂ１」であった場合、「０１２３」の乱数テーブルＢ５３ａに更新する。そして、１クロックの入力毎に「０」「１」「２」「３」の値が乱数値決定部Ｂ５４により決定されこの順で乱数値出力部Ｂ５５により出力される。

なお、上記の例において「０」の出力を開始し「３」の出力を終了するまでの時間はＦとなっており、時間Ｆが経過した後には乱数テーブル決定部Ｂ５２が再度テーブル選択用乱数を取得する。そして、取得したテーブル選択用乱数が「Ａ３」及び「Ｂ５」であった場合は乱数テーブル決定部Ｂ５２は「２３０１」の乱数テーブルＢ５３ａに更新し、乱数値出力部Ｂ５５により「２」「３」「０」「１」の順で値が出力される。また、取得した乱数が「Ａ４」及び「Ｂ１」であった場合は、乱数テーブル決定部Ｂ５２が「３０１２」の乱数テーブルＢ５３ａに更新し、上記同様に「３」「０」「１」「２」の順で乱数値出力部Ｂ５５により値が出力される。このように、乱数テーブル決定部Ｂ５２が時間Ｆごとに、図７（ａ）に示す対応表に基づいて乱数テーブルＢ５３ａを更新し、該更新された乱数テーブルＢ５３ａに基づいて乱数値がクロックの入力により順次出力されるようになっている。

実施例３は、実施例２のように乱数テーブル決定部Ｂ５２が乱数テーブルＢ５３ａを更新させる度にテーブル選択用乱数の取得を行うわけではなく、予め乱数テーブルＢ５３ａを更新する順序が規定されており、乱数テーブル決定部Ｂ５２が一度テーブル選択用乱数を取得した後は、その規定された順序に基づいて、乱数テーブルＢ５３ａを更新し、更新した乱数テーブルＢ５３ａに並べられた乱数値の順序に基づいて乱数値を出力する。そして、該乱数テーブルＢ５３ａに基づく乱数値の出力が完了し時間Ｆが経過した後に、規定された順序に基づいて乱数テーブルＢ５３ａを順次更新するようになっている。

実施例３では、図７（ａ）に示すような対応表と、図７（ｂ）に示すようなテーブル順序表が設けられる。乱数テーブル決定部Ｂ５２は、テーブル選択用乱数（例えば図７（ｂ）における１、２…Ｚの値）を取得し、例えば、取得したテーブル選択用乱数が「１」であった場合は、テーブル順序表の「Ａ１Ｂ１」に基づいて、対応表の「０１２３」の乱数テーブルＢ５３ａに更新し、該乱数テーブルＢ５３ａに基づいて「０」「１」「２」「３」の順で値が乱数値出力部Ｂ５５により出力される。そして、「０」「１」「２」「３」全ての値の出力が完了し時間Ｆが経過した後に、テーブル順序表の「Ａ１Ｂ１」の隣のセルの「Ａ２Ｂ１」に基づいて、対応表の「１０２３」の乱数テーブルＢ５３ａに更新し、該乱数テーブルＢ５３ａに基づき「１」「０」「２」「３」の順で値が出力され再度時間Ｆが経過した後に、「Ａ３Ｂ１」に基づいて、対応表の「２０１３」の乱数テーブルＢ５３ａに更新し「２」「０」「１」「３」の順で乱数値出力部Ｂ５５により値が出力される。また、最初に取得したテーブル選択用乱数が「Ｚ」であった場合は、テーブル順序表の「Ａ１Ｂ１」に基づいて、その後「Ａ４Ｂ６」に基づいて、更にその後「Ａ１Ｂ４」に基づいて、乱数テーブル決定部Ｂ５２による乱数テーブルＢ５３ａの更新、及び該乱数テーブルＢ５３ａに基づく乱数値出力部Ｂ５５による乱数値の出力が行われるようになっている。

乱数テーブル決定部Ｂ５２が取得したテーブル選択用乱数が「１」であり、上記のように乱数値の出力及び乱数テーブルＢ５３ａの更新が繰り返され、最終的に図７（ｂ）の「１」の行の右端に示す「Ａ４Ｂ６」に基づいて対応表の「３２１０」の乱数テーブルＢ５３ａに更新し「３」「２」「１」「０」の順で値の出力が完了した後は、乱数テーブル決定部Ｂ５２は再度テーブル選択用乱数（図７（ｂ）における１、２…Ｚの値）を取得し、この取得したテーブル選択用乱数の値とテーブル順序表に基づいて、上記同様に乱数テーブルＢ５３ａの更新及び乱数値出力部Ｂ５５による乱数値の出力が行われる。

また、テーブル順序表における最後の乱数テーブルＢ５３ａ（例えば、取得した乱数が「１」のときは「Ａ４Ｂ６」のテーブル）の更新及び乱数値出力部Ｂ５５による乱数値の出力が完了した後について、上記のように再度テーブル選択用乱数（図７（ｂ）における１、２…Ｚ）の値を取得するのではなく、例えば乱数テーブル決定部Ｂ５２が最初に取得したテーブル選択用乱数が「１」の場合において「Ａ４Ｂ６」の乱数テーブルＢ５３ａの更新及び乱数値の出力が完了した後に、テーブル選択用乱数「２」の順序、すなわち、「Ａ１Ｂ１」「Ａ１Ｂ２」「Ａ１Ｂ３」…の順序で乱数テーブルＢ５３ａの更新及び乱数値の出力を行うようにしてもよい。このように、乱数テーブル決定部Ｂ５２がテーブル選択用乱数を取得する回数を減らし（または例えばテーブル選択用乱数を取得せずに）、予め決められた順序（例えば、図７（ｂ）のテーブル順序表等）に基づいて乱数テーブルＢ５３ａの更新及び乱数値の出力を繰り返すようにしてもよい。

以上のように、実施例２では、乱数テーブル決定部Ｂ５２が図７（ａ）に示すような対応表に基づいて乱数値の出力と乱数テーブルＢ５３ａの更新を繰り返す処理を行い、実施例３では、乱数テーブル決定部Ｂ５２がテーブル選択用乱数を取得した後に所定の順序で乱数テーブルＢ５３ａを更新及び乱数値の出力を行うようになっている。実施例３は、実施例２と異なりテーブル順序表を設ける必要があるが、実施例２のようにテーブル更新毎にテーブル選択用乱数を取得する必要がなくなるため、プログラムによる負荷を小さくすることができるという利点がある。

なお、上述した乱数テーブルＢ５３ａに基づく乱数値の出力については、乱数テーブルＢ５３ａにおける値の格納領域毎にアドレス番号を付して、クロックの入力毎に該アドレス番号をずらすとともに、該アドレス番号に対応する格納領域の値を出力させるようにしてもよい。

以上、上記実施例２及び実施例３では、乱数テーブルＢ５３ａに規定された順序に基づいて乱数値を発生させる例を示したが、上記のような乱数テーブルＢ５３ａ及び乱数テーブル決定部Ｂ５２を用いないで、例えば、所定のクロックに基づいて所定の演算処理を行うことにより乱数値を発生させることも当然可能である。また、実施例２または実施例３により乱数値を発生させる場合にはクロックカウント回路Ｂ８１〜Ｂ８４は不要となる。また、乱数値を発生させるための構成については、上記実施例１〜３のいずれかに限定されることはない。例えば、実施例１と実施例２または実施例３とを組み合わせた構成にして、クロックカウント回路Ｂ８１〜Ｂ８４から出力されたカウント値に基づいて乱数テーブルＢ５３ａの値を生成するなどの方法によって乱数値を発生させるようにしてもよい。

ところで、乱数発生装置１２において、例えばクロックカウント回路Ｂ８１〜Ｂ８４等に異常が発生したり、または、乱数テーブルＢ５３ａの更新処理に不具合が発生したりすることにより、一定の乱数値が出力され続けるという問題が発生することがある。第１実施形態のスロットマシン１では、この異常を検出する異常判定手段Ｂ１００が設けられている。この異常判定手段Ｂ１００について、以下で説明する。異常判定手段Ｂ１００は、異常判定乱数取得部Ｂ１０１と、異常判定乱数記憶部Ｂ１０２と、異常判定乱数比較部Ｂ１０３と、異常判定部Ｂ１０４とを備えて構成されている（図６参照）。異常判定乱数取得部Ｂ１０１は、乱数発生装置１２から異常か否かを判定するための乱数（以下、異常判定用乱数と称する）を取得し、前記取得した異常判定用乱数は、ＲＡＭ１６またはＣＰＵレジスタの異常判定乱数記憶部Ｂ１０２に記憶される。異常判定乱数比較部Ｂ１０３は、異常判定乱数記憶部Ｂ１０２に記憶された乱数の値の比較を行い、異常判定部Ｂ１０４は、前記異常判定乱数比較部Ｂ１０３による比較結果に基づいて、乱数発生装置１２が正常か否かの判定を行う。

以上のように構成される異常判定手段Ｂ１００の処理について、図８に示すフローチャートを参照しながら説明する。まず、１個目の異常判定用乱数（以下、基準乱数と称する）を取得するため、ＣＰＵ１４により第２トリガ信号が第２ラッチ信号出力回路Ｂ７２に出力され、ステップＳ３０１に示す基準乱数のラッチが行われる。その後、ステップＳ３０２において、第２ラッチ信号が第２ラッチ信号出力回路Ｂ７２から出力されることにより、乱数のうちの下位８桁分が読み込まれ、ＣＰＵデータバスに出力された後、異常判定乱数記憶部Ｂ１０２に保存される（ステップＳ３０３）。そして、ステップＳ３０４にて、上位８桁分が読み込まれた後、ステップＳ３０５で、上位８桁分がＣＰＵデータバスに出力され、異常判定乱数記憶部Ｂ１０２に保存される。

そして、時間Δｔ（後に詳述）が経過した後、２個目の異常判定用乱数（以下、第１比較用乱数と称する）を取得するため、ＣＰＵ１４により入出力回路部Ｂ４０を介して第２トリガ信号が第２ラッチ信号出力回路Ｂ７２に出力され、ステップＳ３０６に示す比較用乱数のラッチが行われる。その後、ステップＳ３０７において、第２ラッチ信号が第２ラッチ信号出力回路Ｂ７２から出力されることにより、ステップＳ３０８において、乱数のうちの下位８桁分が読み込まれる。そして異常判定乱数記憶部Ｂ１０２に保存され、ステップＳ３０９にて、上位８桁分が読み込まれた後、ステップＳ３１０で、上位８桁分がＣＰＵデータバスに出力され、異常判定乱数記憶部Ｂ１０２に記憶される。

その後、ステップＳ３１１において、異常判定乱数記憶部Ｂ１０２に記憶された基準乱数と第１比較用乱数を用いて、異常判定乱数比較部Ｂ１０３が、これらの乱数値が同一であるか否かの比較を行う。そして、ステップＳ３１２において、異常判定乱数比較部Ｂ１０３の比較結果が同一でない場合、異常判定部Ｂ１０４が正常と判断して処理を終了する。また、ステップＳ３１３において、異常判定乱数比較部Ｂ１０３の比較結果が同一で且つ異常判定用乱数の取得回数が３回に達しておらず検索が終了していない場合、再度、ステップＳ３０６に戻り上記のように、異常判定乱数取得部Ｂ１０１が３個目の異常判定用乱数（以下、第２比較用乱数と称する）の１６ビット中の下位８ビットを取得しその後上位８ビットを取得し、取得した第２比較用乱数は異常判定乱数記憶部Ｂ１０２に記憶される（ステップＳ３０７〜３１０）。

そして、ステップＳ３１１に移行して、異常判定乱数記憶部Ｂ１０２に記憶された基準乱数（第１比較用乱数でもよい）と第２比較用乱数を用いて、異常判定乱数比較部Ｂ１０３が、これらの乱数値が同一であるか否かの比較を行う。そして、ステップＳ３１２にて異常判定乱数比較部Ｂ１０３の比較結果が同一でない場合、異常判定部Ｂ１０４は正常と判断して処理を終了する。また、異常判定乱数比較部Ｂ１０３の比較結果が同一であり、乱数の取得回数が３回に達し検索が終了した場合（すなわち、基準乱数、第１比較用乱数、及び第２比較用乱数が全て同一の値であると判断された場合）、異常と判断し処理を終了する。

なお、プログラムの処理時間については、ＣＰＵ１４のクロック周波数が８ＭＨｚである場合、ラッチから乱数の読み込みまで（ステップＳ３０１〜Ｓ３０２、Ｓ３０６〜Ｓ３０７）はそれぞれ０．８７５μｓ、乱数の保存（ステップＳ３０３、Ｓ３０５、Ｓ３０８、Ｓ３１０）はそれぞれ１．５μｓ、上位桁の乱数の読み込み（ステップＳ３０４、Ｓ３０９）はそれぞれ０．５μｓ、乱数の比較及び一致したか否かの判断（ステップＳ３１１、Ｓ３１２）は５．８７５μｓ、検索を終了するか否かの判断（ステップＳ３１３）は、１．６２５μｓかかり、その他の処理も加えると全体でおおよそ２８．３７５μｓとなる。

異常判定手段Ｂ１００は、異常と判断して処理を終了する場合、エラー表示部５ｃにエラーコードを表示させて、遊技機を遊技不可の状態にすることもできる。なお、エラーを表示する手段としては、上記エラー表示部５ｃに限られず、ランプ、音声、画像等で表示させてもよい。また遊技機単体で上記表示を行うのではなく、後述する第２実施形態のパチンコ機ＰＭのように、遊技機が外部集中端子基板７０（図３参照）を介して信号を出力し、遊技機に接続して設けられたホール全体の遊技機を管理する管理コンピュータに該信号を受信させることにより、管理コンピュータに異常が発生した旨を報知させるようにしてもよい。

以上のように、異常判定手段Ｂ１００は、２回または３回乱数の取得を行い乱数発生装置１２が正常か異常かの判断を行っているが、異常判定用乱数の取得回数が２回または３回である理由及び上記異常判定乱数取得部Ｂ１０１が乱数を取得する時間Δｔについて、以下で図９を参照しながら説明する。まず、乱数テーブルＢ５３ａを更新させる周期など、一通りの乱数値を出力する所定の時間Ｆ（以下、出力乱数値更新時間Ｆと称する）、乱数クロック発生回路Ｂ５１から発生するクロックの周期をｆ、異常判定乱数取得部Ｂ１０１が乱数を取得する間隔を上記のようにΔｔとすると、図９（ａ）及び（ｂ）に示すように、間隔Δｔは、出力乱数値更新時間Ｆより短い。こうすることにより、出力乱数値更新時間Ｆの間に少なくとも２回異常判定用乱数を取得できる可能性が高くなる。

ここで、一通りの乱数値を出力している出力乱数値更新時間Ｆの間において、乱数発生装置１２が正常に稼動している場合は、取得する乱数値は必ず異なった値となる。そこで、図９（ａ）のように、出力乱数値更新時間Ｆの間に２回異常判定用乱数を取得できたときは、これらの異常判定用乱数が同一であれば直ちに異常と判断できるが、図９（ｂ）のように、１回目の異常判定用乱数を取得してから２回目の異常判定用乱数を取得するまでの間に、出力乱数値更新時間Ｆが経過し例えば乱数テーブルＢ５３ａが更新されたような場合、取得した異常判定用乱数の値が同一であっても必ずしも異常とは判断できず、偶然同一の乱数値を取得した可能性もある。従って、異常判定用乱数を２回取得しただけでは、異常か否か（偶然同一の乱数値を取得したのか）を判断することはできない。

そこで、図９（ｂ）のように、１回目の異常判定用乱数を取得してから２回目の異常判定用乱数を取得するまでの間に出力乱数値更新時間Ｆが経過したとき（偶然同一の異常判定用乱数を取得したとき）のことを考慮して、異常判定手段Ｂ１００は、もう１回（合計３回）異常判定用乱数を取得することとしている。こうすれば、図９（ｂ）のように１回目の異常判定用乱数を取得してから２回目の異常判定用乱数を取得するまでの間に出力乱数値更新時間Ｆが経過したときでも、２回目の異常判定用乱数を取得してから再度出力乱数値更新時間Ｆが経過する前に３回目の異常判定用乱数を取得すれば、乱数発生装置１２が正常な場合２回目で取得した異常判定用乱数と３回目で取得した異常判定用乱数とは同一となることはありえないので、乱数値が同一であれば確実に異常であると判断できる。このようにして、異常判定手段Ｂ１００は、異常判定用乱数を取得する間隔Δｔを出力乱数値更新時間Ｆより短くし、出力乱数値更新時間Ｆの２周期の間に３回、この間隔Δｔで異常判定用乱数を取得することにより、確実に異常か否かの判定を行うことができる。

また、異常判定乱数取得部Ｂ１０１が乱数を取得する間隔Δｔについては、図９（ａ）及び（ｂ）の一部を拡大させた図９（ｃ）に示すように、乱数生成回路Ｂ８６に入力されるクロックの周期ｆよりは長い。間隔Δｔが周期ｆより短いと、上記クロックに基づき乱数値が変更される間に２回異常判定用乱数を取得することになり、この場合、同一の乱数値となるのは自明であり、このような場合を排除する必要があるからである。

以上のように、異常判定手段Ｂ１００の処理は行われるが、異常判定用乱数の取得及び判定のビット数の単位はいくつであっても構わない。例えば上述した実施例１のように、クロックカウント回路Ｂ８１，Ｂ８２，Ｂ８３，Ｂ８４を用いる場合には、異常判定用乱数を４ビット毎に取得、判定するようにし、これを４回繰り返すようにしてもよい。このように、４ビット毎に異常か否かの判定をすることにより、判定の精度がより高くなるとともに、例えば、クロックカウント回路Ｂ８１，Ｂ８２，Ｂ８３，Ｂ８４のうちのいずれかが故障するような、いわゆるビット不良の故障を検出することも可能となる。

また、上記では、異常判定乱数取得部Ｂ１０１が乱数を取得する間隔をΔｔとする例について示したが、このΔｔを周期とし、周期的に異常判定用乱数を取得してもよい。また、これとは逆にΔｔを必ずしも固定値とする必要もなく可変であってもよい。すなわち、異常判定乱数取得部Ｂ１０１が異常判定用乱数を取得する間隔については、周期的であってもまたは周期的でなくても、同様の効果が得られる。

なお、上記では、異常判定手段Ｂ１００が３回乱数を取得して、異常か否かを判断する例について説明したが、乱数を取得する回数は３回に限られることなく、４回、５回、またはそれ以上取得しても同じ効果が得られる。ただし、取得回数を増加させても効果は同一なのでプログラムの容量等を考慮した場合、３回が最適である。

次に、実際の遊技における抽選用乱数の取得及び上記異常判定手段Ｂ１００を稼動させるフロー等について、図１０（ａ）のフローチャートを参照しつつ説明する。なお、以下では、１６ビットの乱数を用いる例について説明するが、４ビット、８ビット等でもよく、特にビット数による制限はない。まず、実際の遊技における抽選用乱数の取得及び利用するために実行されるプログラムのフローについて説明する。スロットマシン１の電源が投入されると、必要なパラメータの初期化等を行った後、ステップＳ１００において、スタートレバーＳＴの操作によるオン信号（例えばハイ信号）を回動回転始動装置センサＢ１１が検出する。そして、入出力回路部Ｂ４０を介して、第１ラッチ信号出力回路Ｂ７１に第１トリガ信号が出力される。

続くステップＳ１１０においては、第１ラッチ信号出力回路Ｂ７１から、１６ビットの乱数値のうち下位８ビット分を読み込むための第１ラッチ信号が出力され、乱数生成回路Ｂ８６に入力される。そして、乱数生成回路Ｂ８６に記憶された乱数値が出力されて、ステップＳ１２０に進む。ステップＳ１２０においては、ステップＳ１１０で出力された乱数値がＣＰＵデータバスを経由して、入出力回路部Ｂ４０からＣＰＵ１４に送られる。そして、ステップＳ１３０に進む。このステップＳ１３０においては、ステップＳ１２０で出力された乱数値が、１６ビットの乱数値のうちの下位８ビット分として、抽選用乱数取得部Ｂ３４ａに格納される。そして、ステップＳ１４０に進む。

続くステップＳ１４０においては、第１ラッチ信号出力回路Ｂ７１から、１６ビットの乱数値のうち上位８ビット分を読み込むための第１ラッチ信号が出力され、乱数生成回路Ｂ８６に入力される。そして、乱数生成回路Ｂ８６に記憶された乱数値が出力されて、ステップＳ１５０に進む。ステップＳ１５０においては、ステップＳ１４０で出力された乱数値がＣＰＵデータバスを経由して、入出力回路部Ｂ４０からＣＰＵ１４に送られる。そして、ステップＳ１６０に進む。ステップＳ１６０においては、ステップＳ１５０で出力された乱数値が、１６ビットの乱数値のうちの上位８ビット分として、抽選用乱数取得部Ｂ３４ａに格納される。そして、先のステップＳ１３０で格納された下位８ビット分と合わせて、抽選結果を決定するための１６ビットの乱数値として取り扱われることとなる。

スロットマシン１における抽選用乱数の取得は上記のようなフローで行われるが、異常判定手段Ｂ１００による異常判定処理を、スタートレバーＳＴが操作され抽選用乱数を取得しているタイミングで行うことは好ましくない。その理由について以下で説明する。まず上述したように、スタートレバーＳＴが操作されスタートレバーＳＴのオン信号が出力されると、第１ラッチ信号出力回路Ｂ７１から第１ラッチ信号が出力されるが、この出力とほぼ同じタイミングで、第２ラッチ信号が第２ラッチ信号出力回路Ｂ７２から出力されると、出力される乱数値が、第１ラッチ信号と第２ラッチ信号のどちらによるものか、すなわち、抽選用乱数の取得によるものか、異常判定用乱数の取得によるものかがわからなくなるという事象が発生する。この事象が発生すると、例えば、スタートレバーＳＴの操作により出力される第１ラッチ信号による乱数値が当たりであったとしても、第２ラッチ信号により乱数値が切り替わり、取得した乱数値がスタートレバーＳＴの操作によるものでなくなり、本来当たりであったものが外れとなる、といったように抽選結果が変わる好ましくない問題が発生する。そこで、第１実施形態のスロットマシン１では、異常判定手段Ｂ１００を、以下の実施例４及び実施例５に示すタイミングで稼動させている。

上述したように、異常判定手段Ｂ１００は、最低３回（１回目の乱数値と２回目の乱数値が相違する場合は２回）異常判定用乱数を取得するが、実施例４は、この異常判定用乱数の取得タイミングを完全に抽選用乱数の取得タイミングに重ならないようにして取得するというものである。例えば、実施例４では、抽選用乱数取得処理実行フラグを用いる。そして、図１０（ａ）に示す抽選用乱数取得処理の開始直後（ステップＳ１００の実行前）に、抽選用乱数取得処理実行フラグをオンにし、抽選用乱数取得処理の終了直前（ステップＳ１６０の実行後）に、抽選用乱数取得処理実行フラグをオフにする処理を追加する。

そして、異常判定処理においては、基準乱数のラッチ（ステップＳ３０１）を開始させる前に、抽選用乱数取得処理実行フラグがオンであるか否かの確認処理を追加し、該フラグがオンであるときには該確認処理をループさせ、該フラグがオフになったときに初めて異常判定処理をステップＳ３０１から開始するようにしてもよい。上述したように異常判定処理に要する時間はＣＰＵ１４のクロック周波数が８ＭＨｚの時で２８．３７５μｓほどなので、抽選用乱数取得処理実行フラグがオフになった直後瞬時に異常判定処理を行うことができ、再度スタートレバーＳＴが操作され次の抽選用乱数取得処理と重ならないタイミングで異常判定処理を行うことができる。また、上記の方法に限らず、実施例４では、スタートレバーＳＴが操作され、それに伴い抽選用乱数取得処理が行われステップＳ１６０まで完了したことを検出し、その後に異常判定処理を開始するようにしてもよい。

また、実施例４では、上記に限らず、抽選用乱数を取得していないことを条件に異常判定用の乱数を取得し異常判定処理を開始すればよいので、抽選用乱数の取得が可能な、ベットを受け付けてからスタートレバーＳＴが操作されオン信号が出力されるまでの間以外のタイミングで異常判定処理を開始させるようにしてもよい。例えば、スタートレバーＳＴが操作されオン信号が出力されてからリールの回転が開始され回転速度が定速になるまでの間、メダルの払出処理中、大当たりの開始デモ期間、または大当たりの終了デモ期間、等が好ましいタイミングとして例示される。

実施例５では、３回の異常判定用乱数の取得のうち、１回目の異常判定用乱数（基準乱数）の取得を、抽選用乱数の取得と併せて実施しようとする方法である。すなわち、異常判定処理（ステップＳ３０１〜Ｓ３１３）のうち、基準乱数の取得（ステップＳ３０１からＳ３０５まで）を、抽選用乱数取得処理と併せて行おうとするものである。具体的には、図１０（ｂ）のフローチャートに示すように、図１０（ａ）に示す抽選用乱数の取得フローとほぼ同様の処理を行うが、下位８ビット出力（ステップＳ２２０）の後の乱数の格納処理（ステップＳ２３０）、及び上位８ビット出力（ステップＳ２５０）の後の乱数格納処理（ステップＳ２６０）において、取得した乱数値を抽選用乱数取得部Ｂ３４ａに格納するだけでなく、これを１回目の異常判定用乱数（基準乱数）として異常判定乱数記憶部Ｂ１０２に保存させる。

上記のように基準乱数を異常判定乱数記憶部Ｂ１０２に記憶させた後は、実施例４のように抽選用乱数取得処理が実行されていないことを条件として、ステップＳ３０６〜Ｓ３１３の処理を行い、異常判定用乱数の取得、比較、そして正常か異常かの判断を行えば、抽選用乱数の取得に影響を与えることなく、異常判定用乱数の取得及び正常か否かの判定ができる。

以上、実施例４では、異常判定処理における３回の異常判定用乱数の取得を、抽選用乱数の取得と重ならないタイミングで行い、実施例５では、３回の異常判定用乱数の取得のうち１回目を抽選用乱数の取得と同時に行い、残りの２回の異常判定用乱数の取得を抽選用乱数の取得と重ならないタイミングで行う例を示した。上記のように実施例５では、１回目の異常判定用乱数の取得を抽選用乱数の取得と併せて実施できるため、実施例４と比較して、異常判定処理のプログラムの容量を減らすことが可能となりこの点では有利である。

以上、第１実施形態のスロットマシン１においては、乱数発生装置１２が役抽選手段Ｂ３４に対応して１つ設けられる例について説明したが、役抽選手段Ｂ３４のみならず、図柄または演出パターンを抽選するプログラムに用いられる乱数発生装置など、複数の乱数発生装置が設けられている場合にも、本発明に係る異常判定処理を適用させることができる。具体的には、異常判定を行う優先度が高い乱数発生装置に対して優先的に異常判定処理を適用させてもよいし、全ての乱数発生装置に対して異常判定処理を適用させてもよい。

また、第１実施形態では、異常判定処理をスロットマシンに適用させた例について説明したが、本発明に係る異常判定処理を適用させる対象の遊技機としては、スロットマシンに限定されない。以下、異常判定処理をパチンコ機ＰＭに適用させた例を第２実施形態として、特に第１実施形態と異なる部分を強調させながら図１１〜図１５を参照して説明する。

まず、上記遊技機の一例として説明するパチンコ機ＰＭの概要構成を図１１および図１２を参照して説明する。図１１に示すように、パチンコ機ＰＭは、外郭方形枠サイズに構成されて縦向きの固定保持枠をなす外枠１０１の開口前面に、これに合わせた方形枠サイズに構成されて開閉搭載用の前枠１０２が正面左側上下に配設されたヒンジ部材１０３ａ，１０３ｂにより横開き開閉および着脱が可能に取り付けられ、正面右側に設けられた施錠装置１０４を利用して通常は外枠１０１と係合された閉鎖状態に保持される。

前枠１０２の正面側には、前枠１０２の前面域に合わせた方形状をなし中央部に取り付けられたポリカーボネート板やガラス板等の透明板材を通して遊技盤１２０を透視可能なガラス扉１０５と、球皿に貯留された遊技球を整列させて１個ずつ打球発射装置１０９（図１２を参照）に導く上球皿１０６とが、ともに左側縁に内蔵されたヒンジ機構により横開き開閉および着脱が可能に組付けられ、通常は施錠装置１０４および図示しないロック機構を利用して前枠１０２の前面を覆う閉止状態で保持される。上球皿１０６のうち横型長方形をなし前枠１０２に対して開閉可能な当て板１０６ａの左側上部には賞球払出用の賞球払出口１０６ｂが設けられている。上球皿１０６の左側下部には、遊技の展開状況に応じた効果音を発生させる図示しないスピーカからの音声が外部に放出される放音部１０６ｃが設けられている。また、前枠１０２の下部には遊技球を貯留する下球皿１０７が設けられ、この下球皿１０７と並んで遊技球の発射操作を行う操作ハンドル１０８が取り付けられている。

遊技盤１２０は、板厚１９ｍｍ程度の積層合板を所定形状に切断等して、その表面に所定意匠のセルを貼り付けた化粧板（ベニヤとも称される）１２１を基板として構成される。化粧板１２１の前面側には、帯状の外レール１２３ａおよび内レール１２３ｂが円弧状に固設され、これらの外レール１２３ａ及び内レール１２３ｂで囲まれた内側に遊技領域ＰＡが区画される。遊技領域ＰＡには、第１始動入賞具１２４ａ、第２始動入賞具１２４ｂ、一般入賞具１２５並びに大入賞具１２６を備えたアタッカー等の入賞具、および遊技の進行状況に応じて所定の図柄を遊技者が視認可能に表示させる図柄表示装置１２８などが取り付けられ、遊技領域ＰＡの下端には入賞具１２４ａ，１２４ｂ，１２５，１２６に入賞せずに落下した遊技球を遊技盤１２０の裏面側に排出させるアウト口１２７が設けられている。また、図柄表示装置１２８の上方には４個の特別図柄保留ランプ１９０，１９０，１９０，１９０が設けられている。図柄表示装置１２８は、遊技盤１２０のほぼ中央に位置しており、３桁の絵柄の組合せからなる「特別図柄」を液晶画面にて変動表示させるもので、この特別図柄のうち、３桁がいずれも同一種類の絵柄の組合せからなるものを「当たり図柄」と称する。

第１始動入賞具１２４ａ又は第２始動入賞具１２４ｂへの入賞があると、上球皿１０６の賞球払出口１０６ｂから所定数の賞球（例えば５球）が遊技者に払い出されるのに加え、図柄表示装置１２８が作動し、図柄の変動が開始される。この変動の結果、停止表示される図柄が当たり図柄の場合には、遊技者にとって有利な「大当たり遊技」が発生する。

この大当たり遊技においては、普段は閉鎖している大入賞具１２６が開放される。大入賞具１２６への入賞があると、賞球払出口１０６ｂから所定数（例えば１５球）の賞球が遊技者に払い出される。この大入賞具１２６は、開放されてから所定時間（例えば３０秒）経過するか、又は所定数（例えば１０球）の入賞があるかのいずれかにより一旦閉鎖する。そして、この大入賞具１２６が開放されている間に、この大入賞具１２６の内部に設けられている図示しないＶゾーンへの入賞があると、大入賞具１２６は一旦閉鎖した後、再度開放することとなっている。これにより、大入賞具１２６の開放は、最大１６回連続することが可能となっている。また、大入賞具１２６が１６回開放し終えるか、又は大入賞具１２６の開放中に上記Ｖゾーンへの入賞がなかった場合には、この大当たり遊技は終了する。

なお、図柄表示装置１２８における変動表示の最中などに打球が第１始動入賞具１２４ａ又は第２始動入賞具１２４ｂに入賞した場合には、特別図柄保留ランプ１９０，１９０，１９０，１９０が最大４個まで点灯することとなっている。すなわち、この特別図柄保留ランプ１９０，１９０，１９０，１９０が点灯している個数分に相当する回数だけ、以後の図柄表示装置１２８の作動が保証されることとなっている。

第１始動入賞具１２４ａ内における打球の流路には、第１始動入賞具１２４ａへの打球の入賞を検出して検出信号を出力し、図柄表示装置１２８における図柄の変動表示を開始させるための第１始動入賞センサ１５１が設けられている。この第１始動入賞センサ１５１は磁気センサを用いており、検出信号としてハイ信号およびロー信号の２通りの状態をとる第１入賞信号を出力する。この第１入賞信号は、打球を検出していないときにはハイ信号として出力され、打球を検出している間のみロー信号として出力される。なお、光学的又は機械的センサがこの第１始動入賞センサ１５１として使用されることもある。

また、第２始動入賞具１２４ｂ内における打球の流路には、第１始動入賞センサ１５１と同じ磁気センサにより第２始動入賞具１２４ｂへの打球の入賞を検出して検出信号を出力し、図柄表示装置１２８における図柄の変動表示を開始させるための第２始動入賞センサ１５２が設けられている。この第２始動入賞センサ１５２は、検出信号としてハイ信号及びロー信号の２通りの状態をとる第２入賞信号を出力する。そして、この第２入賞信号は、打球を検出していないときにはハイ信号を出力しているが、打球が通過している間のみロー信号を出力する。なお、光学的又は機械的センサがこの第２始動入賞センサ１５２として使用されることもある。以下では、上記第１入賞信号と第２入賞信号とを総称して、単に「入賞信号」と称する。

図１２に示すように、前枠１０２の裏面下部には、遊技球を外レール１２３ａに向けて発射する打球発射装置１０９、および操作ハンドル１０８の回動操作を受けて打球発射装置１０９の作動を制御する発射装置制御基板２００が取り付けられている。また、上球皿１０６の背後には、通常は閉鎖保持される上球皿１０６によりその前面側が覆われている遊技補助盤と称される補助機構部が形成され、その前面側に打球発射装置１０９によって打ち出された遊技球を外レール１２３ａに向けて案内する発射レールや、遊技領域ＰＡに到達できずに打球発射装置１０９側に戻ってきたファール球を下球皿１０７に排出させるファール球回収経路部材、遊技の展開状況に応じた効果音を発生させる図示しないスピーカなどが取り付けられている。

また、前枠１０２の背後には、裏セット盤１３０が取り付けられている。この裏セット盤１３０は、外枠１０１の内寸サイズよりも幾分小さめの方形状をなし、中央に表裏貫通する窓口１３１ｗを有して一体成形された基枠体１３１をベースとして構成される。基枠体１３１の側縁部には上下に所定間隔をおいて裏セット盤揺動ヒンジ部材１３２，１３３が固定されており、この上下の裏セット盤揺動ヒンジ部材１３２，１３３を前枠１０２側の上下の固定ヒンジ部材１１２，１１３に係合させて揺動あるいは係脱させることで、裏セット盤１３０が前枠１０２の背後に横開き開閉および着脱可能に装備され、通常は３箇所の閉鎖レバー１３４を利用して前枠１０２の背面を覆うように閉鎖保持される。

裏セット盤１３０には、窓口１３１ｗを取り囲むようにして賞球を払い出すための賞球経路が設けられる。すなわち、基枠体１３１の裏面側には、遊技球の貯留・供給を行うタンク部材１３５、タンク部材１３５から供給される遊技球を整列させて流下させる整列樋部材１３６、整列樋部材１３６から供給される遊技球を受けて所定数量の遊技球を待機保持させる賞球待機通路１３７、賞球待機通路１３７に待機された遊技球を所定の入賞条件等に基いて払い出す球払出装置１３８、球払出装置１３８から払い出された遊技球を上下の球皿１０６，１０７に導く賞球払出経路１３９などの賞球経路が設けられている。また、基枠体１３１の前面側には、窓口１３１ｗの下方に位置して遊技盤１２０の裏面側に排出されたアウト球およびセーフ球、球抜き機構によって賞球経路の途上から排出された抜き球等を集合させる図示しない集合経路が形成され、基枠体１３１の裏面側には集合経路と繋がって集合された遊技球を遊技施設側の回収バケットに排出させる図示しない球排出経路が形成されている。

裏セット盤１３０の裏面各部には、パチンコ機ＰＭの作動を統括的に制御する主基板７００や、主基板７００からの指令信号に基いて球払出装置１３８の作動制御を行う球払出基板３００、効果照明や効果音の作動制御を行うランプ・音声制御基板４００、これらの制御基板や各種電子機器等に電力を供給する電源基板５００、遊技ホールに設置された遊技機管理装置（管理コンピュータ）に対して各種の遊技情報を出力する外部接続装置としての外部端子板６００などの回路基板が着脱交換可能に取り付けられ、各回路基板や電子機器が図示しないワイヤーハーネスで接続されてパチンコ機ＰＭが構成される。また、球払出基板３００の下方には、主基板７００を含むこれら回路基板に何らかの異常動作等が生じたときに、これを発光ダイオードによる画面にて報知するためのエラー表示装置１６１（エラーＬＥＤ）が設けられている。

パチンコ機ＰＭは、ガラス扉１０５、上球皿１０６、裏セット盤１３０等がそれぞれ閉鎖され、前枠１０２が外枠１０１に閉鎖施錠された状態で遊技に供される。遊技は上球皿１０６に遊技球を貯留させて操作ハンドル１０８を回動操作することにより開始され、上球皿１０６に貯留された遊技球が１球ずつ打球発射装置１０９に送られ操作ハンドル１０８の回動操作角度に応じた強度で遊技領域ＰＡに打ち出されてパチンコゲームが展開される。

次に、パチンコ機ＰＭを制御する制御システムの概略を図１３を参照しながら説明する。本制御システムは、主基板７００、第１始動入賞センサ１５１、第２始動入賞センサ１５２、図柄表示装置１２８、外部端子板６００およびエラー表示装置１６１を有して構成され、これらがケーブル等により電気的に接続されている。主基板７００は、パチンコ機ＰＭの動作全体を管理するシステムプログラム及び遊技用の実行プログラムが予め記憶されている半導体メモリ等で形成された記憶部を有しこれらのプログラムを実行するメインコントロール部７３０と、後述する当たりか否かの決定等に用いられる乱数（０〜６５５３５の６５５３６個の乱数値）を発生させる乱数発生装置７５０とから構成されている。

主基板７００は、図１３に示すように、外部端子板６００を介してパチンコ機ＰＭ外部に電気的に接続されており、主基板７００から出力される各種の遊技情報をパチンコ機ＰＭ外部の管理コンピュータに対して伝送させることができるようになっている。この遊技情報には、何らかの異常を検出した主基板７００から出力される報知信号が含まれており、管理コンピュータに対してパチンコ機ＰＭの異常を報知させることができるため、遊技ホールはこの異常を直ちに認識することが可能となっている。さらに、エラー表示装置１６１がそれぞれ配線ケーブルを介して主基板７００に接続されているため、主基板７００等の各回路基板における異常を検出した主基板７００から出力される報知信号により、エラー表示装置１６１の点灯を行わせることができる。

メインコントロール部７３０は、基準クロック発生回路７３１、ＣＰＵ７３２、ＲＯＭ７３３、及びＲＡＭ７３４を備えて構成され、メインコントロール部７３０が実行すべき制御プログラム及び制御の過程で必要なデータはＲＯＭ７３３に記載されている（図１４参照）。また、基準クロック発生回路７３１は、パチンコ機ＰＭの制御の中枢を担うＣＰＵ７３２の動作基準をなす基準クロックを発生する回路であって、水晶発振器や水晶振動子等を用いて所定間隔のパルス（クロック信号）を発生するものである。また、このパルスを分周部（不図示）において適宜分周したものを基準クロックとすることもできる。

メインコントロール部７３０において実行される（ＣＰＵ７３２が実行する）制御プログラムは、図１３に示すように、当たりか否かを決定する当たり決定手段Ｂ１３４と、当たりが出る確率を変動させる確率変動を行うか否かを決定する確率変動決定手段Ｂ１３５と、異常判定手段Ｂ２００とを備えて構成される。乱数発生装置７５０は、上記当たり決定手段Ｂ１３４及び確率変動決定手段Ｂ１３５に対応した当たり決定用乱数発生装置７５０ａ及び確率変動決定用乱数発生装置７５０ｂを備えて構成されている。それぞれの乱数発生装置７５０ａ，７５０ｂは、乱数を発生させるために設けられ、第１実施形態の乱数発生装置１２の乱数クロック発生回路Ｂ５１と同様に、乱数クロック発生回路Ｂ１５１等を備えて構成されている（後に詳述）。

当たり決定手段Ｂ１３４は、決定用乱数取得部Ｂ１３４ａと、当たり決定部Ｂ１３４ｂとを備えて構成され、決定用乱数取得部Ｂ１３４ａは、当たり決定用乱数発生装置７５０ａが発生させた乱数を決定用乱数（当否乱数）として取得し、当たり決定部Ｂ１３４ｂは、該決定用乱数の値に基づいて、当たりか否かを決定する。確率変動決定手段Ｂ１３５は、決定用乱数取得部Ｂ１３５ａと、確率変動決定部Ｂ１３５ｂとを備えて構成され、決定用乱数取得部Ｂ１３５ａは、確率変動決定用乱数発生装置７５０ｂが発生させた乱数を決定用乱数として取得し、確率変動決定部Ｂ１３５ｂは、該決定用乱数の値に基づいて、確率変動をするかしないかを決定する。

また、ＲＯＭ７３３には、当たりか否かを決定するために用いる当たり決定テーブル、及び確率変動をするか否かを決定するために用いる確率変動決定テーブルが格納されており、これらのテーブルには、決定用乱数取得部Ｂ１３４ａ，Ｂ１３５ａが取得した乱数値（以下、決定用乱数と称する）の全範囲について、一の乱数値に対して、例えば「当たり乱数」か、それとも「外れ乱数」かの一意な結果が定まるようなデータが記録されている。当たり決定部Ｂ１３４ｂ及び確率変動決定部Ｂ１３５ｂは、決定用乱数取得部Ｂ１３４ａ，Ｂ１３５ａが取得した決定用乱数の値と上記テーブルのアドレス値とを比較参照して、当該乱数値に対応する結果を取得する。すなわち、これらのテーブルのアドレス値に対応して１つの結果が特定されることになっている。

乱数発生装置７５０は、図１４に示すように、乱数クロック発生回路Ｂ１５１、クロック反転回路Ｂ１６１、並びに第１及び第２ラッチ信号出力回路Ｂ１７１，Ｂ１７２により構成される。これらは、それぞれ、第１実施形態の、乱数クロック発生回路Ｂ５１、第１及びＢ６１、並びに第１及び第２ラッチ信号出力回路Ｂ７１，Ｂ７２と同一の構成、及び同様の役割を果たすものであるが、入出力回路部Ｂ１４０に入出力される信号が、スタートレバーＳＴの操作に応じて出力される操作信号ではなく、第１始動入賞具１２４ａもしくは第２始動入賞具１２４ｂへの入賞に伴う第１始動入賞センサ１５１または第２始動入賞センサ１５２が出力した入賞信号である点が異なる。入出力回路部Ｂ１４０は、第１始動入賞センサ１５１または第２始動入賞センサ１５２からの入賞信号に基づいて、第１ラッチ信号出力回路Ｂ１７１に第１トリガ信号を送出し、これにより、上記決定用乱数（当たり決定用乱数、確率変動決定乱数）を取得できるようになっている。なお、第１実施形態と同様、クロック反転回路Ｂ１６１及び第１ラッチ信号出力回路Ｂ１７１を第１ラッチクロック同期回路Ｂ１６６、または、クロック反転回路Ｂ１６１及び第２ラッチ信号出力回路Ｂ１７２を第２ラッチクロック同期回路Ｂ１６７として、それぞれ一体として設けてもよい。

上述した決定用乱数を出力する手段としては、第１実施形態と同様の、クロックカウント回路Ｂ８１，Ｂ８２，Ｂ８３，Ｂ８４及びカウント値記憶回路Ｂ９１に相当するクロックカウント回路Ｂ１８１，Ｂ１８２，Ｂ１８３，Ｂ１８４及びカウント値記憶回路Ｂ１９１（実施例１）、または、乱数テーブル（実施例２及び実施例３）を用いることができる。実施例１を採用した場合は、クロックカウント回路Ｂ１８１，Ｂ１８２，Ｂ１８３，Ｂ１８４及びカウント値記憶回路Ｂ１９１を用いてカウント値を乱数値として出力させる。また、実施例２及び実施例３（図７参照）を採用した場合、時間Ｆごとに乱数テーブルを更新し、更新した乱数テーブルに基づいて乱数値を一通り出力させ、乱数テーブルの更新と乱数値の出力を繰り返す。

乱数発生装置７５０は、第１実施形態の乱数発生装置１２と同じように、以上の実施例１〜３のいずれか、または、これらを組み合わせた構成等を用いて乱数値を生成し、生成した乱数をＣＰＵデータバスに出力させることにより乱数を発生させるが、第１実施形態と同様、一定の乱数値が出力され続ける問題が発生することがある。第２実施形態のパチンコ機ＰＭには、この異常を検出するプログラムである異常判定手段Ｂ２００が設けられている。この異常判定手段Ｂ２００は、図６に示す第１実施形態の異常判定手段Ｂ１００と同じ構成となっており、異常判定乱数取得部と、異常判定乱数記憶部と、異常判定乱数比較部と、異常判定部とを備えて構成される。すなわち、異常判定手段Ｂ２００においては、異常判定用乱数として、基準乱数及び第１比較用乱数を間隔Δｔ毎に取得し、基準乱数と第１比較用乱数が同一の場合にのみ、第２比較用乱数を取得し、基準乱数、第１比較用乱数、及び第２比較用乱数が全て同一の値であると判断した場合にのみ異常と判断するという処理を行う（図８のステップＳ３０１〜Ｓ３１３参照）。

異常判定手段Ｂ２００は、異常と判断して処理を終了する場合、上述した報知信号、すなわち、主基板７００から異常が発生した旨の信号を出力する処理を行う。具体的には、エラー表示装置１６１に該信号を出力しエラー表示装置１６１を点灯させたり、また、該信号をパチンコ機ＰＭ外部の管理コンピュータに送出し、管理コンピュータにその旨を表示させたりすることができる。

また、異常判定手段Ｂ２００による異常判定用乱数の取得の間隔も第１実施形態と同様にΔｔとなっており、Δｔは、出力乱数値更新時間Ｆ（乱数テーブルの更新時間Ｆ等）より短く且つクロックの周期ｆより長くなっている（図９参照）。そして、第１実施形態と同様、より細かいビット数単位で異常判定を行うことにより、判定の精度を高め、ビット不良を検出することも可能である。更に、乱数を取得する回数も３回に限定されず、４回、５回、またはそれ以上取得しても同じ効果が得られる点、Δｔが固定値（周期的）であっても可変値（非周期的）であってもよい点、は第１実施形態と同様である。

次に、実際の遊技における当たり決定及び確率変動決定用の乱数（以下、遊技用乱数と称する）の取得、利用の手順を、図１５に示すフローチャートを参照しつつ説明する。なお、下記において示されるフローチャートに沿って、ＣＰＵ７３２により制御プログラムが実行されるが、ＣＰＵ７３２が実行すべき当該制御プログラム及び制御の過程で必要なデータはＲＯＭ７３３に格納されている。

まず、パチンコ機ＰＭの電源が投入されると、必要なパラメータの初期化等を行った後、所定のメインルーチンに従って遊技の処理に関するプログラムが実行される。このメインルーチンに呼び出されるサブルーチンとして、上述した遊技用乱数取得処理が図１５に示すフローチャートに従って実行される。まず、ステップＳ６００で第１始動入賞具１２４ａ及び第２始動入賞具１２４ｂへの打球の入賞がチェックされる。

ここで、ＣＰＵ７３２による始動入賞センサ１５１，１５２からの入賞信号の検出周期は、所定の周期に設定されている。そして、ある検出周期において入賞信号がロー信号であることが検出され、且つ、その次の検出周期及びさらにその次の検出周期と２回連続でハイ信号が検出された場合にのみ有効な入賞と判定される。続くステップＳ６１０においては、第１始動入賞具１２４ａへの入賞があったか否かが判断される。ここで、入賞がなかったと判断された場合、もしくは入賞はあったものの既に保留球数が所定の上限個数（例えば４個）に達している場合には、ステップＳ７００に進む。一方、保留球数が上限個数未満で、且つ、入賞があったと判断された場合には、保留球数を１加算した上で、ステップＳ６２０に進む。

ステップＳ６２０においては、第１ラッチ信号出力回路Ｂ１７１から、１６ビットの乱数値のうち下位８ビット分を読み込むための第１ラッチ信号が出力され、乱数生成回路Ｂ１８６に入力される。そして、乱数生成回路Ｂ１８６に記憶された乱数値が出力される（ステップＳ６３０）。ステップＳ６４０においては、上記の段階で出力された乱数値が、１６ビットの乱数値のうちの上位８ビット分として、ＲＡＭ７３４の決定用乱数取得部Ｂ１３４ａ，１３５ａに格納される。そして、ステップＳ６５０に進む。ステップＳ６５０においては、第１ラッチ信号出力回路Ｂ１７１から、１６ビットの乱数値のうち上位８ビット分を読み込むための第１ラッチ信号が出力され、乱数生成回路Ｂ１８６に入力される。そして、乱数生成回路Ｂ１８６に記憶された乱数値が出力され（ステップＳ６６０）、ステップＳ６７０へ進む。ステップＳ６７０においては、上記の段階で出力された乱数値が、１６ビットの乱数値のうちの上位８ビット分として、決定用乱数取得部Ｂ１３４ａ，Ｂ１３５ａに格納される。そして、先のステップＳ６４０で格納された下位８ビット分と合わせて、１６ビットの乱数値として取り扱われる。

図１５のステップＳ７００〜Ｓ７６０においては、ステップＳ７００において、第２始動入賞具１２４ｂへの入賞があったか否かが判断され、入賞がなかったと判断された場合、もしくは入賞はあったものの既に保留球数が上限個数に達している場合には、処理を終了してメインルーチンに戻る。また、上記入賞があり且つ保留球数が上限個数未満の場合は、ステップＳ７１０へ進み、上述したステップＳ６２０〜Ｓ６７０と同様の処理を行い、１６ビットの遊技用乱数を取得する。

パチンコ機ＰＭにおける遊技用乱数の取得は上記のようなフローで行われるが、異常判定手段Ｂ２００による異常判定処理を、第１始動入賞具１２４ａまたは第２始動入賞具１２４ｂへの入賞が検出され、遊技用乱数を取得しているタイミングで行うことは好ましくない。その理由について以下で説明する。まず第１始動入賞具１２４ａまたは第２始動入賞具１２４ｂへ入賞したとき第１ラッチ信号出力回路Ｂ１７１から第１ラッチ信号が出力されるが、この出力とほぼ同じタイミングで、第２ラッチ信号出力回路Ｂ１７２から第２ラッチ信号が出力されると、記憶された乱数値が、第１ラッチ信号と第２ラッチ信号のどちらによるものかわからなくなるという事象が発生する。そして、第１始動入賞具１２４ａまたは第２始動入賞具１２４ｂへの入賞による第１ラッチ信号による乱数値が当たりであったとしても、第２ラッチ信号により乱数値が切り替わり、本来当たりだったものが外れとなるという問題が発生する。そこで、第２実施形態のパチンコ機ＰＭでは、異常判定手段Ｂ２００を、以下の実施例６及び実施例７に示すタイミングで稼動させている。

異常判定手段Ｂ２００は、最低３回（１回目の乱数値と２回目の乱数値が相違する場合は２回）異常判定用乱数を取得するが、実施例６は、この異常判定用乱数の取得タイミングを完全に遊技用乱数の取得タイミングに重ならないようにして取得するというものである。例えば、上記遊技用乱数取得処理において、第１始動入賞フラグ及び第２始動入賞フラグを設け、ステップＳ６１０における、第１始動入賞具１２４ａへの入賞があるか否か及び保留球数が上限個数に達しているか否かの判断を行った後、入賞があり且つ保留球数が上限個数に達していないと判断したときに（ステップＳ６２０に移行する前に）第１始動入賞フラグをオンにし、入賞がなかったときまたは保留球数が上限個数に達しているときに（ステップＳ７００に移行する前に）第１始動入賞フラグをオフに処理を追加する。同様にステップＳ７００における第２始動入賞具１２４ｂへの入賞があるか否か及び保留球数が上限個数に達しているか否かの判断を行った後、入賞があり且つ保留球数が上限個数に達していないと判断したときに（ステップＳ７１０に移行する前に）第２始動入賞フラグをオンにし、入賞がなかったときまたは保留球数が上限個数に達しているときに（メインルーチンに戻る前に）第２始動入賞フラグをオフにする処理を追加する。

そして、異常判定手段Ｂ２００においては、基準乱数のラッチ（ステップＳ３０１）を開始させる前に、第１始動入賞フラグ及び第２始動入賞フラグの両方がオフであるか否かの確認処理を追加し、両方がオフでないときには該確認処理をループさせ、両方がオフになったときに初めてステップＳ３０１から処理を開始するようにすればよい。

また、実施例６では、上記に限らず、遊技用乱数を取得していないことを条件に異常判定用の乱数を取得すればよいので、例えば、操作ハンドル１０８が操作されていないことを検出したときに異常判定処理を開始してもよいし、ＲＡＭがクリアされたとき、または、パチンコ機ＰＭの電源を投入した直後の、初期動作中や遊技に関するバックアップデータが存在しないときに異常判定処理を開始してもよい。

実施例７では、３回の異常判定用乱数の取得のうち、１回目の異常判定用乱数（基準乱数）の取得を、遊技用乱数の取得と併せて実施しようとする方法である。すなわち、異常判定手段Ｂ２００が行う異常判定処理（ステップＳ３０１〜Ｓ３１４）のうち、基準乱数値の取得（ステップＳ３０１からＳ３０５まで）を、決定用乱数取得処理と併せて行おうとするものである。具体的には、図１５のフローチャートに示す遊技用乱数の取得フローとほぼ同様の処理を行うが、下位８ビットの乱数格納処理（ステップＳ６４０）、及び上位８ビットの乱数格納処理（ステップＳ６７０）において、取得した乱数値をＲＡＭ７３４の決定用乱数取得部Ｂ１３４ａ，１３５ｂの決定用乱数取得部Ｂ１３４ａ，１３５ｂに格納するだけでなく、これを基準乱数として異常判定手段Ｂ２００の異常判定乱数記憶部に保存させる。なお、第２始動入賞具１２４ｂの入賞を検出した（ステップＳ７００）後の、下位ビット格納（ステップＳ７３０）及び上位ビット格納（ステップＳ７６０）のタイミングで異常判定乱数記憶部に保存させてもよい。

異常判定手段Ｂ２００は、上記のように基準乱数を異常判定乱数記憶部Ｂ１０２に記憶させた後は、実施例６のように遊技用乱数取得処理が実行されていないことを条件としてステップＳ３０６〜Ｓ３１３の処理を行い、異常判定用乱数の取得、比較、そして乱数発生装置７５０が正常か異常かの判断を行えば、遊技用乱数の取得に影響を与えることなく、異常判定用乱数の取得及び判定ができる。

以上、実施例６では、異常判定処理における３回の異常判定用乱数の取得を、抽選用乱数の取得と重ならないタイミングで行い、実施例７では、３回の異常判定用乱数の取得のうち１回目を遊技用乱数の取得と同時に行い、残りの２回の異常判定用乱数の取得を遊技用乱数の取得と重ならないタイミングで行う例を示した。上記のように実施例７では、１回目の異常判定用乱数の取得を遊技用乱数の取得と併せて実施できるため、実施例６と比較して異常判定処理のプログラムの容量を減らすことが可能となりこの点では有利である。ところが、パチンコ機ＰＭでは遊技が実行されている限り、遊技用乱数の取得がランダムに行われるため、異常判定用乱数の取得を間隔Δｔで行わなければならないことなどを考えると、実施例６のように、確実に遊技用乱数の取得が行われていないタイミングを検出してから異常判定処理を行う方が、上述した、乱数値が上記第１ラッチ信号と第２ラッチ信号のどちらによるものかわからなくなるという事象の発生を確実に排除できる。

しかし、実施例７の場合において、例えば２個連続して打球が第１始動入賞具１２４ａまたは第２始動入賞具１２４ｂに入賞したとしても、上記異常判定処理を行うことは可能である。図１６（ａ）に示すように、２個連続して打球が第１または第２始動入賞具１２４ａ，１２４ｂに入った場合において、打球の直径（連続した２つの打球間の距離）をα、第１または第２始動入賞センサ１５１，１５２における打球の通過距離をβ、打球がαの距離を通過する時間をΔｔ₄、第１または第２始動入賞センサ１５１，１５２を通過する時間をΔｔ₂とする。この場合、１個目の打球が検出されてから２個目の打球が検出されるまでの時間がΔｔ₄になり、これは、図１６（ｂ）に示すように上記センサを通過し入力受付をしている時間Δｔ₂より長い。また、遊技用乱数の取得間隔をΔｔ₃とすると、遊技用乱数は打球の入賞を検出、すなわちΔｔ₂が開始されてから行われる。ここで、Δｔ₂はおおよそ４０ｍｓ、Δｔ₃はその１０分の１の４ｍｓ程度であるため、Δｔ₂間における抽選用乱数の取得は、図１６（ｃ）に示すようなタイミングで行われる。すなわち、Δｔ₂の開始から最大でも８ｍｓの間には遊技用乱数の取得が完了することになり、異常判定用乱数の取得はその後、Δｔ₂−２Δｔ₃の間（最小でも３２ｍｓの間）に行えばよいことになる。従って、上述したように異常判定処理に要する時間は２８．３７５μｓ程度であるため、実施例７の場合においても、図１６（ｃ）のΔｔ₂−２Δｔ₃の間（最小でも３２ｍｓの間）に異常判定用乱数を取得し、異常判定処理を行うことは十分可能である。

以上、第２実施形態のパチンコ機ＰＭにおいては、乱数発生装置７５０が当たり決定用乱数発生装置７５０ａと確率変動決定用乱数発生装置７５０ｂとを備え、当たり決定用乱数発生装置７５０ａと確率変動決定用乱数発生装置７５０ｂとがそれぞれ当たり決定部Ｂ１３４ｂと確率変動決定部Ｂ１３５ｂとに対応して設けられる例について説明したが、例えば、図柄抽選用プログラム（例えば、大当たり時の確率変動の有無またはラウンド数等、発生させる利得の種類を一意に定めるプログラム等）、演出パターン抽選用プログラム（例えば、演出に伴う変動時間の種類または演出に伴うリーチの種類を一意に定めるプログラム等）、及びこれらのプログラムでそれぞれ使用する乱数発生装置（例えば、図柄抽選用乱数発生装置及び演出パターン抽選用乱数発生装置）が設けられていても、本発明に係る異常判定手段Ｂ２００により行われる異常判定処理を適用させることができる。具体的には、異常判定を行う優先度が高い乱数発生装置に対して優先的に異常判定処理を実行させてもよいし、全ての乱数発生装置に対して異常判定処理を実行させるようにしてもよい。

また、上記のように乱数値を用いるプログラムが複数存在する場合、例えば乱数値が必要な第１のプログラムと第２のプログラムがある場合において、第１のプログラムに対応した乱数発生装置により発生させた乱数値に、所定の一律の値や別のソフト乱数等の値を加算等により組み合わせ、この組み合わせの結果得られる値を第２のプログラムで用いる乱数値として使用してもよい。具体的には、例えば、当たり決定用乱数発生装置７５０ａにより発生させた乱数値に、別のソフト乱数等の乱数値を演算等により組み合わせて、図柄抽選用プログラム又は演出パターン抽選用プログラムで用いる乱数値として使用してもよい。

以上、第１実施形態のスロットマシン１及び第２実施形態のパチンコ機ＰＭにおいては、異常判定手段Ｂ１００（Ｂ２００）が、出力乱数値更新時間Ｆ（例えば、乱数テーブルの更新時間Ｆ）より短く且つクロックの周期ｆより長い間隔Δｔで異常判定用乱数を３回（１回目と２回目の値が異なる場合は２回）取得することにより、偶然同一の乱数値を取得するケースを排除しつつ、確実に乱数発生装置が正常か否かの判定を行うことができる。また、異常判定手段は、３回異常判定用乱数を取得するだけで上記判定を行うことができるため、従来よりもプログラムの容量を小さくすることもできる。

また、第１実施形態のスロットマシン１及び第２実施形態のパチンコ機ＰＭにおいては、上記実施例４及び実施例６に示すように、抽選用あるいは遊技用の乱数を取得していないタイミングで、上記異常判定処理を稼動させている。これにより、通常の遊技における乱数の取得に影響を与えずに異常判定を行うことができる。なお、上記では、抽選用または遊技用の乱数を取得していない状態を検出したときに異常判定処理を行う例を示したが、この抽選用または遊技用乱数を取得していない状態を検出するときに毎回異常判定を行うようにすることも可能であり、この場合、異常判定処理のプログラムをサブルーチン化することができるため、プログラムの容量を削減しつつ、異常の判定及び検出を早期に行うことができる。

そして、第１実施形態のスロットマシン１及び第２実施形態のパチンコ機ＰＭにおいては、上記実施例５及び実施例７に示すように、抽選用あるいは遊技用乱数の取得と共に、上記異常判定処理で使用する１回目の異常判定用乱数の取得を行うこともできる。これにより、異常判定処理のプログラムの容量を削減できるとともに、異常判定処理を効率良く行うことができる。なお、上記では、抽選用または遊技用乱数の取得に合わせて１回目の異常判定用乱数を取得し異常判定処理を行う例について示したが、この抽選用または遊技用乱数の取得毎に毎回異常判定をすることも可能であり、この場合も、異常判定処理のプログラムをサブルーチン化することができるため、容量を削減しつつ、異常の判定及び検出を早期に行うことができる。また、他の異常検出処理、例えば、払出処理の異常や振動センサが振動を検出した時等に、該検出に合わせて上記異常判定処理を実行させるようにすることも可能である。そして、上記異常判定処理は、スロットマシン１及びパチンコ機ＰＭに限らず、他の遊技機で実行される各種処理に組み込んだり、転用させたりすることも可能である。

また、第１実施形態におけるスロットマシン１及び第２実施形態におけるパチンコ機ＰＭでは、上記異常判定処理の結果、異常と判定された場合にその旨を表示させる表示手段（エラー表示部５ｃ及びエラー表示装置１６１）が設けられている。この表示手段が設けられていることにより、ホールの管理者などに容易に異常状態を把握させることができ、異常が発生した遊技機を停止させる等、適切な対応を迅速にとることが可能となる。更には、上記表示手段の他に、遊技機の動作を停止または規制する遊技機異常時制御手段を設け、上記異常判定処理の結果異常と判定された場合に、自動的に遊技機の動作を停止または規制するようにしてもよい。具体的には、第２実施形態におけるパチンコ機ＰＭでは遊技球の発射を停止させてもよいし、スロットマシン１及びパチンコ機ＰＭでは、賞球及びメダルの払出処理、抽選処理、入賞処理等が行われなくなるように制御してもよい。このように、遊技機の動作を停止または規制する遊技機異常時制御手段が設けられることにより、異常による遊技者や遊技店が被る不利益の発生を確実に抑止することができる。

なお、本発明に係る異常判定手段Ｂ１００（Ｂ２００）の適用対象としては、上記スロットマシン１またはパチンコ機ＰＭ等の遊技機に限定されない。すなわち、乱数発生装置が設けられている機器であれば適用することが可能であり、この異常判定手段を用いることにより、当該乱数発生装置の異常動作を検出することができる。

ここまでにおいて、乱数の異常判定処理を主にソフトウェアで行う方法を説明してきた。以下において、乱数の異常判定処理を主にハードウェアで行う方法を説明する。本発明を適用させた遊技機として、第１実施形態としてスロットマシン１（図１参照）について、第２実施形態としてパチンコ機ＰＭ（図１１参照）についてそれぞれ説明する。

スロットマシン１の外部構造、内部構造は図１、図２を用いて既に説明している。図３のブロック図を用いてＣＰＵ１４が役抽選等に用いる乱数発生装置、演出制御の概要を既に説明している。スタートレバーＳＴの操作により、各回胴リールＲ１，Ｒ２，Ｒ３を回転させるとともに、後述する役抽選手段Ｂ３４が、乱数発生装置１２から１つの乱数値（以下、抽選用乱数と称する）を取得する。これにより、役の抽選などが行われる。

メインコントロール部１１において実行される（ＣＰＵ１４が実行する）制御プログラムとしては、役抽選手段Ｂ３４及び本発明に係る異常判定手段Ｂ１００がある（図１８参照）。乱数発生装置１２内の乱数生成装置（Ｒ６０）は、乱数（例えば、０〜６５５３５の６５５３６個の乱数値）を発生させることが可能となっている。また、乱数生成装置内には本発明に係る乱数取得トリガー信号発生手段（Ｒ７０）、乱数異常監視手段（Ｒ８０）があり、乱数生成装置（Ｒ６０）が発生する乱数値を比較し比較結果を乱数取得手段（Ｒ４０）内の異常判定手段Ｂ１００に出力することで、本発明に係る異常判定手をするように構成されている。まずは、メインコントロール部１１と乱数発生装置１２の構成について以下で説明する。

図１８に示すメインコントロール部１１における役抽選手段Ｂ３４は、特別役、小役、リプレイ等の役の抽選を行うプログラムである。ここで、特別役とは、通常ゲームとは異なるゲームであって遊技者に有利な特別遊技に移行させるための役である。また、小役とは、所定枚数のメダルを遊技者に払い出す役であり、複数種類設けられている。そして、リプレイとは、前ゲームで投入したメダル枚数を維持した再ゲームを行う権利を遊技者に与える役である。

役抽選手段Ｂ３４は、抽選用乱数取得部Ｂ３４ａと、抽選役判定部Ｂ３４ｂとを備えて構成されており（図１８参照）、抽選用乱数取得部Ｂ３４ａは、乱数発生装置１２が発生させた乱数を抽選用乱数として取得し、抽選役判定部Ｂ３４ｂは、該抽選用乱数の値に基づいて、役を決定する。また、ＲＯＭ１５には、アドレス値を有する役抽選テーブルが設けられ、役抽選テーブルは、当該アドレス値に対応した特別役当選領域、小役当選領域、リプレイ当選領域、及び非当選（外れ）領域等、予め所定の割合に設定された領域を備えている。抽選役判定部Ｂ３４ｂは、抽選用乱数取得部Ｂ３４ａが取得した抽選用乱数の乱数値と、役抽選テーブルのアドレス値とを照合させることにより、その乱数値が属する領域を参照し、その乱数値が属する領域に対応する役を決定する。例えば、抽出した乱数値が特別役当選領域に属する場合は、特別役の当選と判定し、非当選領域に属する場合は、外れと判定する。このように、役抽選テーブルのアドレス値に対応して少なくとも１つの役、または１つの判定結果が特定されることになっている。

このように、上述した役抽選テーブルにはアドレス値が付与されており、アドレス値は、抽選用乱数取得部Ｂ３４ａが取得した、乱数発生装置１２が発生させた乱数値に対応するものである。以下で、メインコントロール部１１及び乱数発生装置１２における乱数値を発生させるための回路である乱数生成装置（Ｒ６０）について説明する。乱数生成装置（Ｒ６０）は図１７に示されているが、図１９においてより詳細を示すように乱数生成装置（Ｒ６０）はクロック発生回路（Ｒ５０）が出力するクロックで形成される所定の周期（一例としては、クロック６５５３６個で作られる所定の周期）内において異なる乱数値を生成する乱数生成部（Ｒ６１）と乱数ラッチ部（Ｒ６２）とで構成される。乱数生成部（Ｒ６１）の出力は、遊技者がスタートレバーＳＴを操作したことにより、回動回転始動装置センサＢ４０から出力されるオン信号が、乱数取得手段（Ｒ４０）の入出力回路（Ｂ４０）に乱数ラッチ信号として入力される。さらに、乱数ラッチ信号は入出力回路Ｂ４０を経由して乱数生成装置（Ｒ６０）内の乱数ラッチ部（Ｒ６２）に入力される。

乱数ラッチ部（Ｒ６２）は乱数ラッチ信号が入力された時点で乱数生成部（Ｒ６１）から出力されている乱数値をラッチする。乱数ラッチ部（Ｒ６２）の出力は乱数取得手段（Ｒ４０）の入出力回路部Ｂ４０に接続されているため、乱数ラッチ信号が乱数ラッチ部（Ｒ６２）に入力されたことで、入出力回路部Ｂ４０は乱数値を取得することになる。取得した乱数値は役抽選手段Ｂ３４により役抽選用の乱数として使用される。なお、乱数生成部（Ｒ６１）が生成する乱数値は、前述のように乱数ラッチ信号を契機に、乱数ラッチ部（Ｒ６２）を経由して乱数取得手段（Ｒ４０）により取得される以外に、乱数異常監視手段（Ｒ８０）に入力され、後述するように乱数取得トリガー信号発生手段（Ｒ７０）が発生する乱数取得トリガー信号により乱数異常監視手段（Ｒ８０）により乱数値が取得され、乱数生成装置（Ｒ６０）に異常が発生していないかどうかを監視することになる。

図１７において、クロック発生回路（Ｒ５０）は、乱数発生用のクロックを発生させるために設けられ、クロック発生回路（Ｒ５０）の出力は乱数生成装置（Ｒ６０）に入力される。乱数生成装置（Ｒ６０）はクロック発生回路（Ｒ５０）から出力されるクロックにより乱数を発生するが、後で詳述する。クロック発生回路（Ｒ５０）の出力は乱数生成装置（Ｒ６０）に入力されると同時に乱数取得トリガー信号発生手段（Ｒ７０）に入力される。クロック発生回路（Ｒ５０）から出力されるクロックｍ個が出力される時間は、乱数生成装置（Ｒ６０）と乱数取得トリガー信号発生手段（Ｒ７０）、乱数異常監視手段（Ｒ８０）において所定の周期として用いられ、乱数発生装置１２内ではこの所定の周期により、乱数生成装置（Ｒ６０）から出力される乱数値が乱数ラッチ手段（Ｒ３０）から出力される乱数ラッチ信号により乱数取得手段（Ｒ４０：入出力回路Ｂ４０とＣＰＵ１４で構成される）により取得される。

乱数生成装置（Ｒ６０）の実施例としては、例えば乱数生成装置１、乱数生成装置２、乱数生成装置３、および乱数生成装置４の４つの実施例がある。

ここで、２の１６乗に相当するｍ＝６５５３６の場合を図２０を用いて説明すると、乱数生成装置１は、インクリメントカウンタを用いて例えば１６ビットのカウンタ回路を用いる。このような１６ビットカウンタ回路は、クロック発生回路（Ｒ５０）からクロックが入力される毎に数値が１つずつ増加してカウントする第１カウンタ、第２カウンタ、第３カウンタ、および第４カウンタの４個の４ビットインクリメントカウンタを用いる。クロック発生回路（Ｒ５０）から出力されるクロックは第１カウンタの入力に入力され、第１カウンタはクロック発生回路のクロックが入力される毎に１つずつ数値が増加することで、例えば初期において「００００」であったカウンタ値が、クロック発生回路からクロックが１６個入力されると「１１１１」までカウントされ、第１カウンタの桁上がり信号が出力されて、第２カウンタに入力される。第２カウンタは、第１カウンタの桁上がり信号が入力される毎に１つずつ数値が増加することで、上位の４ビットのカウントをする。同様に、第３カウンタ、第４カウンタがカスケード接続されることで、４個のカウンタからそれぞれ、４ビットのカウント値が最上位４ビットから、最下位４ビットまでを左側から並べると（ｄ）、（ｃ）、（ｂ）、（ａ）と合計で１６ビットのカウント値が出力される。

このような乱数生成装置１の出力は、図１７を参照して説明すれば、スロットマシンのような遊技機においてはスタートレバーの操作を契機に乱数ラッチ信号が出力されて乱数生成装置のカウント値が取得され乱数取得手段（Ｒ４０）を構成する入出力回路Ｂ４０を経由してＣＰＵ１４に入力される。このように遊技者の動作を契機として乱数生成装置（Ｒ６０）のカウント値を取得することから、１６ビットのカウンタで構成される乱数生成装置は遊技者から見て十分に乱数と見なすことができる。

以上、乱数生成装置１では、従来の周知となっている１６ビットインクリメントカウンタの例について説明したが、乱数生成装置２及び乱数生成装置３は、図７を用いて説明した実施例２、実施例３と同じ構成と動作をする。乱数クロック発生回路Ｂ５１、乱数テーブル決定部Ｂ５２、乱数テーブル群Ｂ５３、乱数値決定部Ｂ５４、及び乱数値出力部Ｂ５５を備えて構成される。乱数クロック発生回路Ｂ５１は、乱数生成装置１と同様、乱数値出力のためのクロックを発生させる。また、乱数テーブル群Ｂ５３は複数の（図７では２つ示しているが実際は２つ以上の）乱数テーブルＢ５３ａを備えて構成され、乱数テーブル決定部Ｂ５２は、乱数テーブル群Ｂ５３のうち一つの乱数テーブルＢ５３ａを決定する。乱数値決定部Ｂ５４は、乱数テーブル決定部Ｂ５２により決定された乱数テーブルＢ５３ａに基づいて出力する乱数値を決定し、乱数値出力部Ｂ５５は、乱数クロック発生回路Ｂ５１が発生したクロックに基づいて乱数値決定部Ｂ５４により決定された乱数値を出力する。

また、乱数生成装置２と乱数生成装置３とでは、上述した乱数テーブルＢ５３ａの更新の方法が異なっており、まずは図７を参照しながら乱数生成装置２について説明する。なお、乱数生成装置２及び乱数生成装置３では、説明を簡潔にするため、乱数値のビット数を２ビットとする例について示すが、実際は、例えば８ビット、１６ビット等、４ビットと異なるビット数の場合でも乱数生成装置２及び乱数生成装置３に示す方法で乱数値を発生させることは可能である。

乱数生成装置２では、乱数テーブルＢ５３ａを更新するため、乱数テーブル決定部Ｂ５２がテーブル選択用乱数（例えば、ソフト乱数等）を取得し、乱数テーブル決定部Ｂ５２は、上記取得したテーブル選択用乱数の値に基づいて対象の乱数テーブルＢ５３ａを読み出す。また、乱数生成装置２では、図７（ａ）に示すような、例えば２ビットの乱数テーブルＢ５３ａ（図７の「０１２３」「１０２３」など）を２４個格納する対応表が設けられる。乱数テーブル決定部Ｂ５２は、乱数テーブルＢ５３ａを更新するときに例えば「Ａｘ」という乱数と「Ｂｙ」という乱数（ｘは１〜４の自然数、ｙは１〜６の自然数）を取得し、例えば、取得した乱数が「Ａ１」及び「Ｂ１」であった場合、「０１２３」の乱数テーブルＢ５３ａに更新する。そして、１クロックの入力毎に「０」「１」「２」「３」の値が乱数値決定部Ｂ５４により決定されこの順で乱数値出力部Ｂ５５により出力される。

なお、上記の例において「０」の出力を開始し「３」の出力を終了するまでの時間はＦとなっており、時間Ｆが経過した後には乱数テーブル決定部Ｂ５２が再度テーブル選択用乱数を取得する。そして、取得したテーブル選択用乱数が「Ａ３」及び「Ｂ５」であった場合は乱数テーブル決定部Ｂ５２は「２３０１」の乱数テーブルＢ５３ａを更新し、乱数値出力部Ｂ５５により「２」「３」「０」「１」の順で値が出力される。また、取得した乱数が「Ａ４」及び「Ｂ１」であった場合は、乱数テーブル決定部Ｂ５２が「３０１２」の乱数テーブルＢ５３ａを更新し、上記同様に「３」「０」「１」「２」の順で乱数値出力部Ｂ５５により値が出力される。このように、乱数テーブル決定部Ｂ５２が時間Ｆごとに、図７（ａ）に示す対応表に基づいて乱数テーブルＢ５３ａを更新し、読み出された乱数テーブルＢ５３ａに基づいて乱数値がクロックの入力により順次出力されるようになっている。

乱数生成装置３は、乱数生成装置２のように乱数テーブル決定部Ｂ５２が乱数テーブルＢ５３ａを読み出す度にテーブル選択用乱数の取得を行うわけではなく、予め乱数テーブルＢ５３ａを読み出す順序が規定されており、乱数テーブル決定部Ｂ５２が一度テーブル選択用乱数を取得した後は、その規定された順序に基づいて、乱数テーブルＢ５３ａを更新し、読み出された乱数テーブルＢ５３ａに並べられた乱数値の順序に基づいて乱数値を出力する。そして、該乱数テーブルＢ５３ａに基づく乱数値の出力が完了し時間Ｆが経過した後に、規定された順序に基づいて乱数テーブルＢ５３ａを順次読み出すようになっている。

乱数生成装置３では、図７（ａ）に示すような対応表と、図７（ｂ）に示すようなテーブル順序表が設けられる。乱数テーブル決定部Ｂ５２は、テーブル選択用乱数（例えば図７（ｂ）における１、２…Ｚの値）を取得し、例えば、取得したテーブル選択用乱数が「１」であった場合は、テーブル順序表の「Ａ１Ｂ１」に基づいて、対応表の「０１２３」の乱数テーブルＢ５３ａが読みだされ、該乱数テーブルＢ５３ａに基づいて「０」「１」「２」「３」の順で値が乱数値出力部Ｂ５５により出力される。そして、「０」「１」「２」「３」全ての値の出力が完了し時間Ｆが経過した後に、テーブル順序表の「Ａ１Ｂ１」の隣のセルの「Ａ２Ｂ１」に基づいて、対応表の「１０２３」の乱数テーブルＢ５３ａを更新し、該乱数テーブルＢ５３ａに基づき「１」「０」「２」「３」の順で値が出力され再度時間Ｆが経過した後に、「Ａ３Ｂ１」に基づいて、対応表の「２０１３」の乱数テーブルＢ５３ａを更新し「２」「０」「１」「３」の順で乱数値出力部Ｂ５５により値が出力される。また、最初に取得したテーブル選択用乱数が「Ｚ」であった場合は、テーブル順序表の「Ａ１Ｂ１」に基づいて、その後「Ａ４Ｂ６」に基づいて、更にその後「Ａ１Ｂ４」に基づいて、乱数テーブル決定部Ｂ５２による乱数テーブルＢ５３ａの更新し、及び該乱数テーブルＢ５３ａに基づく乱数値出力部Ｂ５５による乱数値の出力が行われるようになっている。

乱数テーブル決定部Ｂ５２が取得したテーブル選択用乱数が「１」であり、上記のように乱数値の出力及び乱数テーブルＢ５３ａの更新が繰り返され、最終的に図７（ｂ）の「１」の行の右端に示す「Ａ４Ｂ６」に基づいて対応表の「３２１０」の乱数テーブルＢ５３ａを更新し「３」「２」「１」「０」の順で値の出力が完了した後は、乱数テーブル決定部Ｂ５２は再度テーブル選択用乱数（図７（ｂ）における１、２…Ｚの値）を取得し、この取得したテーブル選択用乱数の値とテーブル順序表に基づいて、上記同様に乱数テーブルＢ５３ａの更新及び乱数値出力部Ｂ５５による乱数値の出力が行われる。

以上のように、乱数生成装置２では、乱数テーブル決定部Ｂ５２が図７（ａ）に示すような対応表に基づいて乱数値の出力と乱数テーブルＢ５３ａの更新を繰り返す処理を行い、乱数生成装置３では、乱数テーブル決定部Ｂ５２がテーブル選択用乱数を取得した後に所定の順序で乱数テーブルＢ５３ａを更新及び乱数値の出力を行うようになっている。乱数生成装置３は、乱数生成装置２と異なりテーブル順序表を設ける必要があるが、乱数生成装置２のようにテーブル更新毎にテーブル選択用乱数を取得する必要がなくなるため、プログラムによる負荷を小さくすることができるという利点がある。

以上、上記乱数生成装置２及び乱数生成装置３では、乱数テーブルＢ５３ａに規定された順序に基づいて乱数値を発生させる例を示したが、上記のような乱数テーブルＢ５３ａ及び乱数テーブル決定部Ｂ５２を用いないで、例えば、所定のクロックに基づいて所定の演算処理を行うことにより乱数値を発生させることも当然可能である。また、乱数生成装置２または乱数生成装置３により乱数値を発生させる場合には乱数生成装置１で説明したインクリメントカウンタは不要となる。また、乱数値を発生させるための構成については、上記乱数生成装置１〜３のいずれかに限定されることはない。例えば、乱数生成装置１と乱数生成装置２または乱数生成装置３とを組み合わせた構成にして、インクリメントカウンタから出力されたカウント値に基づいて乱数テーブルＢ５３ａの値を生成するなどの方法によって乱数値を発生させるようにしてもよい。

乱数生成装置の他の実現例として図２１を用いて乱数生成装置４を説明する。発生させたい乱数値が１６ビットである場合に、図２１に示すように例えば４ビット単位に乱数テーブルを設ける。図２１では乱数値の１〜４ビット用に乱数テーブル１、乱数値の５〜８ビット用に乱数テーブル２、乱数値９〜１２ビット用に乱数テーブル３、乱数値の１３〜１６ビット用に乱数テーブル４を設ける。乱数テーブル１〜４はそれぞれ８×８の行列で構成されるテーブルで構成される。それぞれのテーブルの行、あるいは列は３ビットの数値により指定することが可能となる。行、あるいは列を指定する３ビットの数値は、例えば１６ビットカウンタの１６ビットの出力から３ビットを指定して、それぞれの行、あるいは列を指定する３ビットの信号とする構成が考えられる。３ビットを指定する方法としては、３ビット選択用のテーブルを設ける。１６ビットから任意の３ビットを選ぶ組み合わせは１６個から順番を考えて３個を選択する計算は順列計算であり、３３６０通の組み合わせとなることから、３３６０個の組み合わせを記憶するテーブルを用意することになる。このような３ビットの選択用テーブルは乱数テーブル１〜４の行、あるいは列を指定することから、３３６０通りの選択が可能なテーブルを８個用意することになる。８個の３ビット選択用テーブルのそれぞれには、３３６０通りの組み合わせをそれぞれ異なるパターンで記憶しておく。

クロック発生回路から出力されるクロックが入力される毎に、８個の３ビット選択用テービルを順次読み出し、３ビット選択用テーブルが指定するビットに相当する１６ビットカウンタの出力ビット線が乱数テーブル１〜４の行、あるいは列に入力されるように構成することで、乱数テーブル１〜４に記憶されている８×８の行例の１つがそれぞれ選択される。選択された乱数テーブル１〜４のそれぞれの行例に記憶されている数値により１６ビットの乱数値が出力されることになる。このように構成された乱数生成装置４は、乱数テーブル１〜４内には０〜７の数値が８×８の行例内に順序よく並んで記憶されているが、それぞれのテーブルの行、並びに列を指定する３ビットが３３６０通りの中から選択される。このように構成された乱数生成装置４の乱数テーブル１〜４の選択パターンは３３６０の４乗通りとなり、それぞれの選択パターンにおいて１６ビットカウンタから異なるカウント値が出力されていることから、遊技者から見て十分にランダムな乱数値が生成される。このように構成される乱数生成装置４は、乱数テーブル１〜４と８個の３ビット選択用テーブルで構成されることから、少ないメモリ量で構成することが可能となる。

また、乱数生成装置４の別の構成例として、３ビット選択用テーブルに乱数テーブル１〜４のそれぞれの行、列を指定する数値を直接記憶しておく構成が考えられる。例えば乱数テーブル１における行、列の選択は図２１に示すように６４通りの選択方法があり、乱数テーブル１用の３ビット選択用テーブルには６４通りの選択パターンを記憶しておく。乱数テーブルは１〜４と４個あることから、６４の４乗通りの選択パターンにより０〜１６６３５のいずれかの乱数が選択されることになる。このような別の構成例であっても、遊技者から見て十分にランダムな乱数値が生成される。このように構成される乱数生成装置４は、乱数テーブル１〜４と４個の３ビット選択用テーブルで構成されることから、さらに少ないメモリ量で構成することが可能となる。

ところで、乱数発生装置１２において、例えば図２０を用いて説明した乱数生成装置１の実施例でのインクリメントカウンタ等に異常が発生したり、または、図７を用いて説明した乱数生成装置２、あるいは乱数生成装置３の実施例での乱数テーブルＢ５３ａの更新処理に不具合が発生したり、乱数テーブル決定部Ｂ５２に異常が生じて、一定の乱数値が出力され続けるという問題が発生することがある。また、図２１を用いて説明した乱数生成装置４の実施例の乱数テーブル、あるいは３ビット選択用テーブルに異常が生じて、一定の乱数値が出力され続けるという問題が発生することがある。第１実施形態のスロットマシン１では、この異常を検出するための乱数値監視のための手段を設けている。図１７において、乱数異常監視手段（Ｒ８０）は、乱数取得トリガー信号発生手段（Ｒ７０）と、乱数取得トリガー信号発生手段（Ｒ７０）が出力する２つの連続する乱数取得トリガー信号を出力する時間における乱数生成装置（Ｒ６０）が出力する乱数値を比較し、２つの乱数値が一致しているか否かの判定結果を乱数取得手段（Ｒ４０）に出力することになる。

図１７において、クロック発生回路（Ｒ５０）から出力されたクロックを基に動作する乱数取得トリガー信号発生手段（Ｒ７０）は、例えば乱数取得トリガー信号発生手段１、および乱数取得トリガー信号発生手段２、乱数取得トリガー信号発生手段３の３種類の実施例がある。

（乱数取得トリガー信号発生手段の第１の実施例）
乱数取得トリガー信号発生手段１は、図２２に示すようにクロック発生回路（Ｒ５０）から出力されるクロックが入力される毎に数値が１つずつ増加する４ビットのインクリメントカウンタを第1カウンタとし、第１カウンタの桁上がり信号により１つずつ増加する４ビットのカウンタを第２カウンタとし、第２カウンタの桁上がり信号で１つずつ増加する４ビットのインクリメントカウンタを第３カウンタとし、第３カウンタの桁上がり信号で１つずつ増加する２ビットのインクリメントカウンタを第４カウンタとして１４ビットの乱数値監視用カウンタ（Ｒ７１）が構成され、第１〜第４カウンタの桁上がり信号はＡＮＤ回路に入力されることで、ＡＮＤ回路は第１〜第４カウンタが全てオーバーフローした状態を検出し、第１〜第４カウンタをリセットする。またＡＮＤ回路の出力は乱数取得トリガー信号として出力される。このように構成することで、乱数値監視用カウンタ（Ｒ７１）はｓ（ｎは（２のｎ乗）＝ｍを満足する正の整数、ｑは（ｍ÷ｐ）の商で小数点以下を切り捨てた正の整数、ｒは（２のｒ乗）≦ｑを満足する正の整数、ｓはｒの中で最大の正の整数が最大カウント値であるカウンタとなっている。これにより、クロックｍ個に相当する所定の周期においてｐ個のタイミング信号が乱数取得トリガー信号として出力される。

例えばここで図２２を参照しながら具体的な数値で説明すると、２の１６乗に相当する整数ｍを６５５３６とすればｎ＝１６となり、ｐとして例えば３とすれば、「（ｍ÷ｐ）の商」は、６５５３６を３で割ることとなり、商は２１８４５．３３３となることから、小数点以下を切り捨てた正の整数ｑは２１８４５となる。（２のｒ乗）≦ｑを満足する整数値ｒは１４以下の整数値であることから（（２の１４乗）＝１６３８４、（２の１５乗）＝３２７６８）正の整数ｓは１６３８４となる。

整数ｓの２進数は、左側が２進数の最上位、右側が２進数の最小位とし、２進数は０から数えるものとして、４ビットに左側が最上位ビットとなるように第４カウンタ、第３カウンタ、第２カウンタ及び第１カウンタの出力（ｄ）、（ｃ）、（ｂ）、及び（ａ）を並べると「１１」「１１１１」「１１１１」「１１１１」となり、１４ビットが１となる２進数となる。第１〜第４カウンタのそれぞれの桁上がり信号のＡＮＤ条件により第１〜第４カウンタをリセットする。クロック発生回路（Ｒ５０）はクロック６５５３６個で形成される時間が所定の周期となり、乱数値監視用カウンタ（Ｒ７１）からｐ＝３個のタイミング信号を出力するために、整数ｓ（＝１６３８４）に相当する２進数（１４桁が１となる２進数）となる。ここで、ＡＮＤ回路への入力は以上で説明したように第１〜第４カウンタの桁上がり信号であってもよいが、第１〜第４カウンタの１４ビットの出力信号を１４ビットの入力端子を持つＡＮＤ回路に入力する構成であってもよい。このような構成の場合であっても、所定の周期においてｐ＝３個のタイミング信号がＡＮＤ回路から出力される。

（乱数取得トリガー信号発生手段の第２の実施例）
乱数取得トリガー信号発生手段２は、図２３に示すように比較回路１（Ｒ７２１）を設け、比較回路１（Ｒ７２１）の第１の比較入力端子に４ビットインクリメントカウンタで構成される第４〜第１カウンタの出力（ｄ）〜（ａ）を入力し、第２の比較入力端子に「００１１」「１１１１」「１１１１」「１１１１」を入力しておくことで、第４〜第１カウンタの出力が第２の比較入力端子の数値と同じになった時点、言い換えれば整数値ｓ（＝１６３８４）と同じ数値がカウントされたときに、比較回路１（Ｒ７２１）の出力により第４〜第１カウンタをリセットするように構成する。

（乱数取得トリガー信号発生手段の第３の実施例）
図２４を参照しながら、乱数取得トリガー信号発生手段３を説明すると、乱数値監視用カウンタ（Ｒ７１）と比較回路１（Ｒ７２２）を用いる。乱数値監視用カウンタ（Ｒ７１）の具体的な構成は図２０に示した乱数値取得トリガー信号発生手段１の第１〜第４カウンタを用いた構成と同じような構成となる。図２４に図示するように乱数生成装置（Ｒ６０）の出力は比較回路１の第１の比較入力端子に入力される。ここで、１×ｓ（ｎは（２のｎ乗）＝ｍを満足する正の整数、ｑは（ｍ÷ｐ）の商で小数点以下を切り捨てた正の整数、ｒは（２のｒ乗）≦ｑを満足する正の整数、ｓはｒの中で最大の正の整数）からｐ×ｓまでのｐ個の２進数が第２〜第（ｐ＋１）の比較入力端子に入力される構成となっている。クロック発生回路（Ｒ５０）から出力されるクロックが前記乱数値監視用カウンタ回路（Ｒ７１）に入力される毎に、前記第１の比較入力端子に入力される前記乱数値監視用カウンタ（Ｒ７１）の出力と、前記比較回路１（Ｒ７２２）の第２〜第ｐ＋１の比較入力端子の数値とが比較され、比較結果が一致した場合に比較回路１（Ｒ７２２）の出力から乱数取得トリガー信号が出力される。

このような構成になっているために、クロック発生回路（Ｒ５０）から出力されるクロックが乱数値監視用カウンタ回路（Ｒ７１）に入力される毎に、乱数値監視用カウンタ（Ｒ７１）から出力されて比較回路１（Ｒ７２２）の第１の比較入力端子に入力される値と、第２〜第（ｐ＋１）比較入力端子に入力されている値が比較された結果として、比較回路１（Ｒ７２２）からは所定の周期内において、ｐ個のタイミング信号が乱数取得トリガー信号として出力されることになる。

ここで、図２４を参照しながら乱数取得トリガー信号発生手段３の実施例を具体的な数値を用いて説明すると、整数値ｓに関しては、乱数取得トリガー信号発生手段１において説明したのと同様になる。所定の周期をクロック発生回路（Ｒ５０）から出力されるクロック６５５３６個が発生する時間とすると、２のｎ乗は２の１６乗となり、ｍ＝２の１６乗＝６５５３６であり、ｐとして３を選べば、ｍをｐで除した商から余りを切り捨てた整数ｑはｑ＝２１８４５となり、２のｒ乗≦ｑを満足する整数は１４であることから、ｓ＝（２のｒ乗）＝（２の１４乗）＝１６３８４となる。従って、比較回路１（Ｒ７２２）の第２〜第（ｐ＋１）の比較入力端子は第２〜第４比較入力端子となり、それぞれの比較入力端子には１６３８４、２×１６３８４＝３２７６８、３×１６３８４＝４９２５２の２進数表現を入力することになる。１６３８４の２進数表現は左側が最上位ビットとして４ビット毎に表現すると、「００１１」「１１１１」「１１１１」「１１１１」であり、２×１６３８４の２進数表現は「０１１１」「１１１１」「１１１１」「１１１０」であり、３×１６３８４の２進数表現は「１０００」「００００」「００００」「０００１」となる。このようにすることで、乱数取得トリガー信号発生手段２は所定の周期内において、３個の乱数取得トリガー信号を出力することになる。これら３個の２進数は固定値として比較回路１（Ｒ７２２）の第２〜第（ｐ＋１）比較入力端子に入力される。

このような乱数取得トリガー信号発生手段１〜３で用いられている乱数値監視用カウンタに入力されるクロック発生回路（Ｒ５０）から出力されるクロックは、乱数生成装置（Ｒ６０）にも入力されるが、乱数値監視用カウンタ（Ｒ７１）と乱数生成装置（Ｒ６０）を全く同じクロックの位相で動作させると、乱数生成装置（Ｒ６０）の出力信号はクロックの位相が変化する時間に出力され始め、比較回路１（Ｒ７２２）から乱数取得トリガー信号が出力される時間も同じクロックの位相が変化し始める時間となることから、回路が不安定になる可能性がある。このため、乱数値監視用カウンタ（Ｒ７１）に入力されるクロックはクロック発生周期ｆよりも小さい時間だけ遅延させることが好ましい。クロック発生周期ｆよりも小さい時間遅延させる方法としては、クロック発生回路（Ｒ５０）から出力されるクロックを反転回路に入力し、反転回路の出力を乱数値監視用カウンタ（Ｒ７１）に入力することが好ましい。

（乱数取得トリガー信号発生手段の第１、第２、第３の実施例以外の他の実施例）
なお、乱数取得トリガー信号発生手段１または２が所定の周期内においてｐ個の乱数取得トリガー信号を出力する実施例を説明した。乱数取得トリガー信号発生手段１〜３は、出力される乱数取得トリガー信号が整数値ｓに相当するタイミング時間間隔でｐ個の乱数取得トリガー信号を出力する構成を示したが、本発明における乱数取得トリガー信号発生手段（Ｒ７０）が出力するｐ個のタイミング信号は等しいタイミング時間間隔で出力する必要はなく、所定の周期内において時間間隔が一定でない形でｐ個のタイミング信号を出力してもよい。このような時間間隔が一定でないｐ個のタイミング信号を発生する方法は、図２４に示す乱数取得トリガー信号発生手段３の比較回路の第２〜第ｐ＋１の比較入力端子に時間間隔が一定でないタイミング時間に相当する数値を入力する構成としてもよい。また、図２３に示す乱数取得トリガー信号発生手段２の第２の比較入力端子にｐ個のそれぞれのタイミング時間に相当する数値を別の記憶回路に記憶させ、比較回路１（Ｒ７２１）により１つのタイミング信号を出力する毎に別の記憶回路に記憶されている別のタイミング時間に相当する数値を第２の比較入力端子に入力させるような構成であってもよい。

また、乱数取得トリガー信号発生手段（Ｒ７０）に乱数値監視用カウンタ（Ｒ７１）を用いないでｐ個のタイミング信号を出力するような乱数取得トリガー信号発生手段は、以上のように説明した方法以外にもさまざまな実施例が考えられる。本発明は所定の周期内においてｐ個のタイミング信号を乱数取得トリガー信号として出力する回路構成は、以上において説明した実施例に限定されない。具体的な数値を用いて説明すると、クロック発生回路から出力されるクロック６５５３６個が発生する時間に相当する所定の周期において、３個のタイミング信号をクロックｓ個、つまりはクロック１６３８４個が発生する時間間隔で出力するような実施例を乱数取得トリガー信号発生手段１〜３として説明したが、乱数取得トリガー信号発生手段１〜３に示したように６５５３６個のクロック発生周期にあたる所定の周期の全体において、ほぼ等間隔で３個のタイミング信号を発生させる必要はなく、例えば、所定の周期が開始されてからクロックが１００個が出力される毎にタイミング信号を３個だけ乱数取得トリガー信号として出力してもよく、クロック３００個が出力される毎にタイミング信号を３個だけ乱数取得トリガー信号として出力してもよい。またタイミング信号が出力される時間は時間間隔が等間隔である必要もない。例えば、所定の周期が開始されてから最初のタイミング信号はクロック１００個目の時間であり、２個目のタイミング信号はクロック１３００個目の時間であり、３個目のタイミング信号はクロック１４５０個目の時間であるというように、クロック６５５３６個が出力される所定の周期内において、任意のタイミングで発生されてもよい。さらには、ｐは３として説明してきたが、ｐは１＜ｐ≦ｍを満足する任意の整数であれば、どのような数値であってもよい。

乱数生成装置（Ｒ６０）の異常を監視するために、乱数取得トリガー信号発生手段（Ｒ７０）が出力する所定の周期内におけるｐ個の乱数取得トリガー信号を乱数異常監視手段（Ｒ８０）に出力することで、乱数異常監視手段（Ｒ８０）では、連続する２つのタイミング時間に相当する乱数取得トリガー信号が出力されるそれぞれの時間に乱数生成装置（Ｒ６０）から出力される２つの乱数値を比較し、比較結果が一致したか否かの比較結果を図１７に示すように、乱数取得手段に出力する。

乱数生成装置（Ｒ６０）が発生する乱数値は例えばクロック６５５３６個で形成される所定の周期内において、異なる乱数値を発生するが、次の所定の周期のいずれかのクロック発生のタイミングおいては、前の所定の周期において発生した乱数値と同じ乱数値が発生することがある。従って、連続する２つのタイミング時間に相当する乱数取得トリガー信号のみを比較すると、最初の乱数取得トリガー信号が出力される所定の周期と、次の乱数取得トリガー信号が出力される所定の周期が異なることがあり、所定の周期が異なることから、乱数生成装置（Ｒ６０）から取得した乱数値がたまたま同じ値となることが、低い確率ではあるがありうる。そこで、乱数異常監視手段（Ｒ８０）による比較は、例えば連続する３つタイミング時間に相当する乱数取得トリガー信号が出力されるそれぞれの時間に乱数生成装置（Ｒ６０）が出力する乱数値を比較するが、３つのタイミング時間の少なくとも最初のタイミング時間と最後のタイミング時間は異なる所定の周期に発生するタイミング時間であることが好ましい。言い換えれば、異なる所定の周期内において発生する第１〜第３の３回の乱数取得トリガー信号により乱数生成装置（Ｒ６０）から発生する第１〜第３の３個の乱数値が、第１の乱数値と第２の乱数値との比較結果と、第２の乱数値と第３の乱数値との比較結果と２回比較されることになる。図１８に示す乱数取得手段（Ｒ４０）内の異常判定手段Ｂ１００は２回の比較結果を比較される毎に乱数異常監視手段（Ｒ８０）から取得し、それぞれ比較された乱数値が不一致であれば、乱数生成装置（Ｒ６０）が正常であると判断することになる。このようにすることで、乱数生成装置（Ｒ６０）が正常であるのに、乱数取得トリガー信号が異なる所定の周期に発生することで、乱数生成装置（Ｒ６０）を異常と判定してしまう可能性を排除できる。

ここで、ソフトウェアの処理量を低減するために、乱数異常監視手段（Ｒ８０）が２回の比較結果を逐次乱数取得手段（Ｒ４０）に出力する構成ではなく、乱数異常監視手段（Ｒ８０）内に、前の比較結果（１回目の比較結果）を一時記憶する回路を設け、例えば比較結果が不一致であればロウ信号として一時記憶し、比較結果が一致であればハイ信号として一時記憶する回路を設け、２回目の比較をし、比較結果が不一致であればロウ信号とし、２回目の比較結果が一致であればハイ信号とし、一時記憶している１回目の比較結果と２回目の比較結果を例えばＡＮＤ回路に入力し、どちらの比較結果もハイ信号となっていればＡＮＤ回路の出力がハイ信号となることで、１回目と２回目の２回の比較結果が一致したことを検出し、乱数異常監視手段（Ｒ８０）から乱数取得手段（Ｒ４０）に乱数生成装置（Ｒ６０）に異常があったことを出力するような構成としてもよい。このように構成すれば図１８に示す乱数取得手段（Ｒ４０）内のＣＰＵ１４が処理をする異常判定手段Ｂ１００による異常判定を行う必要がなくなり、ＣＰＵ１４でのソフト処理量をさらに低減させることが可能となる。

図２５を参照しながら、乱数生成装置の異常を監視するために、乱数生成装置（Ｒ６０）の出力を監視するための実施例を説明すると、バッファＡ（Ｒ８２）とバッファＢ（Ｒ８３）と、乱数取得トリガー信号発生手段（Ｒ７０）から出力される乱数取得トリガー信号がトリガー端子に入力され、乱数生成装置（Ｒ６０）の出力が入力端子に接続され、出力がバッファＡ（Ｒ８２）とバッファＢ（Ｒ８３）に接続されている構成を有する選択回路２（Ｒ８４）と、バッファＡ（Ｒ８２）とバッファＢ（Ｒ８３）の出力が比較回路２（Ｒ８４）に入力され、バッファＡ（Ｒ８２）とバッファＢ（Ｒ８３）の出力は比較回路２（Ｒ８４）に入力され、比較回路２（Ｒ８４）はトリガー端子を持ち、比較回路２（Ｒ８４）のトリガー端子には乱数取得トリガー信号発生手段（Ｒ７０）からの乱数取得トリガー信号とクロック発生回路（Ｒ５０）から出力されるクロックが論理積回路（Ｒ８５）により論理積された信号が入力される接続構成となっている。

乱数取得トリガー信号発生手段（Ｒ７０）は所定の周期内においてｐ個の乱数取得トリガー信号を順次出力し、選択回路（Ｒ８１）のトリガー端子に入力される。ｐ個の乱数取得トリガー信号が入力されるタイミング時間にいて乱数生成装置（Ｒ６０）の乱数値の出力は選択回路（Ｒ８１）の入力端子に入力されている状態であるが、ｐ個の乱数取得トリガー信号がトリガー端子に入力されるタイミング時間毎に選択回路（Ｒ８１）は、入力端子に入力されている乱数生成装置（Ｒ６０）の乱数値をバッファＡ（Ｒ８２）、またはバッファＢ（Ｒ８３）に交互に出力するよう動作する。また、乱数取得トリガー信号発生手段（Ｒ７０）の乱数取得トリガー信号とクロック発生回路（Ｒ５０）から出力されたクロックとの論理積を行った信号が比較回路２（Ｒ８４）のトリガー端子に入力されていることから、比較回路２（Ｒ８４）はバッファＡ（Ｒ８２）とバッファＢ（Ｒ８３）の出力信号を比較する動作をする。このように接続構成されていることから、比較回路２（Ｒ８４）によるバッファＡ（Ｒ８２）とバッファＢ（Ｒ８３）の出力を比較する動作は、乱数取得トリガー信号発生手段（Ｒ７０）から出力される連続する乱数取得トリガー信号が出力されるタイミング時間に相当する乱数生成装置（Ｒ６０）の乱数値を比較することになる。

なお、乱数取得トリガー信号発生手段（Ｒ７０）の出力とクロック発生回路（Ｒ５０）から出力されるクロックを論理積回路（Ｒ８５）に入力した論理積を比較回路２（Ｒ８４）のトリガー端子に入力する理由は、バッファＡ（Ｒ８２）とバッファＢ（Ｒ８３）に乱数生成装置（Ｒ６０）から出力される乱数値を選択回路（Ｒ８１）を経由して入力する動作を生じさせるタイミング時間とクロック半周期分ずらすことで、バッファＡ（Ｒ８２）とバッファＢ（Ｒ８３）に乱数生成装置（Ｒ６０）から出力される乱数値が安定して入力されている時間に比較回路２（Ｒ８４）を用いてバッファＡ（Ｒ８２）とバッファＢ（Ｒ８３）の出力を比較するためである。従って、比較回路２（Ｒ８４）のトリガー端子に入力する信号は、乱数取得トリガー信号発生手段（Ｒ７０）から出力される乱数取得トリガー信号をクロックの発生周期ｆよりも小さい時間遅らせる遅延回路を経由して入力するような構成であってもよい。

比較回路２（Ｒ８４）により、乱数取得トリガー信号発生手段（Ｒ７０）が出力する１番目〜ｐ番目乱数取得トリガー信号の中で連続するタイミング時間に相当する時間での乱数生成装置（Ｒ６０）から出力される乱数値が比較される。このことから、乱数生成装置（Ｒ６０）を構成するＩＣ等の故障、あるいは乱数生成装置（Ｒ６０）を実装する基板、接続パターン、等の故障、あるいは障害で乱数生成装置（Ｒ６０）がある固定値を出し続けるというような異常な状態になった場合に、異なる時間における乱数生成装置（Ｒ６０）から出力される乱数値を、比較する動作を続けることから、比較回路２（Ｒ８４）の出力からバッファＡ（Ｒ８２）とバッファＢ（Ｒ８３）の出力が同じという比較結果となった場合には、乱数生成装置（Ｒ６０）は同じ乱数値を出し続けているということになり、乱数生成装置（Ｒ６０）の異常を監視することが可能となる。また、比較回路２（Ｒ８４）の出力結果がバッファＡ（Ｒ８２）とバッファＢ（Ｒ８３）の出力が不一致という比較結果になった場合は、乱数生成装置（Ｒ６０）は正常に動作していると判断することができる。比較回路２（Ｒ８４）の出力は乱数取得手段（Ｒ４０）に接続される構成となっている。

なお、乱数取得手段（Ｒ４０）は図１７に示されるように乱数生成装置から出力される信号が乱数取得手段（Ｒ４０）に入力される構成となっている。乱数取得手段（Ｒ４０）はメインコントロール部１１内に実装されているＣＰＵ１４と入出力回路Ｂ４０とで構成されている。遊技者による遊技機の操作を契機として発生する乱数ラッチ信号はメインコントロール部１１に入力される。乱数取得手段（Ｒ４０）は、乱数ラッチ信号が入力された時点での乱数生成装置（Ｒ６０）から出力される乱数値を入出力回路Ｂ４０を経由してＣＰＵ１４に読み込むように動作する。

比較回路２（Ｒ８４）から乱数生成装置（Ｒ６０）が正常であることを示す信号が入力されている場合には、乱数取得手段（Ｒ４０）は乱数ラッチ信号を契機として読み込んだ乱数生成装置（Ｒ６０）の１６ビット乱数値を読み込む。比較回路２（Ｒ８４）から乱数バッファＡ（Ｒ８２）とバッファＢ（Ｒ８３）の比較結果が一致したことを示す信号が入力されている場合には、乱数取得手段（Ｒ４０）は乱数ラッチ信号を契機として読み込んだ乱数生成装置（Ｒ６０）の１６ビット乱数値は異常であったとして、遊技機における演出制御あるいは当否制御、等の制御において異常である場合の処理をすることになる。

ハードウェアにより異常判定する方法においては、遊技者によるスタートレバーの操作を契機として乱数ラッチ信号が発生し、乱数生成装置（Ｒ６０）が発生せる乱数値が抽選用乱数として乱数取得手段（Ｒ４０）により取得されるが、異常判定用乱数は乱数異常監視手段（Ｒ８０）において、３つの異なるタイミングで発生する乱数値がそれぞれ２個ずつ比較され、比較された結果が乱数取得手段（Ｒ４０）に出力され、主にソフトウェアによる異常判定処理のように、ＣＰＵ１４が抽選用乱数と異常判定用乱数の２つの乱数を取得するわけではないため、抽選用乱数が異常判定用乱数に切り替わり、好ましくない動作をすることはない。

しかしながら、悪意ある遊技者による不正な操作を防止するためには、乱数ラッチ信号のタイミング時間と、乱数取得トリガー信号が発生するタイミング時間は異なるタイミング時間であることが好ましい。このため、図１７の乱数取得トリガー信号発生手段（Ｒ７０）の出力端子に２入力ＥＸＯＲ回路（イクスクルーシブオア回路、またはエクスクルーシブオア回路）を設け、乱数ラッチ信号は乱数ラッチ部（Ｒ６２）に入力すると共に、ＥＸＯＲ回路の１つの入力端子に乱数ラッチ信号を入力し、ＥＸＯＲ回路の別の入力端子に乱数取得トリガー信号発生手段の出力を入力し、ＥＸＯＲ回路の出力信号と乱数取得トリガー信号発生手段（Ｒ７０）の出力をＡＮＤ回路に入力し、ＡＮＤ回路の出力を乱数異常監視手段（Ｒ８０）に対する新たな乱数取得トリガー信号として入力する構成とすることが考えられる。このように構成することで、遊技者によるスタートレバー操作を契機として発生する乱数ラッチ信号と、乱数取得トリガー信号が同じタイミング時間で重なった場合には、乱数取得手段（Ｒ４０）が乱数を取得する動作は継続されるが、ＡＮＤ回路の出力はＥＸＯＲ回路の出力がロウ信号となるために、新たな乱数取得トリガー信号はロウ信号となり、乱数異常監視手段（Ｒ８０）による乱数を異常監視する動作を停止することになる。このように乱数ラッチ信号のタイミング時間と、乱数取得トリガー信号が発生するタイミング時間が同じタイミング時間で重なった場合には、乱数異常監視手段（Ｒ８０）の動作を停止することで、悪意ある遊技者が乱数取得トリガー信号が発生したタイミングを、何らかの不正な操作で検出して悪意ある操作をすることを防止することが可能となる。

或いは、ＡＮＤ回路の出力をクロック周期において数周期遅延する遅延回路に入力する構成とし、遅延回路の出力を新たな乱数取得トリガー信号として、乱数異常監視手段（Ｒ８０）に入力する構成とすることが考えられる。このように構成することで、乱数取得手段（Ｒ４０）は遊技者の操作を契機とする本来の乱数ラッチ信号が発生するタイミング時間で乱数生成部（Ｒ６１）が発生する乱数を乱数ラッチ部（Ｒ６２）から取得するが、乱数異常監視手段（Ｒ８０）はクロック周期において数周期遅延したタイミング時間で乱数取得トリガー信号によって乱数異常監視をすることになり、例えば悪意ある遊技者が乱数取得トリガー信号が発生していることを利用して悪意ある結果を得ようとする行為を防止することができる。

なお、乱数ラッチ信号と乱数取得トリガー信号が同じタイミングで重なって発生する場合の対策として、図１７の乱数取得トリガー信号発生手段（Ｒ７０）の出力端子に２入力ＥＸＯＲ回路（イクスクルーシブオア回路、またはエクスクルーシブオア回路）を設け、ＥＸＯＲ回路の１つの入力端子に乱数ラッチ信号を入力し、ＥＸＯＲ回路の別の入力端子に乱数取得トリガー信号発生手段の出力を入力し、ＥＸＯＲ回路の出力信号と乱数ラッチ信号をＡＮＤ回路に入力し、ＡＮＤ回路の出力をクロック周期において数周期遅延する遅延回路に入力する構成とし、遅延回路の出力を新たな乱数ラッチ信号として、乱数ラッチ部（Ｒ６２）に入力する構成とすることも考えられる。このように構成した場合には、乱数異常監視手段（Ｒ８０）は乱数取得トリガー信号が発生したタイミングで乱数生成装置（Ｒ６０）の異常を監視するが、乱数取得手段（Ｒ４０）は、スタートレバーの操作を契機として発生した乱数ラッチ信号からずれたタイミング時間において乱数生成装置（Ｒ６０）が発生した乱数値を取得することになる。このような構成により、悪意ある遊技者が乱数取得トリガー信号が発生していることを利用して悪意ある結果を得ようとする行為を防止することができる。

このような、ＥＸＯＲ回路を用いて乱数ラッチ信号と、乱数取得トリガー信号が重なった場合に片方の信号をずらす処理は、主にソフトウェアにより異常判定処理をする場合にも適用でき、主にソフトウェアによる異常判定処理において、ＣＰＵ１４が抽選用乱数取得と異常判定用乱数の取得が重ならないようにするための実施例４、あるいは実施例５によるソフトウェアの処理量を低減する効果が期待できる。

なお、図２６に示すように、乱数生成装置（Ｒ６０）の出力と乱数値監視用カウンタ（Ｒ７１）の出力を演算回路（例えば加算回路、論理和回路、減算回路、他）（Ｒ８６）に入力し、演算回路（Ｒ８６）の出力を乱数取得手段（Ｒ４０）に入力するような構成としてもよい。乱数生成装置（Ｒ６０）の構成によっては、所定の周期内において、連続する２つの乱数取得トリガー信号が出力される時間において、同じ乱数値が選択され出力される可能性がありうる。また、乱数生成装置（Ｒ６０）が故障によりある固定した乱数値を出し続ける場合に、固定した乱数値が遊技機の演出制御、あるいは当否制御において当たり状態に相当する乱数値を出力する状態で故障する可能性がありうる。乱数生成装置（Ｒ６０）の出力と乱数値監視用カウンタ（Ｒ７１）の出力を演算回路（Ｒ８６）を経由して乱数取得手段（Ｒ４０）に入力する構成とすることで、乱数生成装置（Ｒ６０）が当たり状態に相当する乱数値で固定するような故障を起こしても、演算回路（Ｒ８６）には乱数値監視用カウンタ（Ｒ７１）を構成するインクリメントカウンタから、クロックの発生周期毎に１つずつカウンタ値が増加する値が入力されることから、乱数取得手段（Ｒ４０）には例えば演算回路が加算回路である場合には、１つずつ加算された値が乱数値として取得されることになり、乱数生成装置（Ｒ６０）が当たり状態の乱数値に固定した故障となり、遊技店に不当に不利になる状態を作り出さない効果がある。

このような乱数発生装置１２の動作を図２７においてタイムチャートを用いて示す。図２７のタイムチャートにおいて、クロックはクロック発生回路（Ｒ５０）から出力されるクロック信号である。乱数値監視用カウンタ（Ｒ７１）には反転回路を経由してクロックが入力されるが、図２７の反転クロック信号が乱数値監視用カウンタ（Ｒ７１）に入力される。乱数値監視用カウンタ（Ｒ７１）はインクリメントカウンタで構成される。本発明は１６ビットのインクリメントカウンタに限定されるものではないが、１例として乱数値監視用カウンタに１６ビットのインクリメントカウンタが用いられる場合には、図２７に示すように１反転クロック信号が入力される毎に、乱数値監視用カウンタ（Ｒ７１）のカウンタ値は０から増加し、所定の周期（１６ビットのインクリメントカウンタを用いる場合には６５５３６個のクロックに相当する時間）で６５５３５のカウント値となる。

乱数生成装置（Ｒ６０）は乱数生成装置１の実施例の場合には０からカウントして６５５３５のカウント値を出力するが、乱数生成装置２、あるいは乱数生成装置３の実施例の場合には、クロックが入力される毎に図７（ａ）のテーブルに記憶されている乱数値が読みだされて乱数値として出力されることになる。比較回路１（Ｒ７２）の出力は、乱数取得トリガー信号発生手段（Ｒ７０）により作成されたタイミングに相当する時間に、選択回路２（Ｒ８１）のトリガー端子に乱数取得トリガー信号として入力される。図２７においては１例として乱数値監視用カウンタ（Ｒ７１）のカウント値が１から２に、あるいは１０００から１００１のタイミング時間に乱数取得トリガー信号が出力される例を示している。

乱数取得トリガー信号が比較回路１（Ｒ７２）から出力されるタイミング時間は、比較回路１（Ｒ７２）にどのような数値を入力するかで決まる。選択回路（Ｒ８１）は乱数取得トリガー信号が入力されることで図２５に示すように乱数生成装置（Ｒ６０）から出力される乱数値をバッファＡ（Ｒ８２）あるいはバッファＢ（Ｒ８３）に出力する。比較回路２（Ｒ８４）は乱数取得トリガー信号とクロックの論理積回路（Ｒ８５）を経由した信号が入力されることから図２５においては乱数取得トリガー信号よりもクロック半周期遅れた信号として図示されている。バッファＡ（Ｒ８２）とバッファＢ（Ｒ８３）を比較回路２（Ｒ８４）で比較した結果、乱数生成装置（Ｒ６０）に異常があると判断された場合には図１７にエラー信号として示したように論理積回路（Ｒ８５）の出力と同期した時間にエラー信号が出力される。このエラー信号は乱数異常監視手段（Ｒ８０）の判定結果として乱数取得手段（Ｒ４０）に出力される。

また、第１実施形態では、異常判定処理をスロットマシン１に適用させた例について、連続する所定の周期において３回の乱数値を取得し、異常判定を主にハードウェアにより判定する方法を説明したが、本発明に係る異常判定処理を適用させる対象の遊技機としては、スロットマシンに限定されない。以下、異常判定処理をパチンコ機ＰＭに適用させた例を第２実施形態として、特に第１実施形態と異なる部分を強調させながら図１１〜図１３，図２８を参照して説明する。第２の実施形態においても連続する所定の周期において３回の乱数値を取得し、異常判定を主にハードウェアにより判定する方法を説明する。

まず、上記遊技機の一例として説明するパチンコ機ＰＭの概要構成は図１１および図１２を参照して既に説明している。さらに、図１３を用いてメインコントロール部７３０での制御の概要を既に説明している。メインコントロール部７３０において当たり決定手段Ｂ１３４と、確率変動決定手段Ｂ１３５と、異常判定手段Ｂ２００の構成と動作を説明している。

図１４に示されたＲＯＭ７３３には、当たりか否かを決定するために用いる当たり決定テーブル、及び確率変動をするか否かを決定するために用いる確率変動決定テーブルが格納されており、これらのテーブルには、決定用乱数取得部Ｂ１３４ａ，Ｂ１３５ａが取得した乱数値（以下、決定用乱数と称する）の全範囲について、一の乱数値に対して、例えば「当たり乱数」か、それとも「外れ乱数」かの一意な結果が定まるようなデータが記録されている。当たり決定部Ｂ１３４ｂ及び確率変動決定部Ｂ１３５ｂは、決定用乱数取得部Ｂ１３４ａ，Ｂ１３５ａが取得した決定用乱数の値と上記テーブルのアドレス値とを比較参照して、当該乱数値に対応する結果を取得する。すなわち、これらのテーブルのアドレス値に対応して１つの結果が特定されることになっている。

このように、上述した役抽選テーブルにはアドレス値が付与されており、アドレス値は、抽選用乱数取得部Ｂ３４ａが取得した、乱数発生装置１２が発生させた乱数値に対応するものである。以下で、メインコントロール部１１及び乱数発生装置１２における乱数値を発生させるための回路と、乱数発生装置１２が発生した乱数が異常か否かを主にハードウェアで判定する方法を説明する。以下において、メインコントロール部１１及び乱数発生装置１２における乱数値を発生させるための回路と乱数の監視方法を説明する。図２８に示す乱数発生装置１２は、クロック発生回路（Ｒ５０）、乱数生成装置（Ｒ６０）、乱数取得トリガー信号発生手段（Ｒ７０）、乱数異常監視手段（Ｒ８０）を備えて構成され、乱数生成装置（Ｒ６０）が正常に動作しているのか、異常な動作となっているのかを監視する。

ここで、図１４を用いて説明した主にソフトウェアによる異常判定をする場合においては、遊技用乱数を取得するための第１ラッチ信号と、異常判定用乱数取得のための第２ラッチ信号により、乱数取得手段であるＣＰＵ７３２が乱数生成回路（Ｂ１８６）から入出力回路Ｂ１４０を経由して乱数値を取得する構成となっていたため、第１ラッチ信号と第２ラッチ信号がほぼ同じタイミングで重なり、取得された遊技用乱数が異常判定用乱数に切り替わり、本来当たりであったものが外れとなるという問題を発生する。このような問題を避けるために実施例６及び実施例７によるタイミングで制御することを説明した。

図２８に示すハードウェアにより異常判定する方法においては、第１始動入賞センサ、または第２始動入賞センサに基づき乱数ラッチ信号が発生し、乱数生成装置（Ｒ６０）が発生せる乱数値が遊技用乱数として乱数取得手段（Ｒ４０）により取得されるが、異常判定用乱数は乱数異常監視手段（Ｒ８０）において、３つの異なるタイミングで発生する乱数値がそれぞれ２個ずつ比較され、比較された結果が乱数取得手段（Ｒ４０）に出力される。ＣＰＵ７３２が遊技用乱数と異常判定用乱数の２つの乱数を取得するわけではないため、遊技用乱数が異常判定用乱数に切り替わり、好ましくない動作をすることはない。

しかし、悪意ある遊技者が異常判定のタイミングに合わせて遊技機を操作することで、遊技用乱数を当たり状態で取得するような悪意ある操作を防止するためには、遊技用乱数を取得するタイミングと乱数生成装置（Ｒ６０）において、乱数取得トリガー信号が発生するタイミングが重ならないようにすることが好ましい。このため、図２８の乱数取得トリガー信号発生手段（Ｒ７０）の出力端子に２入力ＥＸＯＲ回路（イクスクルーシブオア回路、またはエクスクルーシブオア回路）を設け、乱数ラッチ信号を乱数ラッチ部（Ｒ６２）に入力すると共に、ＥＸＯＲ回路の１つの入力端子に乱数ラッチ信号を入力し、ＥＸＯＲ回路の別の入力端子に乱数取得トリガー信号発生手段の出力を入力し、ＥＸＯＲ回路の出力信号と乱数取得トリガー信号発生手段（Ｒ７０）の出力をＡＮＤ回路に入力し、ＡＮＤ回路の出力を乱数異常監視手段（Ｒ８０）に対する新たな乱数取得トリガー信号として入力する構成とすることが考えられる。このように構成することで、第１始動入賞センサーあるいは第２始動入賞センサーが遊技球の入賞を検出したことを契機として発生する乱数ラッチ信号と、乱数取得トリガー信号が同じタイミング時間で重なった場合には、乱数取得手段（Ｒ４０）が乱数を取得する動作は継続されるが、ＡＮＤ回路の出力はＥＸＯＲ回路の出力がロウ信号となるために、新たな乱数取得トリガー信号はロウ信号となり、乱数異常監視手段（Ｒ８０）による乱数を異常監視する動作を停止することになる。このように乱数ラッチ信号のタイミング時間と、乱数取得トリガー信号が発生するタイミング時間が同じタイミング時間で重なった場合には、乱数異常監視手段（Ｒ８０）の動作を停止することで、悪意ある遊技者が乱数取得トリガー信号が発生したタイミングを、何らかの不正な操作で検出して悪意ある操作をすることを防止することが可能となる。

或いは、ＡＮＤ回路の出力をクロック周期において数周期遅延する遅延回路に入力する構成とし、遅延回路の出力を新たな乱数取得トリガー信号として、乱数異常監視手段（Ｒ８０）に入力する構成とすることが考えられる。このように構成することで、乱数取得手段（Ｒ４０）は遊技球の入賞を契機とする本来の乱数ラッチ信号が発生するタイミング時間で乱数生成部（Ｒ６１）が発生する乱数を乱数ラッチ部（Ｒ６２）から取得するが、乱数異常監視手段（Ｒ８０）はクロック周期において数周期遅延したタイミング時間で乱数取得トリガー信号によって乱数異常監視をすることになり、例えば悪意ある遊技者が乱数取得トリガー信号が発生していることを利用して悪意ある結果を得ようとする行為を防止することができる。

なお、乱数ラッチ信号と乱数取得トリガー信号が同じタイミングで重なって発生する場合の対策として、図２８の乱数取得トリガー信号発生手段（Ｒ７０）の出力端子に２入力ＥＸＯＲ回路（イクスクルーシブオア回路、またはエクスクルーシブオア回路）を設け、ＥＸＯＲ回路の１つの入力端子に乱数ラッチ信号を入力し、ＥＸＯＲ回路の別の入力端子に乱数取得トリガー信号発生手段の出力を入力し、ＥＸＯＲ回路の出力信号と乱数ラッチ信号をＡＮＤ回路に入力し、ＡＮＤ回路の出力をクロック周期において数周期遅延する遅延回路に入力する構成とし、遅延回路の出力を新たな乱数ラッチ信号として、乱数ラッチ部（Ｒ６２）に入力する構成とすることも考えられる。このように構成した場合には、乱数異常監視手段（Ｒ８０）は乱数取得トリガー信号が発生したタイミングで乱数生成装置（Ｒ６０）の異常を監視するが、乱数取得手段（Ｒ４０）は、遊技球の入賞を契機として発生した乱数ラッチ信号からずれたタイミング時間において乱数生成装置（Ｒ６０）が発生した乱数値を取得することになる。このような構成により、悪意ある遊技者が乱数取得トリガー信号が発生していることを利用して悪意ある結果を得ようとする行為を防止することができる。

このような、ＥＸＯＲ回路を用いて乱数ラッチ信号と、乱数取得トリガー信号が重なった場合に片方の信号をずらす処理は、主にソフトウェアにより異常判定処理をする場合にも適用でき、主にソフトウェアによる異常判定処理において、ＣＰＵ７３２が遊技用乱数取得と異常判定用乱数の取得が重ならないようにするための実施例６、あるいは実施例７によるソフトウェアの処理量を低減する効果が期待できる。

また、第１実施形態のスロットマシン１及び第２実施形態のパチンコ機ＰＭにおいて乱数の異常監視を主にハードウェアにより実現する方法では、それぞれの実施形態の説明で示すように、乱数異常監視手段が出力する連続する所定の周期において３回の連続する乱数取得トリガー信号が発生するタイミングにおいて乱数生成装置から出力される乱数値を２回比較し、比較手段のそれぞれの比較結果が乱数取得手段（Ｒ４０）であるＣＰＵに出力され、ＣＰＵは連続する所定の周期において２回連続して不一致であれば、乱数生成装置が正常動作と判定することから、ＣＰＵに実装されている乱数生成装置を判定するソフトウェアの処理量を大幅に低減することが可能となる。

ここで、ソフトウェアの処理量をさらに低減するために、乱数異常監視手段（Ｒ８０）が２回の比較結果を逐次乱数取得手段（Ｒ４０）に出力する構成ではなく、乱数異常監視手段（Ｒ８０）内に、前の比較結果（１回目の比較結果）を一時記憶する回路を設け、例えば比較結果が不一致であればロウ信号として一時記憶し、比較結果が一致であればハイ信号として一時記憶する回路を設け、２回目の比較をし、比較結果が不一致であればロウ信号とし、２回目の比較結果が一致であればハイ信号とし、一時記憶している１回目の比較結果と２回目の比較結果を例えばＡＮＤ回路に入力し、どちらかの比較結果もハイ信号となっていればＡＮＤ回路の出力がハイ信号となることで、１回目と２回めの比較結果が一致したことを検出し、乱数異常監視手段（Ｒ８０）から乱数取得手段（Ｒ４０）に乱数生成装置（Ｒ６０）に異常があったことを出力するような構成としてもよい。このように構成すれば図１３に示す乱数取得手段（Ｒ４０）内のＣＰＵ７３２において異常判定手段Ｂ２００により異常判定する必要がなくなり、ＣＰＵ７３２でのソフト処理量をさらに低減させることが可能となる。

このように、第１及び第２の実施形態のいずれの場合の乱数異常監視手段もハードウェアにより構成されていることから、乱数生成装置から乱数値を出力するための乱数更新周期には依存しない乱数異常監視手段であり、またクロック周期がどのようなクロック周期であっても乱数生成装置の異常を判定可能な構成であり、ソフトウェアの処理量を大幅削減を実現していると同時に、今後さまざま形で遊技機が発展する場合にも容易に適用可能であり、また今後、様々なＬＳＩが出てきた場合にも容易にそれらを利用することが可能となる。

なお、第１の実施形態を示す図１７、あるいは第２の実施形態を示す図２８において、メインコントロール部（図１７において１１、図２８において７３０）に基準クロック発生回路（図１７においてＢ２１，図２８において７３１）が示されている。乱数発生装置１２にクロックを供給するクロック発生回路（Ｒ５０）は図１７、あるいは図２８に示すように異なるクロックであってもよいし、同じクロックを用いてもよい。基準クロック発生回路のクロックとクロック発生回路のクロックを異なるクロックとすれば乱数の更新周期と乱数発生装置内の乱数異常監視手段での監視タイミングが異なるものになることから、悪意ある遊技者が乱数の更新周期を察知しにくくなり、遊技機の不正を防止する点でより好ましい。

乱数生成装置が発生した乱数は乱数取得手段により取得され、取得された乱数は役抽選等に用いられる。取得した乱数により抽選を行う際に、乱数生成装置の乱数値更新に用いるソフト乱数を乱数生成装置から取得した乱数に加算する等の演算処理をし、演算処理をした結果の数値を抽選に用いてもよい。このような演算処理をすることで、乱数生成装置に異常が発生しても当たり状態、あるいは外れ状態の数値に固定した状態となることがなくなり、遊技店にとっても遊技者にとっても不当に不利益になることが避けられる。なお、乱数生成装置から取得した乱数に加算あるいは演算処理をする数値はソフト乱数に限定されない。クロック周期毎に可変な数値を発生するものであればそれらの可変な値を用いることができる。

そして、第１実施形態のスロットマシン１及び第２実施形態のパチンコ機ＰＭにおいては、抽選用あるいは遊技用乱数の取得と共に、乱数生成装置（Ｒ６０）の異常を判定することが可能となる。このような異常検出方法はスロットマシン１及びパチンコ機ＰＭに限らず、他の遊技機で実行される乱数を用いた各種の演出制御、当否制御にも適用可能である。

また、第１実施形態におけるスロットマシン１及び第２実施形態におけるパチンコ機ＰＭでは、上記異常判定処理の結果、異常と判定された場合にメインコントロール部からその旨を示す信号を出力することにより表示させる表示手段を設けてもよい。この表示手段が設けられていることにより、ホールの管理者などに容易に異常状態を把握させることができ、異常が発生した遊技機を停止させる等、適切な対応を迅速にとることが可能となる。更には、上記表示手段の他に、遊技機の動作を停止または規制する遊技機異常時制御手段を設け、上記異常判定処理の結果異常と判定された場合に、自動的に遊技機の動作を停止または規制するようにしてもよい。具体的には、第２実施形態におけるパチンコ機ＰＭでは遊技球の発射を停止させてもよいし、スロットマシン１及びパチンコ機ＰＭでは、賞球及びメダルの払出処理、抽選処理、入賞処理等が行われなくなるように制御してもよい。このように、遊技機の動作を停止または規制する遊技機異常時制御手段が設けられることにより、異常による遊技者や遊技店が被る不利益の発生を確実に抑止することができる。

なお、本発明に係る乱数発生装置の適用対象としては、上記スロットマシン１またはパチンコ機ＰＭ等の遊技機に限定されない。すなわち、乱数発生装置が設けられている機器であれば適用することが可能であり、この乱数異常監視手段を用いることにより、当該乱数発生装置の異常動作を検出することができる。

１スロットマシン（第１実施形態の遊技機）
ＰＭパチンコ機（第２実施形態の遊技機）
１２，７５０乱数発生装置
Ｂ３４ａ抽選用乱数取得部（第１実施形態の乱数取得手段）
Ｂ３４ｂ抽選役判定部（第１実施形態の当否判定手段）
Ｂ５１乱数クロック発生回路（第１実施形態のクロック発生回路）
Ｂ５２乱数テーブル決定部（テーブル選択手段）
Ｂ５３ａ乱数テーブル
Ｂ１００異常判定結果
Ｂ１３４ａ決定用乱数取得部（第２実施形態の乱数取得手段）
Ｂ１３４ｂ当たり決定部（第２実施形態の当否判定手段）
Ｂ１３５ａ決定用乱数取得部（第２実施形態の乱数取得手段）
Ｂ１３５ｂ確率変動決定部（第２実施形態の当否判定手段）
Ｒ５０乱数発生装置のクロック発生回路
Ｒ６０乱数発生装置の乱数生成装置
Ｒ６１乱数生成部
Ｒ６２乱数ラッチ部
Ｒ７０乱数発生装置の乱数取得トリガー信号発生手段
Ｒ８０乱数発生装置の乱数異常監視手段

Claims

所定の周波数でクロックを発生させるクロック発生手段と、
前記クロック発生手段から出力されるｍ個（ｍは１以上の整数）のクロックで形成される所定の周期と、
前記クロック発生手段からの前記クロックの入力を受けて前記クロック毎に前記所定の周期内においてランダムな乱数値を出力する乱数生成装置と、
遊技者の遊技機への動作が所定の条件を満たしたことを契機に乱数ラッチ信号を出力する乱数ラッチ手段と、
前記乱数ラッチ信号により前記乱数生成装置から乱数値を取得する乱数取得手段と、
前記所定の周期内においてｐ個（ｐは１＜ｐ≦ｍである正の整数）の乱数取得トリガー信号を発生する乱数取得トリガー信号発生手段と、
前記乱数取得トリガー信号を契機に前記乱数生成装置が出力する乱数値を監視する乱数異常監視手段と、を備え
前記乱数取得手段が取得した前記乱数値に基づいて演出制御あるいは当否制御をする遊技機において、
前記乱数異常監視手段は前記第１の乱数取得トリガー信号を契機に前記乱数生成装置が出力した第１の乱数値を一時記憶し、
前記乱数異常監視手段は、前記第１の乱数取得トリガー信号に連続して発生した第２の乱数取得トリガー信号を契機に前記乱数生成装置が出力した第２の乱数値を一時記憶し、前記第１の乱数値と前記第２の乱数値とを比較する比較手段を有し、前記比較手段によりｔ回（ｔは２以上の正の整数値）の比較がなされ、１回目の比較での前記第１の乱数値が発生する前記所定の周期と、ｔ回目の比較での前記第２の乱数値が発生する前記所定の周期とは異なる所定の周期であり、前記ｔ回の比較の結果が不一致であれば前記乱数生成装置を正常動作と判定することを特徴とする遊技機。
前記乱数取得トリガー信号発生手段は前記クロック発生手段から出力されるクロックが入力される毎に１つずつカウント値が増加する乱数値監視用カウンタを含んで構成され、前記乱数値監視用カウンタの出力信号と前記乱数生成装置から出力される乱数値が演算回路に入力され、前記演算回路の出力を前記乱数ラッチ信号により前記乱数取得手段が取得することを特徴とする請求項１に記載の遊技機。
前記乱数取得トリガー信号発生手段は、前記クロック発生回路から出力されるクロックが入力される毎に数値が１つずつ増加する乱数値監視用カウンタを含んで構成され、前記乱数値監視用カウンタはｓ（ｎは（２のｎ乗）＝ｍを満足する正の整数、ｑは（ｍ÷ｐ）の商で小数点以下を切り捨てた正の整数、ｒは（２のｒ乗）≦ｑを満足する正の整数、ｓはｒの中で最大の正の整数）の２進数表現に相当するカウンタ値になったことを検出する手段を有し、前記検出手段により検出の結果を受けて、前記乱数値監視用カウンタをリセットするとともに、前記所定の周期においてｐ個の前記乱数取得トリガー信号を出力することを特徴とする請求項１または２に記載の遊技機。
前記乱数取得トリガー信号発生手段は、前記クロック発生回路から出力されるクロックが入力される毎に数値が１つずつ増加する前記乱数値監視用カウンタと、比較回路１とで構成され、
前記比較回路１は第１から第（ｐ＋１）の比較入力端子と、トリガー信号入力端子とを備え、
前記乱数値監視用カウンタの出力が第１の比較入力端子に入力され、１×ｓ（ｎは（２のｎ乗）＝ｍを満足する正の整数、ｑは（ｍ÷ｐ）の商で小数点以下を切り捨てた正の整数、ｒは（２のｒ乗）≦ｑを満足する正の整数、ｓはｒの中で最大の正の整数）からｐ×ｓまでのｐ個の２進数が第２〜第（ｐ＋１）の比較入力端子に入力されることで、前記所定の周期においてｐ個の前記乱数取得トリガー信号を出力することを特徴とする請求項１または２に記載の遊技機。
前記乱数異常監視手段は、
バッファＡと、
バッファＢと、
前記乱数取得トリガー信号が入力されることで動作する選択回路と、
前記乱数取得トリガー信号と前記クロック発生回路のクロックとの論理積がトリガー信号として入力されることで動作する比較回路２と、を備え
前記乱数取得トリガー信号が入力される毎に前記選択回路は前記乱数生成装置から出力される乱数値を前記バッファＡと前記バッファＢとを交互に選択して出力し、
前記乱数取得トリガー信号が入力される毎に前記比較回路２は前記バッファＡと前記バッファＢに入力された情報を比較することで、第１の前記乱数取得トリガー信号による第１の乱数値と、第２の前記乱数取得トリガー信号による第２の乱数値とを比較することを特徴とする請求項１〜４のいずれかに記載の遊技機。
前記クロック発生手段から出力されるクロック信号は、前記乱数生成装置に入力されるクロックに対して、前記乱数取得トリガー信号発生手段に入力されるクロックはクロック発生周期よりも小さい時間遅れて入力されることを特徴とする請求項１〜５のいずれかに記載の遊技機。