JP4125709B2 - 弾球遊技機 - Google Patents
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Description
本発明は、弾球遊技機における当選判定に関し、詳しくは、始動入賞口への打球の入賞に基づいて行われる抽選用の乱数をハードウェアにより生成する当選判定に関する。
従来から弾球遊技機においては、遊技盤上の遊技領域に始動入賞口と称される入賞口を設け、この始動入賞口への打球の入賞に基づいて当選の判定を行い、この当選結果に基づいて遊技者の所定の利益（たとえば、いわゆる大当たり遊技）を提供するようなものが広く普及している。
このような弾球遊技機では、通常、遊技の制御を担うＣＰＵの基準クロック等をソフトウェアでカウントし、前記始動入賞口への入賞を契機としてこのカウントの値を乱数として取得して当選の判定を行っている。なお、乱数の発生源たる基準クロック等のカウントは、たとえば１ずつ加算されていくというように、規則的に行われるため厳密な意味での乱数ではないが、その取得の契機が前記始動入賞口への入賞というランダムに発生する事象であるため、このように取得されたカウントの値は、実質的に乱数として機能するものである。このような乱数はソフトウェア乱数と称される。
このような弾球遊技機では、通常、遊技の制御を担うＣＰＵの基準クロック等をソフトウェアでカウントし、前記始動入賞口への入賞を契機としてこのカウントの値を乱数として取得して当選の判定を行っている。なお、乱数の発生源たる基準クロック等のカウントは、たとえば１ずつ加算されていくというように、規則的に行われるため厳密な意味での乱数ではないが、その取得の契機が前記始動入賞口への入賞というランダムに発生する事象であるため、このように取得されたカウントの値は、実質的に乱数として機能するものである。このような乱数はソフトウェア乱数と称される。
しかしながら、上記のような方法で乱数を発生させるときには、ソフトウェア処理の負担が大きくなるという弊害が生じていた。
加えて、ソフトウェア処理の関係上、カウンタの加算間隔をミリ秒単位とせざるを得ないというソフトウェア乱数の性質上、カウンタの１周期が比較的長くなるという問題点があった。したがって、カウント値と比較する当選乱数値が複数ある場合にこれらを近接して設定することや、乱数の全範囲を大きくすると、カウンタの１周期に要する時間が長くなり、その結果、当たりとなる乱数値を取り得る時間が限定される点から、不正防止上困難である等の問題があった。
加えて、ソフトウェア処理の関係上、カウンタの加算間隔をミリ秒単位とせざるを得ないというソフトウェア乱数の性質上、カウンタの１周期が比較的長くなるという問題点があった。したがって、カウント値と比較する当選乱数値が複数ある場合にこれらを近接して設定することや、乱数の全範囲を大きくすると、カウンタの１周期に要する時間が長くなり、その結果、当たりとなる乱数値を取り得る時間が限定される点から、不正防止上困難である等の問題があった。
さらに、近年では、乱数値の更新とＣＰＵの動作とが同期することから、入賞信号を操作して強制的に当選させる等の不正行為が行われるという新たな問題が生じ、この問題の解決は急務となっている。
そこで、本発明は、ソフトウェアではなくハードウェアによりカウンタを更新させることにより、高速でかつＣＰＵの動作とは非同期の乱数発生手段を使用することで、従来技術の問題であるソフトウェアの負担を軽減するのみならず、範囲の大きい乱数を使用可能でかつ外部からの不正が起こされにくいような当選の判定を実現させることを目的とする。
そこで、本発明は、ソフトウェアではなくハードウェアによりカウンタを更新させることにより、高速でかつＣＰＵの動作とは非同期の乱数発生手段を使用することで、従来技術の問題であるソフトウェアの負担を軽減するのみならず、範囲の大きい乱数を使用可能でかつ外部からの不正が起こされにくいような当選の判定を実現させることを目的とする。
上記の課題に鑑み、本発明に係る弾球遊技機は、打球の入賞により始動入賞信号を発生させる始動入賞口と、所定の周波数で乱数クロックを発生させる乱数クロック発生回路と、前記乱数クロック発生回路からの乱数クロックを反転させた反転クロックを発生させる乱数クロック反転回路と、前記乱数クロック及び前記反転クロックのうちの一方のクロックの立ち上がりエッジ又は立ち下がりエッジの入力に基づいて当該クロック数をカウントするクロックカウント回路と、前記始動入賞信号の入力に基づき発生した信号を前記乱数クロック及び前記反転クロックのうちの他方のクロックの立ち上がりエッジ又は立ち下がりエッジの入力と同期させラッチ信号として出力するラッチ信号出力回路と、前記ラッチ信号に基づいて前記クロックカウント回路によりカウントされたカウント値を記憶するカウント値記憶回路とを備え、所定の条件に基づいて前記カウント値記憶回路の記憶値を参照し、その記憶値に基づいて前記始動入賞口への入賞に係る当選判定を行うことを特徴とする。
上記の構成により、ハードウェアによる乱数の発生が可能となっている。
また、上記の構成から、始動入賞信号がたとえば弾球遊技機の制御を司る、ＣＰＵ及びＲＡＭ等から成る制御部に入力され、それに基づきその制御部が発生する信号（カウント値のラッチを促す信号など）が前記ラッチ信号出力回路へ出力された際には、
（１）クロックカウント回路において乱数クロックの立ち上がりエッジの入力に基づいてカウントが実行される場合には、反転クロックの立ち上がりエッジの入力によりラッチ信号が出力され、
（２）クロックカウント回路において乱数クロックの立ち下がりエッジの入力に基づいてカウントが実行される場合には、反転クロックの立ち下がりエッジの入力によりラッチ信号が出力され、
（３）クロックカウント回路において反転クロックの立ち上がりエッジの入力に基づいてカウントが実行される場合には、乱数クロックの立ち上がりエッジの入力によりラッチ信号が出力され、及び、
（４）クロックカウント回路において反転クロックの立ち下がりエッジの入力に基づいてカウントが実行される場合には、乱数クロックの立ち下がりエッジの入力によりラッチ信号が出力される
こととなっているため、いずれの場合においても、カウントのインクリメントとラッチとのタイミングが半周期ずれることとなり、インクリメントの確定した状態で安定したカウントの取得が可能となっている。
また、上記の構成から、始動入賞信号がたとえば弾球遊技機の制御を司る、ＣＰＵ及びＲＡＭ等から成る制御部に入力され、それに基づきその制御部が発生する信号（カウント値のラッチを促す信号など）が前記ラッチ信号出力回路へ出力された際には、
（１）クロックカウント回路において乱数クロックの立ち上がりエッジの入力に基づいてカウントが実行される場合には、反転クロックの立ち上がりエッジの入力によりラッチ信号が出力され、
（２）クロックカウント回路において乱数クロックの立ち下がりエッジの入力に基づいてカウントが実行される場合には、反転クロックの立ち下がりエッジの入力によりラッチ信号が出力され、
（３）クロックカウント回路において反転クロックの立ち上がりエッジの入力に基づいてカウントが実行される場合には、乱数クロックの立ち上がりエッジの入力によりラッチ信号が出力され、及び、
（４）クロックカウント回路において反転クロックの立ち下がりエッジの入力に基づいてカウントが実行される場合には、乱数クロックの立ち下がりエッジの入力によりラッチ信号が出力される
こととなっているため、いずれの場合においても、カウントのインクリメントとラッチとのタイミングが半周期ずれることとなり、インクリメントの確定した状態で安定したカウントの取得が可能となっている。
また、上記の課題に鑑み、本発明に係る弾球遊技機は、打球の入賞により第１始動入賞信号を発生させる第１始動入賞口と、打球の入賞により第２始動入賞信号を発生させる第２始動入賞口と、前記第１始動入賞信号及び第２始動入賞信号の入力を判定する始動入賞信号判定手段とを備えた弾球遊技機であって、所定の周波数で乱数クロックを発生させる乱数クロック発生回路と、前記乱数クロック発生回路からの乱数クロックを反転させた反転クロックを発生させる乱数クロック反転回路と、前記乱数クロック及び前記反転クロックのうちの一方のクロックの立ち上がりエッジ又は立ち下がりエッジの入力に基づいて当該クロック数をカウントするクロックカウント回路と、前記第１始動入賞信号の入力に基づき発生した信号を前記乱数クロック及び前記反転クロックのうちの他方のクロックの立ち上がりエッジ又は立ち下がりエッジの入力と同期させ第１ラッチ信号として出力する第１ラッチ信号出力回路と、前記第２始動入賞信号の入力に基づき発生した信号を前記乱数クロック及び前記反転クロックのうちの他方のクロックの立ち上がりエッジ又は立ち下がりエッジの入力と同期させ第２ラッチ信号として出力する第２ラッチ信号出力回路と、前記第１ラッチ信号に基づいて前記クロックカウント回路によりカウントされたカウント値を記憶する第１カウント値記憶回路と、前記第２ラッチ信号に基づいて前記クロックカウント回路によりカウントされたカウント値を記憶する第２カウント値記憶回路とを備え、前記始動入賞信号判定手段により第１始動入賞口への入賞があったと判定されたことに基づいて前記第１カウント値記憶回路の記憶値を参照し、その記憶値に基づいて前記第１始動入賞口への入賞に係る当選判定を行い、前記始動入賞信号判定手段により第２始動入賞口への入賞があったと判定されたことに基づいて前記第２カウント値記憶回路の記憶値を参照し、その記憶値に基づいて前記第２始動入賞口への入賞に係る当選判定を行うことを特徴とする。
上記の構成により、ハードウェアによる乱数の発生が可能となっている。
また、上記の構成から、第１始動入賞信号及び第２始動入賞信号がたとえば弾球遊技機の制御を司る、ＣＰＵ及びＲＯＭ等から成る制御部に入力され、それに基づきその制御部が発生する信号（カウント値のラッチを促す信号など）が前記第１ラッチ信号出力回路及び前記第２ラッチ信号出力回路へそれぞれ出力された際には、
（１）クロックカウント回路において乱数クロックの立ち上がりエッジの入力に基づいてカウントが実行される場合には、反転クロックの立ち上がりエッジの入力により第１ラッチ信号及び第２ラッチ信号が出力され、
（２）クロックカウント回路において乱数クロックの立ち下がりエッジの入力に基づいてカウントが実行される場合には、反転クロックの立ち下がりエッジの入力により第１ラッチ信号及び第２ラッチ信号が出力され、
（３）クロックカウント回路において反転クロックの立ち上がりエッジの入力に基づいてカウントが実行される場合には、乱数クロックの立ち上がりエッジの入力により第１ラッチ信号及び第２ラッチ信号が出力され、並びに、
（４）クロックカウント回路において反転クロックの立ち下がりエッジの入力に基づいてカウントが実行される場合には、乱数クロックの立ち下がりエッジの入力により第１ラッチ信号及び第２ラッチ信号が出力される
こととなっているため、いずれの場合においても、カウントのインクリメントとラッチとのタイミングが半周期ずれることとなり、インクリメントの確定した状態で安定したカウントの取得が可能となっている。さらに、２つの始動入賞口への入賞が同時又はきわめて短い間隔の間で生じた場合であっても、これらの入賞が互いに干渉することなく、別個にカウントを乱数として取得することが可能となっている。
また、上記の構成から、第１始動入賞信号及び第２始動入賞信号がたとえば弾球遊技機の制御を司る、ＣＰＵ及びＲＯＭ等から成る制御部に入力され、それに基づきその制御部が発生する信号（カウント値のラッチを促す信号など）が前記第１ラッチ信号出力回路及び前記第２ラッチ信号出力回路へそれぞれ出力された際には、
（１）クロックカウント回路において乱数クロックの立ち上がりエッジの入力に基づいてカウントが実行される場合には、反転クロックの立ち上がりエッジの入力により第１ラッチ信号及び第２ラッチ信号が出力され、
（２）クロックカウント回路において乱数クロックの立ち下がりエッジの入力に基づいてカウントが実行される場合には、反転クロックの立ち下がりエッジの入力により第１ラッチ信号及び第２ラッチ信号が出力され、
（３）クロックカウント回路において反転クロックの立ち上がりエッジの入力に基づいてカウントが実行される場合には、乱数クロックの立ち上がりエッジの入力により第１ラッチ信号及び第２ラッチ信号が出力され、並びに、
（４）クロックカウント回路において反転クロックの立ち下がりエッジの入力に基づいてカウントが実行される場合には、乱数クロックの立ち下がりエッジの入力により第１ラッチ信号及び第２ラッチ信号が出力される
こととなっているため、いずれの場合においても、カウントのインクリメントとラッチとのタイミングが半周期ずれることとなり、インクリメントの確定した状態で安定したカウントの取得が可能となっている。さらに、２つの始動入賞口への入賞が同時又はきわめて短い間隔の間で生じた場合であっても、これらの入賞が互いに干渉することなく、別個にカウントを乱数として取得することが可能となっている。
また、本発明に係る弾球遊技機においては、上記の始動入賞口を３個以上設ける場合であっても、それらにそれぞれ対応するラッチ信号出力回路及びカウント値記憶回路を設けることで、各始動入賞口への入賞が同時又はきわめて短い間隔の間で生じた場合であっても、これらの入賞が互いに干渉することなく別個にカウントを乱数として取得することが可能となる。
本発明は、上記のように構成されているので、以下に記す効果を奏する。
すなわち、本発明においては、ソフトウェアではなくハードウェアによりカウンタを更新させることにより、高速でかつＣＰＵの動作とは非同期の乱数発生手段を使用することで、従来技術の問題であるソフトウェアの負担を軽減するのみならず、範囲の大きい乱数を使用可能でかつ外部からの不正が起こされにくいような当選の判定を実現させることなっている。
すなわち、本発明においては、ソフトウェアではなくハードウェアによりカウンタを更新させることにより、高速でかつＣＰＵの動作とは非同期の乱数発生手段を使用することで、従来技術の問題であるソフトウェアの負担を軽減するのみならず、範囲の大きい乱数を使用可能でかつ外部からの不正が起こされにくいような当選の判定を実現させることなっている。
（１）第１の実施の形態
以下、本発明の第１の実施の形態を、図面を参照しつつ説明する。
図１は、本実施の形態に係る弾球遊技機10の遊技盤20の外観を正面図で示したものである。図２は、本実施の形態において乱数の発生に係る部分をブロック図にて概念的に示したものである。図３及び図４は、本実施の形態の構成要素をツリー図にて概念的に示したものである。図５は、本実施の形態における乱数発生装置50を回路図で示したものである。図６は、本実施の形態において生成する信号をタイミングチャートで示したものである。そして、図７から図１０までは、本実施の形態における乱数の取得及び利用の手順をフローチャートで示したものである。
以下、本発明の第１の実施の形態を、図面を参照しつつ説明する。
図１は、本実施の形態に係る弾球遊技機10の遊技盤20の外観を正面図で示したものである。図２は、本実施の形態において乱数の発生に係る部分をブロック図にて概念的に示したものである。図３及び図４は、本実施の形態の構成要素をツリー図にて概念的に示したものである。図５は、本実施の形態における乱数発生装置50を回路図で示したものである。図６は、本実施の形態において生成する信号をタイミングチャートで示したものである。そして、図７から図１０までは、本実施の形態における乱数の取得及び利用の手順をフローチャートで示したものである。
（１−１）弾球遊技機の外観
本実施の形態に係る弾球遊技機10の遊技盤20の外観について図１を参照しつつ以下に説明する。
遊技盤20のほぼ中央には、３桁の絵柄の組合せから成る「特別図柄」を液晶画面にて変動表示させる図柄表示装置21が位置する。なお、この特別図柄のうち、３桁がいずれも同一種類の絵柄の組合せから成るものを「大当たり図柄」と称する。また、この図柄表示装置21の上方には４個の特別図柄保留ランプ90、90、90、90が設けられている。
上記図柄表示装置21の下方には、打球が入賞可能な第１始動入賞口22が設けられている。この第１始動入賞口22の開口部には、第１始動入賞口22の幅を拡大する拡大装置91が設けられる。この拡大装置91は、通常は打球１個は通過し得るが２個は同時に通過し得ない程度の幅を保つが、これが拡大すると、落下する打球を拾うような形となり、結果として第１始動入賞口22への入賞が容易となる。また、この第１始動入賞口22から通じる打球の流路には、打球の入賞を検知する第１始動入賞センサ23が設けられている。
本実施の形態に係る弾球遊技機10の遊技盤20の外観について図１を参照しつつ以下に説明する。
遊技盤20のほぼ中央には、３桁の絵柄の組合せから成る「特別図柄」を液晶画面にて変動表示させる図柄表示装置21が位置する。なお、この特別図柄のうち、３桁がいずれも同一種類の絵柄の組合せから成るものを「大当たり図柄」と称する。また、この図柄表示装置21の上方には４個の特別図柄保留ランプ90、90、90、90が設けられている。
上記図柄表示装置21の下方には、打球が入賞可能な第１始動入賞口22が設けられている。この第１始動入賞口22の開口部には、第１始動入賞口22の幅を拡大する拡大装置91が設けられる。この拡大装置91は、通常は打球１個は通過し得るが２個は同時に通過し得ない程度の幅を保つが、これが拡大すると、落下する打球を拾うような形となり、結果として第１始動入賞口22への入賞が容易となる。また、この第１始動入賞口22から通じる打球の流路には、打球の入賞を検知する第１始動入賞センサ23が設けられている。
上記第１始動入賞口22の下方には、アタッカーユニット92が取り付けられており、その一部が、後述の大当たり遊技の際に開放する大入賞口26となっている。また、このアタッカーユニット92の左右両端には、入賞口93、93が設けられている。更に、このアタッカーユニット16の前面には、７セグメント発光ダイオードによる普通図柄表示装置94が設けられるとともに、その周囲には４個の普通図柄保留ランプ95、95、95、95が設けられている。この普通図柄表示装置94には、「５」、「６」及び「７」の３種類の数字から選ばれる１桁の数字から成る「普通図柄」が表示される。なお、これらの普通図柄のうち、「７」を「拡大図柄」と称する。
前記図柄表示装置21の左側には、打球が通過可能なゲート96が設けられる。このゲート96には、打球の通過を検知する図示しないセンサが設けられている。
前記図柄表示装置21の右側には、打球が入賞可能な第２始動入賞口24が設けられる。この第２始動入賞口24から通じる打球の流路には、打球の入賞を検知する第２始動入賞センサ25が設けられている。
また、前記第１始動入賞口22の左方及び右方にも入賞口93、93が設けられる。更に、遊技盤20下端には、上記第１始動入賞口22、第２始動入賞口24、大入賞口26、及び各入賞口93、93、93、93のいずれにも入賞し得なかった打球が排出されるアウト口97が設けられている。
前記図柄表示装置21の右側には、打球が入賞可能な第２始動入賞口24が設けられる。この第２始動入賞口24から通じる打球の流路には、打球の入賞を検知する第２始動入賞センサ25が設けられている。
また、前記第１始動入賞口22の左方及び右方にも入賞口93、93が設けられる。更に、遊技盤20下端には、上記第１始動入賞口22、第２始動入賞口24、大入賞口26、及び各入賞口93、93、93、93のいずれにも入賞し得なかった打球が排出されるアウト口97が設けられている。
遊技盤20には、上記以外にも、打球の落下方向に変化を付けるための風車98、98、98、98、98、98及び釘（図示せず）が設けられている。また、遊技盤20の前面は、図示しないガラス板で覆われている。更に、遊技盤20の下方には図示しない弾球ハンドル、賞球払出口、球受け皿が位置している。
（１−２）遊技の概要
この弾球遊技機10における遊技の概要は、以下の通りである。
まず、前記図示しない弾球ハンドルを遊技者が操作することで、遊技盤20に打球が弾球される。この打球は、各風車98、98、98、98、98、98や前記図示しない釘等に接触しながら、遊技盤20を落下する。そして、落下の過程で各入賞口93、93、93、93のいずれかに入賞すると、前記図示しない賞球払出口から５球の賞球が遊技者に払い出される。
（１−２）遊技の概要
この弾球遊技機10における遊技の概要は、以下の通りである。
まず、前記図示しない弾球ハンドルを遊技者が操作することで、遊技盤20に打球が弾球される。この打球は、各風車98、98、98、98、98、98や前記図示しない釘等に接触しながら、遊技盤20を落下する。そして、落下の過程で各入賞口93、93、93、93のいずれかに入賞すると、前記図示しない賞球払出口から５球の賞球が遊技者に払い出される。
打球がゲート96を通過すると、普通図柄表示装置94において普通図柄が変動を開始する。そして、通常の場合、変動が開始してから３０秒が経過すると、変動の開始時点で既に決定されている所定の普通図柄が停止表示される。この停止表示される普通図柄が拡大図柄の「７」であるときには、拡大装置91が0.5秒間作動し、第１始動入賞口22の幅が拡大することで、第１始動入賞口22への入賞が容易となる。また、停止表示される普通図柄が拡大図柄でない「５」又は「６」のときには拡大装置91は作動しないが、この場合でも、第１始動入賞口22への入賞は可能である。なお、普通図柄表示装置94における変動表示の最中に打球がゲート96を通過した場合には、普通図柄保留ランプ95、95、95、95が最大４個まで点灯することとなっている。すなわち、この普通図柄保留ランプ95、95、95、95が点灯している個数分に相当する回数だけ、以後の普通図柄表示装置94の作動が保証されることとなっている。
そして、第１始動入賞口22又は第２始動入賞口24への入賞があると、前記図示しない賞球払出口から５球の賞球が遊技者に払い出されるのに加え、図柄表示装置21が作動し、図柄の変動が開始される。この変動の結果、停止表示される特別図柄が前記大当たり図柄の場合には、「大当たり遊技」が発生する。この大当たり遊技においては、普段は閉鎖している大入賞口26が開放する。大入賞口26への入賞があると、前記図示しない賞球払出口から１５球の賞球が遊技者に払い出される。この大入賞口26は、開放して３０秒経過するか、又は１０球の入賞があるかのいずれかにより一旦閉鎖する。そして、この大入賞口26が開放している間に、この大入賞口26の内部に設けられている図示しないＶゾーンへの入賞があると、大入賞口26は一旦閉鎖した後、再度開放することとなっている。これにより、大入賞口26の開放は、最大１６回連続することが可能となっている。また、大入賞口26が１６回開放し終えるか、又は大入賞口26の開放中に上記Ｖゾーンへの入賞がなかった場合には、この大当たり遊技は終了する。なお、図柄表示装置21における変動表示の最中などに打球が第１始動入賞口22又は第２始動入賞口24に入賞した場合には、特別図柄保留ランプ90、90、90、90が最大４個まで点灯することとなっている。すなわち、この特別図柄保留ランプ90、90、90、90が点灯している個数分に相当する回数だけ、以後の図柄表示装置21の作動が保証されることとなっている。
（１−３）遊技盤
本実施の形態に係る弾球遊技機10では、上述の通り、遊技盤20上に、図柄表示装置21における特別図柄の変動表示の契機となる入賞が発生する始動入賞口が２個設けられる。これらを第１始動入賞口22及び第２始動入賞口24と称する。このいずれの始動入賞口への入賞によっても、同様に特別図柄の変動表示が行われることとなっている。
図２及び図３に示すように、第１始動入賞口22からの打球の流路には、光学センサを用いた第１始動入賞センサ23が設けられている。この第１始動入賞センサ23は、ハイ信号及びロー信号の２通りの状態をとる第１始動入賞信号を出力する。この第１始動入賞信号は、打球を検出していないとき（すなわち、検出用の光線が遮られていないとき）にはハイ信号を出力しているが、打球が通過している間（すなわち、検出用の光線が遮られているとき）のみロー信号を出力する。なお、本実施形態とは別の実施形態においては、磁気的又は機械的センサがこの第１始動入賞センサ23として使用されることもある。
本実施の形態に係る弾球遊技機10では、上述の通り、遊技盤20上に、図柄表示装置21における特別図柄の変動表示の契機となる入賞が発生する始動入賞口が２個設けられる。これらを第１始動入賞口22及び第２始動入賞口24と称する。このいずれの始動入賞口への入賞によっても、同様に特別図柄の変動表示が行われることとなっている。
図２及び図３に示すように、第１始動入賞口22からの打球の流路には、光学センサを用いた第１始動入賞センサ23が設けられている。この第１始動入賞センサ23は、ハイ信号及びロー信号の２通りの状態をとる第１始動入賞信号を出力する。この第１始動入賞信号は、打球を検出していないとき（すなわち、検出用の光線が遮られていないとき）にはハイ信号を出力しているが、打球が通過している間（すなわち、検出用の光線が遮られているとき）のみロー信号を出力する。なお、本実施形態とは別の実施形態においては、磁気的又は機械的センサがこの第１始動入賞センサ23として使用されることもある。
第２始動入賞口24からの打球の流路には、光学センサを用いた第２始動入賞センサ25（図３参照）が設けられている。この第２始動入賞センサ25は、ハイ信号及びロー信号の２通りの状態をとる第２始動入賞信号を出力する。この第２始動入賞信号は、打球を検出していないときにはハイ信号を出力しているが、打球が通過している間のみロー信号を出力する。なお、本実施形態とは別の実施形態においては、磁気的又は機械的センサがこの第２始動入賞センサ25として使用されることもある。
遊技盤20に設けられる大入賞口26は、前記図柄表示装置21における変動表示の結果所定の種類の特別図柄が表示された場合にソレノイド27の作動により開閉が行われる入賞口である。
遊技盤20に設けられる大入賞口26は、前記図柄表示装置21における変動表示の結果所定の種類の特別図柄が表示された場合にソレノイド27の作動により開閉が行われる入賞口である。
（１−４）遊技制御装置
遊技制御装置15は、図２及び図３に示すように、弾球遊技機10の制御を制御プログラムに従って実行するメインコントロール部30と、このメインコントロール部30の制御とは無関係に乱数を発生させる乱数発生装置50とから構成される。
（１−４−１）メインコントロール部
（１−４−１−１）基準クロック発生回路、ＣＰＵ、ＲＯＭ、ＲＡＭ
メインコントロール部30には、基準クロック発生回路31が設けられている。この基準クロック発生回路31は、制御の中枢を担うＣＰＵ32の動作基準をなす基準クロックを発生する回路であって、水晶発振器や水晶振動子等を用いて所定間隔のパルスを発生するものである。本実施の形態においては、基準クロック発生回路31は4.096ＭＨｚのパルスを発生し、このパルスそのものが基準クロックとして使用される。また、他の実施の形態においては、このパルスを適宜分周したものを基準クロックとすることもある。
遊技制御装置15は、図２及び図３に示すように、弾球遊技機10の制御を制御プログラムに従って実行するメインコントロール部30と、このメインコントロール部30の制御とは無関係に乱数を発生させる乱数発生装置50とから構成される。
（１−４−１）メインコントロール部
（１−４−１−１）基準クロック発生回路、ＣＰＵ、ＲＯＭ、ＲＡＭ
メインコントロール部30には、基準クロック発生回路31が設けられている。この基準クロック発生回路31は、制御の中枢を担うＣＰＵ32の動作基準をなす基準クロックを発生する回路であって、水晶発振器や水晶振動子等を用いて所定間隔のパルスを発生するものである。本実施の形態においては、基準クロック発生回路31は4.096ＭＨｚのパルスを発生し、このパルスそのものが基準クロックとして使用される。また、他の実施の形態においては、このパルスを適宜分周したものを基準クロックとすることもある。
また、ＣＰＵ32が実行すべき制御プログラム及び制御の過程で必要なデータはＲＯＭ33に記載されている。そして、制御の過程で生成及び変化するパラメータの数値は、ＲＡＭ34に一時的に記憶される。
（１−４−１−２）入力回路部
入力回路部35は、遊技制御装置15外からの入力情報及び遊技制御装置15内に設けられた乱数発生装置50により発生した乱数が入力されるためのもので、バッファ用のＩＣ等により構成される。
具体的には、入力回路部35には、第１始動入賞センサ23からの入力信号が入力される第１センサ入力部36、第２始動入賞センサ25からの入力信号が入力される第２センサ入力部37、乱数発生装置50によって発生された乱数の上位８ビット分が入力される上位乱数読込部38及び下位８ビット分が入力される下位乱数読込部39が設けられている。
（１−４−１−２）入力回路部
入力回路部35は、遊技制御装置15外からの入力情報及び遊技制御装置15内に設けられた乱数発生装置50により発生した乱数が入力されるためのもので、バッファ用のＩＣ等により構成される。
具体的には、入力回路部35には、第１始動入賞センサ23からの入力信号が入力される第１センサ入力部36、第２始動入賞センサ25からの入力信号が入力される第２センサ入力部37、乱数発生装置50によって発生された乱数の上位８ビット分が入力される上位乱数読込部38及び下位８ビット分が入力される下位乱数読込部39が設けられている。
上記第１センサ入力部36及び第２センサ入力部37には、それぞれ、入賞信号のチャタリングを除去するコンデンサ及び論理反転する反転回路が設けられる。そのため、これらの入力部を通過する信号は、入賞時にはハイ信号として、また、非入賞時にはロー信号としてそれぞれ入力されることとなる。
（１−４−１−３）出力回路部
出力回路部40は遊技制御装置15外の電気部品への制御信号等の信号及び遊技制御装置15内に設けられた乱数発生装置50により発生した乱数を読み込むための信号を出力するためのもので、バッファ等のＩＣ等により構成される。
（１−４−１−３）出力回路部
出力回路部40は遊技制御装置15外の電気部品への制御信号等の信号及び遊技制御装置15内に設けられた乱数発生装置50により発生した乱数を読み込むための信号を出力するためのもので、バッファ等のＩＣ等により構成される。
具体的には、出力回路部40には、前記図柄表示装置21や図示しない賞球制御装置等、遊技制御装置15からの制御信号に基づいて各部の制御を実行する図示しないサブ制御装置に信号を出力するサブ制御信号出力部42、大入賞口26開閉用の前記ソレノイド27を駆動する駆動信号を出力するソレノイド駆動信号出力部43，遊技制御装置15が、第１始動入賞口22に入賞があったと判定した場合に、この入賞に対応する乱数値の読込の契機となる第１読込信号を出力する第１読込信号出力部44及び遊技制御装置15が、第２始動入賞口24に入賞があったと判定した場合に、この入賞に対応する乱数値の読込の契機となる第２読込信号を出力する第２読込信号出力部45が設けられている。
なお、他の実施の形態においては、第１読込信号及び第２読込信号は、出力回路部40を介さずにアドレスデコード回路により生成されたアドレス信号として直接出力する構成を採ることとしてもよい。
（１−４−２）乱数発生装置
次に、乱数発生装置の機能ブロックについて、図２及び図４を参照しつつ説明する。
乱数発生装置は、乱数として供されるカウント値を生成するものであり、具体的には、乱数クロック発生回路51、乱数クロック反転回路55、第１ラッチ信号出力回路60、第２ラッチ信号出力回路65、クロックカウント回路70、第１カウント値記憶回路80及び第２カウント値記憶回路85により構成される。なお、本発明において、乱数とは、数学的な意味でランダムに生成される値のみならず、生成は規則的であっても、その取得のタイミングがランダムであるために実質的に乱数として機能しうる値をも意味する。
（１−４−２）乱数発生装置
次に、乱数発生装置の機能ブロックについて、図２及び図４を参照しつつ説明する。
乱数発生装置は、乱数として供されるカウント値を生成するものであり、具体的には、乱数クロック発生回路51、乱数クロック反転回路55、第１ラッチ信号出力回路60、第２ラッチ信号出力回路65、クロックカウント回路70、第１カウント値記憶回路80及び第２カウント値記憶回路85により構成される。なお、本発明において、乱数とは、数学的な意味でランダムに生成される値のみならず、生成は規則的であっても、その取得のタイミングがランダムであるために実質的に乱数として機能しうる値をも意味する。
（１−４−２−１）乱数クロック発生回路
乱数クロック発生回路51は、乱数用のクロックを発生させるためのもので、発生した乱数クロックを出力する乱数クロック出力部52を備えている。
具体的には、前記の基準クロックとは非同期の14.9105MHzのクロック（以下、「原発振」とする）を発生する水晶発振器（OCS1）、及び、この水晶発振器の出力端子に接続され、原発振を１／２分周して乱数クロックとしてクロックカウント回路70（IC1からIC4まで）へ出力するフリップフロップ回路として機能する74HC74（IC15）により構成される。すなわち、図５のIC15のうち、原発振を１／２分周した乱数クロックとして、乱数クロック出力部52たる1Q端子から出力する機能部分が、乱数クロック発生回路51の一部を構成することとなっている。
乱数クロック発生回路51は、乱数用のクロックを発生させるためのもので、発生した乱数クロックを出力する乱数クロック出力部52を備えている。
具体的には、前記の基準クロックとは非同期の14.9105MHzのクロック（以下、「原発振」とする）を発生する水晶発振器（OCS1）、及び、この水晶発振器の出力端子に接続され、原発振を１／２分周して乱数クロックとしてクロックカウント回路70（IC1からIC4まで）へ出力するフリップフロップ回路として機能する74HC74（IC15）により構成される。すなわち、図５のIC15のうち、原発振を１／２分周した乱数クロックとして、乱数クロック出力部52たる1Q端子から出力する機能部分が、乱数クロック発生回路51の一部を構成することとなっている。
ここで、フリップフロップ回路を介在させたのは、発振器からの出力を直接出力すると、ファンアウト（出力端子のキャパシティオーバーによる誤動作）の問題や、また、波形に歪みを生じている場合があるためである。このように構成することにより、安定した波形のクロックを他のデバイスへ出力することが可能となっている。
また、他の実施の形態においては、上記した問題を回避するために、ゲートＩＣ等の他のデバイスを介在させることとしてもよい。
なお、他の実施の形態においては、先述の基準クロック発生回路31と同様に、回路構成として水晶振動子等の他のデバイスを使用してもよい。
また、他の実施の形態においては、上記した問題を回避するために、ゲートＩＣ等の他のデバイスを介在させることとしてもよい。
なお、他の実施の形態においては、先述の基準クロック発生回路31と同様に、回路構成として水晶振動子等の他のデバイスを使用してもよい。
さらに、発振周波数についても、上述の14.8105ＭＨｚに限定するものではないが、ＣＰＵ32用の基準クロック発生回路31による周波数と同一のものや、その整数倍の周波数を用いることは、基準クロックと同期した乱数生成を行う可能性があるために、好ましくない。
なお、本実施の形態では、上記のフリップフロップ回路（IC15）は、下記の乱数クロック反転回路55の機能をも兼ねることとしている。このように乱数クロック発生回路51の一部と乱数クロック反転回路55とで回路を共有することで、デバイス数の減少を図ることができる。
なお、本実施の形態では、上記のフリップフロップ回路（IC15）は、下記の乱数クロック反転回路55の機能をも兼ねることとしている。このように乱数クロック発生回路51の一部と乱数クロック反転回路55とで回路を共有することで、デバイス数の減少を図ることができる。
（１−４−２−２）乱数クロック反転回路
乱数クロック反転回路55（IC15）は、74HC74により構成されている。
すなわち、乱数クロック反転回路55は、上記乱数クロック発生回路51から乱数クロック出力部52（1Q）を経て出力される乱数クロックを反転させ、これを反転クロックとして、反転クロック出力部58（反転1Q）より第１ラッチ信号出力回路60（IC13）及び第２ラッチ信号出力回路65（IC14）へ出力するものである。すなわち、図５のIC15のうち、1Q端子から出力される信号を反転した信号を反転信号として、反転クロック出力部58たる反転1Q端子から出力する機能部分が、乱数クロック反転回路55を構成することとなっている。
乱数クロック反転回路55（IC15）は、74HC74により構成されている。
すなわち、乱数クロック反転回路55は、上記乱数クロック発生回路51から乱数クロック出力部52（1Q）を経て出力される乱数クロックを反転させ、これを反転クロックとして、反転クロック出力部58（反転1Q）より第１ラッチ信号出力回路60（IC13）及び第２ラッチ信号出力回路65（IC14）へ出力するものである。すなわち、図５のIC15のうち、1Q端子から出力される信号を反転した信号を反転信号として、反転クロック出力部58たる反転1Q端子から出力する機能部分が、乱数クロック反転回路55を構成することとなっている。
すなわち、乱数クロックの立ち上がりエッジは反転クロックの立ち下がりエッジに、及び、乱数クロックの立ち下がりエッジは反転クロックの立ち上がりエッジにそれぞれ相当することになる（図６参照）。
なお、本実施の形態においては、フリップフロップ回路を用いて乱数クロック反転回路55を構成したが、他の実施の形態においては、これに変えてＮＯＴゲートなどのＩＣを用いて構成することとしても良い。
（１−４−２−３）クロックカウント回路
クロックカウント回路70は、乱数クロックを入力する乱数クロック入力部71と、計数したカウント値を出力するカウント出力部72とを備えている。
なお、本実施の形態においては、フリップフロップ回路を用いて乱数クロック反転回路55を構成したが、他の実施の形態においては、これに変えてＮＯＴゲートなどのＩＣを用いて構成することとしても良い。
（１−４−２−３）クロックカウント回路
クロックカウント回路70は、乱数クロックを入力する乱数クロック入力部71と、計数したカウント値を出力するカウント出力部72とを備えている。
具体的には、図５に示すように、４ビットのインクリメントカウンタを４個（IC1からIC4まで）カスケード接続した回路で構成され、乱数クロック発生回路51により発生した乱数クロックの立ち上がりエッジで加算し、その加算結果を出力するための回路である。各インクリメントカウンタは、74HC161により構成される。
クロックカウント回路70には、乱数クロック入力部71（それぞれのCK端子）を経て前記乱数クロック発生回路51からの乱数クロックが入力される。
乱数クロックの入力により、まず、IC1において、「0000」から「1111」までカウントが加算される。そして、「1111」から再び「0000」になる際に、桁上がり信号がIC1のCO端子から、IC2のENT端子へ出力される。IC2においては、この桁上がり信号と前記乱数クロックが同時に入力されて始めてカウントが加算される。
クロックカウント回路70には、乱数クロック入力部71（それぞれのCK端子）を経て前記乱数クロック発生回路51からの乱数クロックが入力される。
乱数クロックの入力により、まず、IC1において、「0000」から「1111」までカウントが加算される。そして、「1111」から再び「0000」になる際に、桁上がり信号がIC1のCO端子から、IC2のENT端子へ出力される。IC2においては、この桁上がり信号と前記乱数クロックが同時に入力されて始めてカウントが加算される。
同様に、IC3のカウント加算にはIC2からの桁上がり信号の入力が必要であり、また、IC4のカウント加算にはIC3からの桁上がり信号の入力が必要である。
このようにして、クロックカウント回路70により、１６ビットの二進数が生成されることとなっている。すなわち、１６桁の二進数のうち、IC1が最下位の４桁、IC2がその上の４桁、IC3がさらにその上の４桁及びIC4が最上位の４桁をそれぞれ担当している。
クロックカウント回路70により加算されているカウントは、カウント出力部72（それぞれのQA、QB、QC及びQD端子）を経て第１カウント値記憶回路80及び第２カウント値記憶回路85へ出力される。
このようにして、クロックカウント回路70により、１６ビットの二進数が生成されることとなっている。すなわち、１６桁の二進数のうち、IC1が最下位の４桁、IC2がその上の４桁、IC3がさらにその上の４桁及びIC4が最上位の４桁をそれぞれ担当している。
クロックカウント回路70により加算されているカウントは、カウント出力部72（それぞれのQA、QB、QC及びQD端子）を経て第１カウント値記憶回路80及び第２カウント値記憶回路85へ出力される。
なお、本実施の形態では、乱数クロック発生回路51により発生した乱数クロックによりカウントをインクリメントする構成としているが、別の実施の形態では、乱数クロック発生回路51により発生した乱数クロックを後述のラッチ信号出力回路に出力し、反転クロックを使用してインクリメントするように構成することとしてもよい。また、本実施の形態では、乱数クロックの立ち上がりエッジによってカウントをインクリメントしているが、他の実施の形態では、乱数クロックの立ち下がりエッジによりインクリメントすることとしてもよい。さらに、本実施の形態では、加算式のインクリメントカウンタを使用しているが、他の実施の形態では、減算式のデクリメントカウンタを使用することとしてもよい。
また、本実施の形態においては、１６ビットの乱数を４ビットカウンタ４個で生成しているが、他の実施の形態においては、これに限らず８ビット用のカウンタを２個用いるなど、適宜変更可能である。さらに、本実施の形態においては１６ビットの乱数を生成することとしているが、他の実施の形態においては、このビット数は１６に限らず適宜変更することとしてもよい。
（１−４−２−４）ラッチ信号出力回路
ラッチ信号出力回路は、第１始動入賞口22への入賞に伴う乱数の取得に係る第１ラッチ信号出力回路60（IC13）と、第２始動入賞口24への入賞に伴う乱数の取得に係る第２ラッチ信号出力回路65（IC14）とに分けられている。これらのいずれも、74HC74のフリップフロップ回路により構成されている。
（１−４−２−４）ラッチ信号出力回路
ラッチ信号出力回路は、第１始動入賞口22への入賞に伴う乱数の取得に係る第１ラッチ信号出力回路60（IC13）と、第２始動入賞口24への入賞に伴う乱数の取得に係る第２ラッチ信号出力回路65（IC14）とに分けられている。これらのいずれも、74HC74のフリップフロップ回路により構成されている。
第１ラッチ信号出力回路60には、前記乱数クロック反転回路55からの反転クロックが第１反転クロック入力部61（2CK）を経て入力される。これとともに、前記第１始動入賞センサ23からの第１始動入賞信号が第１始動信号入力部62（2D）を経て入力される。
そして、第１ラッチ信号出力回路60は、この第１始動入賞信号として始動口入賞の信号（ハイ信号）が入力されたときは、この信号の立ち上がりエッジを、第１反転クロック入力部61から入力される反転クロックの立ち上がりエッジと同期するように遅延させて、第１ラッチ信号として第１ラッチ信号出力部63（2Q）を経て第１カウント値記憶回路80へ出力する。
そして、第１ラッチ信号出力回路60は、この第１始動入賞信号として始動口入賞の信号（ハイ信号）が入力されたときは、この信号の立ち上がりエッジを、第１反転クロック入力部61から入力される反転クロックの立ち上がりエッジと同期するように遅延させて、第１ラッチ信号として第１ラッチ信号出力部63（2Q）を経て第１カウント値記憶回路80へ出力する。
ここで、上記の第１始動入賞信号は、後述するようにメインコントロール部30にも入力されて、乱数取得のタイミングとして、ソフトウェア処理においても用いられることとなっている。そして、第１始動入賞信号における有効な出力幅（すなわち、入賞した打球が検出部の光線を遮っている時間）は、４msec（後述する入賞検出の単位）を超えることが保証されており、事実上の遅延（同期）可能な回路となっている。
第２ラッチ信号出力回路65には、前記乱数クロック反転回路55からの反転クロックが第２反転クロック入力部66（1CK）を経て入力される。これとともに、前記第２始動入賞センサ25からの第２始動入賞信号が第２始動信号入力部67（1D）を経て入力される。
第２ラッチ信号出力回路65には、前記乱数クロック反転回路55からの反転クロックが第２反転クロック入力部66（1CK）を経て入力される。これとともに、前記第２始動入賞センサ25からの第２始動入賞信号が第２始動信号入力部67（1D）を経て入力される。
そして、第２ラッチ信号出力回路65は、この第２始動入賞信号として始動口入賞の信号（ハイ信号）が入力されたときは、この信号の立ち上がりエッジを、第２反転クロック入力部66から入力される反転クロックの立ち上がりエッジと同期するように遅延させて、第２ラッチ信号として第２ラッチ信号出力部68（1Q）を経て第２カウント値記憶回路85へ出力する。
ここで、上記の第２始動入賞信号は、後述するようにメインコントロール部30にも入力されて、乱数取得のタイミングとして、ソフトウェア処理においても用いられることとなっている。そして、第２始動入賞信号における有効な出力幅（すなわち、入賞した打球が検出部の光線を遮っている時間）は、４msec（後述する入賞検出の単位）を超えることが保証されており、事実上の遅延（同期）可能な回路となっている。
ここで、上記の第２始動入賞信号は、後述するようにメインコントロール部30にも入力されて、乱数取得のタイミングとして、ソフトウェア処理においても用いられることとなっている。そして、第２始動入賞信号における有効な出力幅（すなわち、入賞した打球が検出部の光線を遮っている時間）は、４msec（後述する入賞検出の単位）を超えることが保証されており、事実上の遅延（同期）可能な回路となっている。
（１−４−２−５）カウント値記憶回路
カウント値記憶回路は、第１始動入賞口22への入賞に由来する乱数を一時的に記憶する第１カウント値記憶回路80と、第２始動入賞口24への入賞に由来する乱数を一時的に記憶する第２カウント値記憶回路85とに分けられている。
第１カウント値記憶回路80は、クロックカウント回路70によりカウントされた乱数値を前記の第１ラッチ信号出力回路60からの第１ラッチ信号に基づいて記憶し、前記メインコントロール部30からの第１読込信号に基づいてその記憶した乱数を出力するものである。
第２カウント値記憶回路85は、クロックカウント回路70によりカウントされた乱数値を前記の第２ラッチ信号出力回路65からの第２ラッチ信号に基づいて記憶し、前記メインコントロール部30からの第２読込信号に基づいてその記憶した乱数を出力するものである。
カウント値記憶回路は、第１始動入賞口22への入賞に由来する乱数を一時的に記憶する第１カウント値記憶回路80と、第２始動入賞口24への入賞に由来する乱数を一時的に記憶する第２カウント値記憶回路85とに分けられている。
第１カウント値記憶回路80は、クロックカウント回路70によりカウントされた乱数値を前記の第１ラッチ信号出力回路60からの第１ラッチ信号に基づいて記憶し、前記メインコントロール部30からの第１読込信号に基づいてその記憶した乱数を出力するものである。
第２カウント値記憶回路85は、クロックカウント回路70によりカウントされた乱数値を前記の第２ラッチ信号出力回路65からの第２ラッチ信号に基づいて記憶し、前記メインコントロール部30からの第２読込信号に基づいてその記憶した乱数を出力するものである。
第１カウント値記憶回路80は、図５に示すように、８ビットのＩＣ（74HC273）２個からなるレジスタ部（IC5及びIC6）と、８ビットのＩＣ（74HC541）２個からなるバッファ部（IC9及びIC10）とから構成される。
同様に、第２カウント値記憶回路85も、８ビットのＩＣ（74HC273）２個からなるレジスタ部（IC7及びIC8）と、８ビットのＩＣ（74HC541）２個からなるバッファ部（IC11及びIC12）とから構成される。
第１カウント値記憶回路80のレジスタ部のうち、IC5には、IC1からの４桁のカウントがD1からD4までを通じて、及び、IC2からの４桁のカウントがD5からD8までを通じて入力される。すなわち、IC5のD1からD8までは第１カウント入力部81として機能し、IC5には、これらを通じて第１始動入賞口22に由来する１６ビットの二進数の乱数のうち下８桁が入力される。
同様に、第２カウント値記憶回路85も、８ビットのＩＣ（74HC273）２個からなるレジスタ部（IC7及びIC8）と、８ビットのＩＣ（74HC541）２個からなるバッファ部（IC11及びIC12）とから構成される。
第１カウント値記憶回路80のレジスタ部のうち、IC5には、IC1からの４桁のカウントがD1からD4までを通じて、及び、IC2からの４桁のカウントがD5からD8までを通じて入力される。すなわち、IC5のD1からD8までは第１カウント入力部81として機能し、IC5には、これらを通じて第１始動入賞口22に由来する１６ビットの二進数の乱数のうち下８桁が入力される。
第１カウント値記憶回路80のレジスタ部のうち、IC6には、IC3からの４桁のカウントがD1からD4までを通じて、及び、IC4からの４桁のカウントがD5からD8までを通じて入力される。すなわち、IC6のD1からD8までは第１カウント入力部81として機能し、IC6には、これらを通じて第１始動入賞口22に由来する１６ビットの二進数の乱数のうちの上８桁が入力される。
第２カウント値記憶回路85のレジスタ部のうち、IC7には、IC1からの４桁のカウントがD1からD4までを通じて、及び、IC2からの４桁のカウントがD5からD8までを通じて入力される。すなわち、IC7のD1からD8までは第２カウント入力部86として機能し、IC7には、これらを通じて第２始動入賞口24に由来する１６ビットの二進数の乱数のうち下８桁が入力される。
第２カウント値記憶回路85のレジスタ部のうち、IC7には、IC1からの４桁のカウントがD1からD4までを通じて、及び、IC2からの４桁のカウントがD5からD8までを通じて入力される。すなわち、IC7のD1からD8までは第２カウント入力部86として機能し、IC7には、これらを通じて第２始動入賞口24に由来する１６ビットの二進数の乱数のうち下８桁が入力される。
第２カウント値記憶回路85のレジスタ部のうち、IC8には、IC3からの４桁のカウントがD1からD4までを通じて、及び、IC4からの４桁のカウントがD5からD8までを通じて入力される。すなわち、IC8のD1からD8までは第２カウント入力部86として機能し、IC8には、これらを通じて第２始動入賞口24に由来する１６ビットの二進数の乱数のうちの上８桁が入力される。
第１カウント値記憶回路80のレジスタ部（IC5及びIC6）におけるCLK端子からは、第１ラッチ信号出力回路60からの第１ラッチ信号が入力される。すなわち、これらのCLK端子は、第１ラッチ信号入力部82として機能している。この第１ラッチ信号入力部82から入力される第１ラッチ信号がハイ信号となった立ち上がりエッジの時点でクロックカウント回路70から入力されているカウントが、乱数としてレジスタ部に記憶されることとなる。
第１カウント値記憶回路80のレジスタ部（IC5及びIC6）におけるCLK端子からは、第１ラッチ信号出力回路60からの第１ラッチ信号が入力される。すなわち、これらのCLK端子は、第１ラッチ信号入力部82として機能している。この第１ラッチ信号入力部82から入力される第１ラッチ信号がハイ信号となった立ち上がりエッジの時点でクロックカウント回路70から入力されているカウントが、乱数としてレジスタ部に記憶されることとなる。
第２カウント値記憶回路85のレジスタ部（IC7及びIC8）におけるCLK端子からは、第２ラッチ信号出力回路65からの第２ラッチ信号が入力される。すなわち、これらのCLK端子は、第２ラッチ信号入力部87として機能している。この第２ラッチ信号入力部87から入力される第２ラッチ信号がハイ信号となった立ち上がりエッジの時点でクロックカウント回路70から入力されているカウントが、乱数としてレジスタ部に記憶されることとなる。
第１カウント値記憶回路80のバッファ部（IC9及びIC10）におけるG1端子からは、前記第１読込信号出力部44からの第１読込信号（反転RD1及び反転RD2）が入力される。すなわち、これらのG1端子は、第１読込信号入力部83として機能している。この第１読込信号入力部83から入力される第１読込信号がロー信号となる立ち下がりエッジの時点でレジスタ部に記憶されている乱数が、Y1端子からY8端子までを経てＣＰＵデータバスへ出力されることとなっている。すなわち、これらの端子は、第１乱数出力部84として機能している。
第１カウント値記憶回路80のバッファ部（IC9及びIC10）におけるG1端子からは、前記第１読込信号出力部44からの第１読込信号（反転RD1及び反転RD2）が入力される。すなわち、これらのG1端子は、第１読込信号入力部83として機能している。この第１読込信号入力部83から入力される第１読込信号がロー信号となる立ち下がりエッジの時点でレジスタ部に記憶されている乱数が、Y1端子からY8端子までを経てＣＰＵデータバスへ出力されることとなっている。すなわち、これらの端子は、第１乱数出力部84として機能している。
なお、この第１乱数出力部84から出力される乱数のうち、IC9のバッファ部を経由するものは、前記入力回路部35の下位乱数読込部39を経てＣＰＵ32に入力され、１６桁の乱数のうちの下位８桁分として取り扱われることとなる。
また、この第１乱数出力部84から出力される乱数のうち、IC10のバッファ部を経由するものは、前記入力回路部35の上位乱数読込部38を経てＣＰＵ32に入力され、１６桁の乱数のうちの上位８桁分として取り扱われることとなる。
第２カウント値記憶回路85のバッファ部（IC11及びIC12）におけるG1端子からは、前記第２読込信号出力部45からの第２読込信号（反転RD3及び反転RD4）が入力される。すなわち、これらのG1端子は、第２読込信号入力部88として機能している。この第２読込信号入力部88から入力される第２読込信号がロー信号となる立ち下がりエッジの時点でレジスタ部に記憶されている乱数が、Y1端子からY8端子までを経てＣＰＵデータバスへ出力されることとなっている。すなわち、これらの端子は、第２乱数出力部89として機能している。
また、この第１乱数出力部84から出力される乱数のうち、IC10のバッファ部を経由するものは、前記入力回路部35の上位乱数読込部38を経てＣＰＵ32に入力され、１６桁の乱数のうちの上位８桁分として取り扱われることとなる。
第２カウント値記憶回路85のバッファ部（IC11及びIC12）におけるG1端子からは、前記第２読込信号出力部45からの第２読込信号（反転RD3及び反転RD4）が入力される。すなわち、これらのG1端子は、第２読込信号入力部88として機能している。この第２読込信号入力部88から入力される第２読込信号がロー信号となる立ち下がりエッジの時点でレジスタ部に記憶されている乱数が、Y1端子からY8端子までを経てＣＰＵデータバスへ出力されることとなっている。すなわち、これらの端子は、第２乱数出力部89として機能している。
なお、この第２乱数出力部89から出力される乱数のうち、IC11のバッファ部を経由するものは、前記入力回路部35の下位乱数読込部39を経てＣＰＵ32に入力され、１６桁の乱数のうちの下位８桁分として取り扱われることとなる。
また、この第２乱数出力部89から出力される乱数のうち、IC12のバッファ部を経由するものは、前記入力回路部35の上位乱数読込部38を経てＣＰＵ32に入力され、１６桁の乱数のうちの上位８桁分として取り扱われることとなる。
（１−５）信号のタイミング
次に、本実施の形態における信号のタイミングを、図６のタイミングチャートを参照しつつ説明する。
また、この第２乱数出力部89から出力される乱数のうち、IC12のバッファ部を経由するものは、前記入力回路部35の上位乱数読込部38を経てＣＰＵ32に入力され、１６桁の乱数のうちの上位８桁分として取り扱われることとなる。
（１−５）信号のタイミング
次に、本実施の形態における信号のタイミングを、図６のタイミングチャートを参照しつつ説明する。
乱数クロック発生回路51の水晶発振器(図５のOSC1)により発生された原発振は、乱数クロック発生回路51のフリップフロップ回路及び乱数クロック反転回路55を構成するIC15のCKから入力される。
この原発振（CK）の立ち上がりエッジの時点で、たとえばチャートのＡの時点のように、現に反転クロック出力部58（反転Q）から出力されてD端子よりフィードバックして入力されている信号がハイ信号である場合には、この信号と同じハイ信号が乱数クロックとして乱数クロック出力部52（Q）から出力される。同時に、この乱数クロック出力部52（Q）から出力される信号を反転させたロー信号が、反転クロックとして反転クロック出力部58（反転Q）から出力される。また、この反転クロックは、同時にD端子へもフィードバックして出力され、次回の乱数クロックとして出力されることとなる。
この原発振（CK）の立ち上がりエッジの時点で、たとえばチャートのＡの時点のように、現に反転クロック出力部58（反転Q）から出力されてD端子よりフィードバックして入力されている信号がハイ信号である場合には、この信号と同じハイ信号が乱数クロックとして乱数クロック出力部52（Q）から出力される。同時に、この乱数クロック出力部52（Q）から出力される信号を反転させたロー信号が、反転クロックとして反転クロック出力部58（反転Q）から出力される。また、この反転クロックは、同時にD端子へもフィードバックして出力され、次回の乱数クロックとして出力されることとなる。
一方、原発振（CK）の立ち上がりエッジの時点で、たとえばチャートのＢの時点のように、現に反転クロック出力部58（反転Q）から出力されてD端子よりフィードバックして入力されている信号がロー信号である場合には、この信号と同じロー信号が乱数クロックとして乱数クロック出力部52（Q）から出力される。同時に、この乱数クロック出力部52（Q）から出力される信号を反転させたハイ信号が、反転クロックとして反転クロック出力部58（反転Q）から出力される。また、この反転クロックは、同時にD端子へもフィードバックして出力され、次回の乱数クロックとして出力されることとなる。
クロックカウント回路70（IC1からIC4まで）においては、乱数クロック入力部71（CK）から乱数クロックが入力される。この乱数クロックは、前記乱数クロック出力部52（Q）からのものとハイ信号及びロー信号の周期が同一である。この乱数クロックの立ち上がりエッジによって、クロックカウント回路70においてカウントがインクリメントすることとなっている。ここで、乱数クロックの立ち上がりエッジの直前後の時点では、カウントのインクリメントがまだ確定していない不安定な状態となっている。
クロックカウント回路70（IC1からIC4まで）においては、乱数クロック入力部71（CK）から乱数クロックが入力される。この乱数クロックは、前記乱数クロック出力部52（Q）からのものとハイ信号及びロー信号の周期が同一である。この乱数クロックの立ち上がりエッジによって、クロックカウント回路70においてカウントがインクリメントすることとなっている。ここで、乱数クロックの立ち上がりエッジの直前後の時点では、カウントのインクリメントがまだ確定していない不安定な状態となっている。
第１ラッチ信号出力回路60（IC13）においては、第１ラッチ信号入力部82（CK）から反転クロックが入力される。この反転クロックは、前記乱数クロック出力部52（Q）からのものとはハイ信号及びロー信号の周期が逆転している。ここで、第１始動信号入力部62（D）から入力される第１始動信号が、たとえばチャートのＣの時点のように立ち上がりエッジを示すと、反転クロックのその次の立ち上がりエッジ（チャートのＥの時点）の入力を契機に、第１ラッチ信号出力部63（Q）から第１ラッチ信号が出力される。すなわち、第１ラッチ信号の出力は、乱数クロックから見れば立ち下がりエッジの時点と同期されることとなる。上記の信号の変動は、第２ラッチ信号出力回路65（IC14）においても同様である。
すなわち、チャートのＥの時点でラッチされるカウントは、その前の乱数クロックの立ち上がりの時点（Ｄ）でカウントのインクリメントがされているもので、Ｅの時点ではそのインクリメントが確定している状態となっている。つまり、カウントのインクリメントは乱数クロックの立ち上がりエッジの時点で行われるとともに、カウントのラッチは、そこから半周期遅れた乱数クロックの立ち下がりエッジの時点で行われることとなっている。したがって、常にインクリメントの確定した安定したカウントが乱数として取得されることを可能としている。
また、第１始動入賞口22及び第２始動入賞口24への入賞が同時に又はきわめて短い間隔で発生した場合であっても、同一のカウントに由来する乱数が別個にラッチされるようになっている。
また、第１始動入賞口22及び第２始動入賞口24への入賞が同時に又はきわめて短い間隔で発生した場合であっても、同一のカウントに由来する乱数が別個にラッチされるようになっている。
（１−６）乱数の取得及び利用
次に、実際の遊技における乱数の取得及び利用の手順を、図７から図１０までのフローチャートを参照しつつ説明する。
弾球遊技機10の電源が投入されると、必要なパラメータの初期化等が行われた後、図７に示すメインルーチンに従って遊技の処理が実行される。
まず、R1に示す通常遊技処理サブルーチンが、図８及び図９に示すフローチャートに従って実行される。
通常遊技処理サブルーチンにおいては、まず、図８のS100に示す段階において、各入賞口93並びに第１始動入賞口22及び第２始動入賞口24への打球の入賞がチェックされる。
次に、実際の遊技における乱数の取得及び利用の手順を、図７から図１０までのフローチャートを参照しつつ説明する。
弾球遊技機10の電源が投入されると、必要なパラメータの初期化等が行われた後、図７に示すメインルーチンに従って遊技の処理が実行される。
まず、R1に示す通常遊技処理サブルーチンが、図８及び図９に示すフローチャートに従って実行される。
通常遊技処理サブルーチンにおいては、まず、図８のS100に示す段階において、各入賞口93並びに第１始動入賞口22及び第２始動入賞口24への打球の入賞がチェックされる。
ここで、ＣＰＵ32の割込み周期は、本実施の形態においては約２msecに設定されている。そして、ある割込み周期においてロー信号が検出され、かつ、その次の割込み周期及びさらにその次の割込み周期と２回連続でハイ信号が検出された場合にのみ有効な入賞と判定される。したがって、本処理上、入賞信号は最低４msecの検出幅が得られないと入賞と判定されないが、本実施の形態においては少なくともこの検出幅が保証されるように始動入賞センサ等の各入賞センサがそれぞれ配置されている。
入賞があったときには、所定数の賞球を払い出す処理が実行される。そして、S110に示す段階へ進む。
入賞があったときには、所定数の賞球を払い出す処理が実行される。そして、S110に示す段階へ進む。
S110に示す段階においては、第１始動入賞口22への入賞があったか否かが判断される。ここで、入賞がなかったと判断された場合、及び、入賞はあったものの既に保留球数が４個に達している場合には、図９のS180に示す段階へ進む。一方、保留球数が４個未満で、かつ、入賞があったと判断された場合には、保留球数を１加算した上で、S120に示す段階へ進む。
S120に示す段階においては、出力回路部40の第１読込信号出力部44より、１６ビットの乱数のうち上位８ビット分に対する第１読込信号が出力される。そして、その上位８ビット分の第１読込信号（図５の反転RD2）が、第１カウント値記憶回路80の第１読込信号入力部83（IC10のG1）から入力される。そして、当該入賞に基づく第１ラッチ信号の入力によりクロックカウント回路70のIC3及びIC4からレジスタ部（IC6）に記憶されたカウント値が、バッファ部（IC10）の第１乱数出力部84（Y1からY8まで）から出力される。そして、S130に示す段階へ進む。
S120に示す段階においては、出力回路部40の第１読込信号出力部44より、１６ビットの乱数のうち上位８ビット分に対する第１読込信号が出力される。そして、その上位８ビット分の第１読込信号（図５の反転RD2）が、第１カウント値記憶回路80の第１読込信号入力部83（IC10のG1）から入力される。そして、当該入賞に基づく第１ラッチ信号の入力によりクロックカウント回路70のIC3及びIC4からレジスタ部（IC6）に記憶されたカウント値が、バッファ部（IC10）の第１乱数出力部84（Y1からY8まで）から出力される。そして、S130に示す段階へ進む。
S130に示す段階においては、上記の段階で出力されたカウント値は、ＣＰＵデータバスを経由して、入力回路部35の上位乱数読込部38からメインコントロール部30へ入力される。そして、S140に示す段階へ進む。
S140に示す段階においては、上記の段階で入力されたカウント値は、１６ビットの乱数のうちの上位８ビット分として、ＲＡＭ34に格納される。そして、S150に示す段階へ進む。
S150に示す段階においては、出力回路部40の第１読込信号出力部44より、１６ビットの乱数のうち下位８ビット分に対する第１読込信号が出力される。そして、その下位８ビット分の第１読込信号（図５の反転RD1）が、第１カウント値記憶回路80の第１読込信号入力部83（IC9のG1）から入力される。そして、当該入賞に基づく第１ラッチ信号の入力によりクロックカウント回路70のIC1及びIC2からレジスタ部（IC5）に記憶されたカウント値が、バッファ部（IC9）の第１乱数出力部84（Y1からY8まで）から出力される。そして、S160に示す段階へ進む。
S140に示す段階においては、上記の段階で入力されたカウント値は、１６ビットの乱数のうちの上位８ビット分として、ＲＡＭ34に格納される。そして、S150に示す段階へ進む。
S150に示す段階においては、出力回路部40の第１読込信号出力部44より、１６ビットの乱数のうち下位８ビット分に対する第１読込信号が出力される。そして、その下位８ビット分の第１読込信号（図５の反転RD1）が、第１カウント値記憶回路80の第１読込信号入力部83（IC9のG1）から入力される。そして、当該入賞に基づく第１ラッチ信号の入力によりクロックカウント回路70のIC1及びIC2からレジスタ部（IC5）に記憶されたカウント値が、バッファ部（IC9）の第１乱数出力部84（Y1からY8まで）から出力される。そして、S160に示す段階へ進む。
S160に示す段階においては、上記の段階で出力されたカウント値は、ＣＰＵデータバスを経由して、入力回路部35の下位乱数読込部39からメインコントロール部30へ入力される。そして、S170に示す段階へ進む。
S170に示す段階においては、上記の段階で入力されたカウント値は、１６ビットの乱数のうちの下位８ビット分として、ＲＡＭ34に格納される。そして、先のS140に示す段階で格納された上位８ビット分と合わせて、１６ビットの乱数として取り扱われることとなる。そして、図９のS180に示す段階へ進む。
図９のS180に示す段階においては、第２始動入賞口24への入賞があったか否かが判断される。ここで、入賞がなかったと判断された場合、及び、入賞はあったものの既に保留球数が４個に達している場合には、S250に示す段階へ進む。一方、保留球数が４個未満で、かつ、入賞があったと判断された場合には、保留球数を１加算した上で、S190に示す段階へ進む。
S170に示す段階においては、上記の段階で入力されたカウント値は、１６ビットの乱数のうちの下位８ビット分として、ＲＡＭ34に格納される。そして、先のS140に示す段階で格納された上位８ビット分と合わせて、１６ビットの乱数として取り扱われることとなる。そして、図９のS180に示す段階へ進む。
図９のS180に示す段階においては、第２始動入賞口24への入賞があったか否かが判断される。ここで、入賞がなかったと判断された場合、及び、入賞はあったものの既に保留球数が４個に達している場合には、S250に示す段階へ進む。一方、保留球数が４個未満で、かつ、入賞があったと判断された場合には、保留球数を１加算した上で、S190に示す段階へ進む。
S190に示す段階においては、出力回路部40の第２読込信号出力部45より、１６ビットの乱数のうち上位８ビット分に対する第２読込信号が出力される。そして、その上位８ビット分の第２読込信号（図５の反転RD4）が、第２カウント値記憶回路85の第２読込信号入力部88（IC12のG1）から入力される。そして、当該入賞に基づく第２ラッチ信号の入力によりクロックカウント回路70のIC3及びIC4からレジスタ部（IC8）に記憶されたカウント値が、バッファ部（IC12）の第２乱数出力部89（Y1からY8まで）から出力される。そして、S200に示す段階へ進む。
S200に示す段階においては、上記の段階で出力されたカウント値は、ＣＰＵデータバスを経由して、入力回路部35の上位乱数読込部38からメインコントロール部30へ入力される。そして、S210に示す段階へ進む。
S200に示す段階においては、上記の段階で出力されたカウント値は、ＣＰＵデータバスを経由して、入力回路部35の上位乱数読込部38からメインコントロール部30へ入力される。そして、S210に示す段階へ進む。
S210に示す段階においては、上記の段階で入力されたカウント値は、１６ビットの乱数のうちの上位８ビット分として、ＲＡＭ34に格納される。そして、S220に示す段階へ進む。
S220に示す段階においては、出力回路部40の第２読込信号出力部45より、１６ビットの乱数のうち下位８ビット分に対する第２読込信号が出力される。そして、その下位８ビット分の第２読込信号（図５の反転RD3）が、第２カウント値記憶回路85の第２読込信号入力部88（IC11のG1）から入力される。そして、当該入賞に基づく第２ラッチ信号の入力によりクロックカウント回路70のIC1及びIC2からレジスタ部（IC7）に記憶されたカウント値が、バッファ部（IC11）の第２乱数出力部89（Y1からY8まで）から出力される。そして、S230に示す段階へ進む。
S220に示す段階においては、出力回路部40の第２読込信号出力部45より、１６ビットの乱数のうち下位８ビット分に対する第２読込信号が出力される。そして、その下位８ビット分の第２読込信号（図５の反転RD3）が、第２カウント値記憶回路85の第２読込信号入力部88（IC11のG1）から入力される。そして、当該入賞に基づく第２ラッチ信号の入力によりクロックカウント回路70のIC1及びIC2からレジスタ部（IC7）に記憶されたカウント値が、バッファ部（IC11）の第２乱数出力部89（Y1からY8まで）から出力される。そして、S230に示す段階へ進む。
S230に示す段階においては、上記の段階で出力されたカウント値は、ＣＰＵデータバスを経由して、入力回路部35の下位乱数読込部39からメインコントロール部30へ入力される。そして、S240に示す段階へ進む。
S240に示す段階においては、上記の段階で入力されたカウント値は、１６ビットの乱数のうちの下位８ビット分として、ＲＡＭ34に格納される。そして、先のS210に示す段階で格納された上位８ビット分と合わせて、１６ビットの乱数として取り扱われることとなる。そして、S250に示す段階へ進む。
S250に示す段階においては、特別図柄の決定に用いるための各種のソフトウェア乱数が取得され、これらもＲＡＭ34に保存される。そして、図７に示すメインルーチンへ戻る。
S240に示す段階においては、上記の段階で入力されたカウント値は、１６ビットの乱数のうちの下位８ビット分として、ＲＡＭ34に格納される。そして、先のS210に示す段階で格納された上位８ビット分と合わせて、１６ビットの乱数として取り扱われることとなる。そして、S250に示す段階へ進む。
S250に示す段階においては、特別図柄の決定に用いるための各種のソフトウェア乱数が取得され、これらもＲＡＭ34に保存される。そして、図７に示すメインルーチンへ戻る。
図７に示すメインルーチンにおいては、次に、R2に示す図柄変動処理サブルーチンが、図１０に示すフローチャートに従って実行される。
図柄変動処理サブルーチンにおいては、まず、図１０のS300に示す段階において、保留球数が１以上あるか否かが判断される。保留球数が０の場合には、図柄の変動処理は実行されず、図７に示すメインルーチンへ戻る。一方、保留球数が１以上の場合には、S310に示す段階へ進む。
S310に示す段階においては、保留球数から１が減算される。そして、S320に示す段階へ進む。
図柄変動処理サブルーチンにおいては、まず、図１０のS300に示す段階において、保留球数が１以上あるか否かが判断される。保留球数が０の場合には、図柄の変動処理は実行されず、図７に示すメインルーチンへ戻る。一方、保留球数が１以上の場合には、S310に示す段階へ進む。
S310に示す段階においては、保留球数から１が減算される。そして、S320に示す段階へ進む。
S320に示す段階においては、先の通常遊技処理サブルーチンにおいてＲＡＭ34に記憶された１６ビットの乱数（最大４個）のうち、最先に記憶されたものがＲＡＭ34上の当該記憶領域から、作業用の記憶領域へ読み込まれる。そして、当該記憶領域からは、この乱数は削除される。そして、S330に示す段階へ進む。
S330に示す段階においては、上記段階で作業用の記憶領域へ読み込まれた乱数が、判定用の数値と比較されることで、当選か否かが判定される。当選でない場合には、S350へ進む。一方、当選の場合には、S340に示す段階へ進む。
S340に示す段階においては、特別遊技フラグがセットされる。そして、S350に示す段階へ進む。
S330に示す段階においては、上記段階で作業用の記憶領域へ読み込まれた乱数が、判定用の数値と比較されることで、当選か否かが判定される。当選でない場合には、S350へ進む。一方、当選の場合には、S340に示す段階へ進む。
S340に示す段階においては、特別遊技フラグがセットされる。そして、S350に示す段階へ進む。
S350に示す段階においては、先の通常遊技処理サブルーチンのS250に示す段階において取得されたソフトウェア乱数を用いて当選の有無に応じた特別図柄の種類が決定された上で、当該特別図柄を最終的に表示するような変動表示が遊技盤20上の図柄表示装置21にて実行される。そして、図７に示すメインルーチンへ戻る。
図７に示すメインルーチンにおいては、次に、R3に示す特別遊技処理サブルーチンが実行される。
特別遊技処理サブルーチンにおいては、先の図柄変動処理サブルーチンのS340において特別遊技フラグがセットされている場合には、特別遊技、すなわち前記の大当たり遊技が実行される。そして、大当たり遊技の終了後、特別遊技フラグをクリアしてから、メインルーチンへ戻ることとなっている。一方、特別遊技フラグがセットされていない場合には、直ちにメインルーチンへ戻ることとなっている。
図７に示すメインルーチンにおいては、次に、R3に示す特別遊技処理サブルーチンが実行される。
特別遊技処理サブルーチンにおいては、先の図柄変動処理サブルーチンのS340において特別遊技フラグがセットされている場合には、特別遊技、すなわち前記の大当たり遊技が実行される。そして、大当たり遊技の終了後、特別遊技フラグをクリアしてから、メインルーチンへ戻ることとなっている。一方、特別遊技フラグがセットされていない場合には、直ちにメインルーチンへ戻ることとなっている。
そして、メインルーチンにおいては、上述のR1からR3までのサブルーチンが繰り返されることで、遊技が継続されることとなっている。
（２）第２の実施の形態
以下、本発明の第２の実施の形態を、図面を参照しつつ説明する。
なお、図１１は、本実施の形態において乱数の発生に係る部分をブロック図にて概念的に示したものである。図１２及び図１３は、本実施の形態の構成要素をツリー図にて概念的に示したものである。図１４は、本実施の形態における乱数発生装置50を回路図で示したものである。図１５は、本実施の形態において生成する信号をタイミングチャートで示したものである。そして、図７、図１６及び図１７並びに図１０は、は、本実施の形態における乱数の取得及び利用の手順をフローチャートで示したものである。
（２）第２の実施の形態
以下、本発明の第２の実施の形態を、図面を参照しつつ説明する。
なお、図１１は、本実施の形態において乱数の発生に係る部分をブロック図にて概念的に示したものである。図１２及び図１３は、本実施の形態の構成要素をツリー図にて概念的に示したものである。図１４は、本実施の形態における乱数発生装置50を回路図で示したものである。図１５は、本実施の形態において生成する信号をタイミングチャートで示したものである。そして、図７、図１６及び図１７並びに図１０は、は、本実施の形態における乱数の取得及び利用の手順をフローチャートで示したものである。
（２−１）弾球遊技機の外観
本実施の形態に係る弾球遊技機10の遊技盤20の外観については、前記第１の実施の形態における記載と同様である。
（２−２）遊技の概要
この弾球遊技機10における遊技の概要は、前記第１の実施の形態における記載と同様である。
（２−３）遊技盤
本実施の形態に係る弾球遊技機10では、上述の通り、遊技盤20上に、図柄表示装置21における特別図柄の変動表示の契機となる入賞が発生する始動入賞口が２個設けられる。これらを第１始動入賞口22及び第２始動入賞口24と称する。このいずれの始動入賞口への入賞によっても、同様に特別図柄の変動表示が行われることとなっている。
本実施の形態に係る弾球遊技機10の遊技盤20の外観については、前記第１の実施の形態における記載と同様である。
（２−２）遊技の概要
この弾球遊技機10における遊技の概要は、前記第１の実施の形態における記載と同様である。
（２−３）遊技盤
本実施の形態に係る弾球遊技機10では、上述の通り、遊技盤20上に、図柄表示装置21における特別図柄の変動表示の契機となる入賞が発生する始動入賞口が２個設けられる。これらを第１始動入賞口22及び第２始動入賞口24と称する。このいずれの始動入賞口への入賞によっても、同様に特別図柄の変動表示が行われることとなっている。
図１１及び図１２に示すように、第１始動入賞口22からの打球の流路には、光学センサを用いた第１始動入賞センサ23が設けられている。この第１始動入賞センサ23は、ハイ信号及びロー信号の２通りの状態をとる第１始動入賞信号を出力する。この第１始動入賞信号は、打球を検出していないとき（すなわち、検出用の光線が遮られていないとき）にはハイ信号を出力しているが、打球が通過している間（すなわち、検出用の光線が遮られているとき）のみロー信号を出力する。なお、本実施形態とは別の実施形態においては、磁気的又は機械的センサがこの第１始動入賞センサ23として使用されることもある。
第２始動入賞口24からの打球の流路には、光学センサを用いた第２始動入賞センサ25（図１２参照）が設けられている。この第２始動入賞センサ25は、ハイ信号及びロー信号の２通りの状態をとる第２始動入賞信号を出力する。この第２始動入賞信号は、打球を検出していないときにはハイ信号を出力しているが、打球が通過している間のみロー信号を出力する。なお、本実施形態とは別の実施形態においては、磁気的又は機械的センサがこの第２始動入賞センサ25として使用されることもある。
第２始動入賞口24からの打球の流路には、光学センサを用いた第２始動入賞センサ25（図１２参照）が設けられている。この第２始動入賞センサ25は、ハイ信号及びロー信号の２通りの状態をとる第２始動入賞信号を出力する。この第２始動入賞信号は、打球を検出していないときにはハイ信号を出力しているが、打球が通過している間のみロー信号を出力する。なお、本実施形態とは別の実施形態においては、磁気的又は機械的センサがこの第２始動入賞センサ25として使用されることもある。
遊技盤20に設けられる大入賞口26は、前記図柄表示装置21における変動表示の結果所定の種類の特別図柄が表示された場合にソレノイド27の作動により開閉が行われる入賞口である。
（２−４）遊技制御装置
遊技制御装置15は、図１１及び図１２に示すように、弾球遊技機10の制御を制御プログラムに従って実行するメインコントロール部30と、このメインコントロール部30の制御とは無関係に乱数を発生させる乱数発生装置50とから構成される。
（２−４−１）メインコントロール部
（２−４−１−１）基準クロック発生回路、ＣＰＵ、ＲＯＭ、ＲＡＭ
メインコントロール部30には、基準クロック発生回路31が設けられている。この基準クロック発生回路31は、制御の中枢を担うＣＰＵ32の動作基準をなす基準クロックを発生する回路であって、水晶発振器や水晶振動子等を用いて所定間隔のパルスを発生するものである。本実施の形態においては、基準クロック発生回路31は4.096ＭＨｚのパルスを発生し、このパルスそのものが基準クロックとして使用される。また、他の実施の形態においては、このパルスを適宜分周したものを基準クロックとすることもある。
（２−４）遊技制御装置
遊技制御装置15は、図１１及び図１２に示すように、弾球遊技機10の制御を制御プログラムに従って実行するメインコントロール部30と、このメインコントロール部30の制御とは無関係に乱数を発生させる乱数発生装置50とから構成される。
（２−４−１）メインコントロール部
（２−４−１−１）基準クロック発生回路、ＣＰＵ、ＲＯＭ、ＲＡＭ
メインコントロール部30には、基準クロック発生回路31が設けられている。この基準クロック発生回路31は、制御の中枢を担うＣＰＵ32の動作基準をなす基準クロックを発生する回路であって、水晶発振器や水晶振動子等を用いて所定間隔のパルスを発生するものである。本実施の形態においては、基準クロック発生回路31は4.096ＭＨｚのパルスを発生し、このパルスそのものが基準クロックとして使用される。また、他の実施の形態においては、このパルスを適宜分周したものを基準クロックとすることもある。
また、ＣＰＵ32が実行すべき制御プログラム及び制御の過程で必要なデータはＲＯＭ33に記載されている。そして、制御の過程で生成及び変化するパラメータの数値は、ＲＡＭ34に一時的に記憶される。
（２−４−１−２）入力回路部
入力回路部35は、遊技制御装置15外からの入力情報及び遊技制御装置15内に設けられた乱数発生装置50により発生した乱数が入力されるためのもので、バッファ用のＩＣ等により構成される。
具体的には、入力回路部35には、第１始動入賞センサ23からの入力信号が入力される第１センサ入力部36、第２始動入賞センサ25からの入力信号が入力される第２センサ入力部37、乱数発生装置50によって発生された乱数の上位８ビット分が入力される上位乱数読込部38及び下位８ビット分が入力される下位乱数読込部39が設けられている。
（２−４−１−２）入力回路部
入力回路部35は、遊技制御装置15外からの入力情報及び遊技制御装置15内に設けられた乱数発生装置50により発生した乱数が入力されるためのもので、バッファ用のＩＣ等により構成される。
具体的には、入力回路部35には、第１始動入賞センサ23からの入力信号が入力される第１センサ入力部36、第２始動入賞センサ25からの入力信号が入力される第２センサ入力部37、乱数発生装置50によって発生された乱数の上位８ビット分が入力される上位乱数読込部38及び下位８ビット分が入力される下位乱数読込部39が設けられている。
上記第１センサ入力部36及び第２センサ入力部37には、それぞれ、入賞信号のチャタリングを除去するコンデンサ及び論理反転する反転回路が設けられる。具体的には、図１４に示すように、第１始動入賞センサ23としてのSW1が、CN1に電気的に接続されている。このCN1を介して入力された信号は、R1、R2及びC1により適当な電圧値に分圧されるとともに、チャタリングが除去され、その後IC14の1A端子に入力される。そして、IC14の1Y端子からIC15のA1端子に入力され、最終的にY1端子から第１センサ入力部36へ入力される。同様に、第２始動入賞センサ25（SW2）からの信号は、CN2からR3、R4及びC2を経て、さらにIC14の2A端子及び2Y端子並びにIC15のA2端子及びY2端子を経て第２センサ入力部37へ入力される。そのため、これらの入力部を通過する信号は、入賞時にはハイ信号として、また、非入賞時にはロー信号としてそれぞれ入力されることとなる。なお、入力バッファIC15は、ＣＰＵ32、ＲＯＭ33及びＲＡＭ34を有する制御部100からの反転R5信号の入力により、An端子に入力されたデータをYn端子から出力することとなっている。
（２−４−１−３）出力回路部
出力回路部40は遊技制御装置15外の電気部品への制御信号等の信号及び遊技制御装置15内に設けられた乱数発生装置50により発生した乱数を読み込むための信号を出力するためのもので、バッファ等のＩＣ等により構成される。
具体的には、出力回路部40には、前記図柄表示装置21や図示しない賞球制御装置等、遊技制御装置15からの制御信号に基づいて各部の制御を実行する図示しないサブ制御装置に信号を出力するサブ制御信号出力部42、大入賞口26開閉用の前記ソレノイド27を駆動する駆動信号を出力するソレノイド駆動信号出力部43、遊技制御装置15が、第１始動入賞口22に入賞があったと判定した場合に、この入賞に対応する乱数値のラッチの契機となる第１ラッチトリガ信号を出力する第１ラッチトリガ信号出力部46、遊技制御装置15が,第２始動入賞口24に入賞があったと判定した場合に、この入賞に対応する乱数値のラッチの契機となる第２ラッチトリガ信号を出力する第２ラッチトリガ信号出力部47、遊技制御装置15が、第１始動入賞口22に入賞があったと判定した場合に、この入賞に対応する乱数値の読込の契機となる第１読込信号を出力する第１読込信号出力部44及び遊技制御装置15が、第２始動入賞口24に入賞があったと判定した場合に、この入賞に対応する乱数値の読込の契機となる第２読込信号を出力する第２読込信号出力部45が設けられている。
出力回路部40は遊技制御装置15外の電気部品への制御信号等の信号及び遊技制御装置15内に設けられた乱数発生装置50により発生した乱数を読み込むための信号を出力するためのもので、バッファ等のＩＣ等により構成される。
具体的には、出力回路部40には、前記図柄表示装置21や図示しない賞球制御装置等、遊技制御装置15からの制御信号に基づいて各部の制御を実行する図示しないサブ制御装置に信号を出力するサブ制御信号出力部42、大入賞口26開閉用の前記ソレノイド27を駆動する駆動信号を出力するソレノイド駆動信号出力部43、遊技制御装置15が、第１始動入賞口22に入賞があったと判定した場合に、この入賞に対応する乱数値のラッチの契機となる第１ラッチトリガ信号を出力する第１ラッチトリガ信号出力部46、遊技制御装置15が,第２始動入賞口24に入賞があったと判定した場合に、この入賞に対応する乱数値のラッチの契機となる第２ラッチトリガ信号を出力する第２ラッチトリガ信号出力部47、遊技制御装置15が、第１始動入賞口22に入賞があったと判定した場合に、この入賞に対応する乱数値の読込の契機となる第１読込信号を出力する第１読込信号出力部44及び遊技制御装置15が、第２始動入賞口24に入賞があったと判定した場合に、この入賞に対応する乱数値の読込の契機となる第２読込信号を出力する第２読込信号出力部45が設けられている。
なお、他の実施の形態においては、第１読込信号及び第２読込信号は、出力回路部40を介さずにアドレスデコード回路により生成されたアドレス信号として直接出力する構成を採ることとしてもよい。
（２−４−２）乱数発生装置
次に、乱数発生装置の機能ブロックについて、図１１及び図１３を参照しつつ説明する。
乱数発生装置は、乱数として供されるカウント値を生成するものであり、具体的には、乱数クロック発生回路51、乱数クロック反転回路55、第１ラッチ信号出力回路60、第２ラッチ信号出力回路65、クロックカウント回路70、第１カウント値記憶回路80及び第２カウント値記憶回路85により構成される。なお、本発明において、乱数とは、数学的な意味でランダムに生成される値のみならず、生成は規則的であっても、その取得のタイミングがランダムであるために実質的に乱数として機能しうる値をも意味する。
（２−４−２）乱数発生装置
次に、乱数発生装置の機能ブロックについて、図１１及び図１３を参照しつつ説明する。
乱数発生装置は、乱数として供されるカウント値を生成するものであり、具体的には、乱数クロック発生回路51、乱数クロック反転回路55、第１ラッチ信号出力回路60、第２ラッチ信号出力回路65、クロックカウント回路70、第１カウント値記憶回路80及び第２カウント値記憶回路85により構成される。なお、本発明において、乱数とは、数学的な意味でランダムに生成される値のみならず、生成は規則的であっても、その取得のタイミングがランダムであるために実質的に乱数として機能しうる値をも意味する。
（２−４−２−１）乱数クロック発生回路
乱数クロック発生回路51は、乱数用のクロックを発生させるためのもので、発生した乱数クロックを出力する乱数クロック出力部52を備えている。
具体的には、前記の基準クロックとは非同期の14.9105MHzのクロック（以下、「原発振」とする）を発生する水晶発振器（OCS1）、及び、この水晶発振器の出力端子に接続され、原発振を１／２分周して乱数クロックとしてクロックカウント回路70（IC1からIC4まで）へ出力するフリップフロップ回路として機能する74HC74（IC18）により構成される。すなわち、図１４のIC18のうち、原発振を１／２分周した乱数クロックとして、乱数クロック出力部52たる1Q端子から出力する機能部分が、乱数クロック発生回路51の一部を構成することとなっている。
乱数クロック発生回路51は、乱数用のクロックを発生させるためのもので、発生した乱数クロックを出力する乱数クロック出力部52を備えている。
具体的には、前記の基準クロックとは非同期の14.9105MHzのクロック（以下、「原発振」とする）を発生する水晶発振器（OCS1）、及び、この水晶発振器の出力端子に接続され、原発振を１／２分周して乱数クロックとしてクロックカウント回路70（IC1からIC4まで）へ出力するフリップフロップ回路として機能する74HC74（IC18）により構成される。すなわち、図１４のIC18のうち、原発振を１／２分周した乱数クロックとして、乱数クロック出力部52たる1Q端子から出力する機能部分が、乱数クロック発生回路51の一部を構成することとなっている。
ここで、フリップフロップ回路を介在させたのは、発振器からの出力を直接出力すると、ファンアウト（出力端子のキャパシティオーバーによる誤動作）の問題や、また、波形に歪みを生じている場合があるためである。このように構成することにより、安定した波形のクロックを他のデバイスへ出力することが可能となっている。
また、他の実施の形態においては、上記した問題を回避するために、ゲートＩＣ等の他のデバイスを介在させることとしてもよい。
なお、他の実施の形態においては、先述の基準クロック発生回路31と同様に、回路構成として水晶振動子等の他のデバイスを使用してもよい。
また、他の実施の形態においては、上記した問題を回避するために、ゲートＩＣ等の他のデバイスを介在させることとしてもよい。
なお、他の実施の形態においては、先述の基準クロック発生回路31と同様に、回路構成として水晶振動子等の他のデバイスを使用してもよい。
さらに、発振周波数についても、上述の14.8105ＭＨｚに限定するものではないが、ＣＰＵ32用の基準クロック発生回路31による周波数と同一のものや、その整数倍の周波数を用いることは、基準クロックと同期した乱数生成を行う可能性があるために、好ましくない。
なお、本実施の形態では、上記のフリップフロップ回路（IC18）は、下記の乱数クロック反転回路55の機能をも兼ねることとしている。このように乱数クロック発生回路51の一部と乱数クロック反転回路55とで回路を共有することで、デバイス数の減少を図ることができる。
なお、本実施の形態では、上記のフリップフロップ回路（IC18）は、下記の乱数クロック反転回路55の機能をも兼ねることとしている。このように乱数クロック発生回路51の一部と乱数クロック反転回路55とで回路を共有することで、デバイス数の減少を図ることができる。
（２−４−２−２）乱数クロック反転回路
乱数クロック反転回路55（IC18）は、74HC74により構成されている。
すなわち、乱数クロック反転回路55は、上記乱数クロック発生回路51から乱数クロック出力部52（1Q）を経て出力される乱数クロックを反転させ、これを反転クロックとして、反転クロック出力部58（反転1Q）より第１ラッチ信号出力回路60（IC16）及び第２ラッチ信号出力回路65（IC17）へ出力するものである。すなわち、図１４のIC18のうち、1Q端子から出力される信号を反転した信号を反転信号として、反転クロック出力部58たる反転1Q端子から出力する機能部分が、乱数クロック反転回路55を構成することとなっている。
乱数クロック反転回路55（IC18）は、74HC74により構成されている。
すなわち、乱数クロック反転回路55は、上記乱数クロック発生回路51から乱数クロック出力部52（1Q）を経て出力される乱数クロックを反転させ、これを反転クロックとして、反転クロック出力部58（反転1Q）より第１ラッチ信号出力回路60（IC16）及び第２ラッチ信号出力回路65（IC17）へ出力するものである。すなわち、図１４のIC18のうち、1Q端子から出力される信号を反転した信号を反転信号として、反転クロック出力部58たる反転1Q端子から出力する機能部分が、乱数クロック反転回路55を構成することとなっている。
すなわち、乱数クロックの立ち上がりエッジは反転クロックの立ち下がりエッジに、及び、乱数クロックの立ち下がりエッジは反転クロックの立ち上がりエッジにそれぞれ相当することになる（図１５参照）。
なお、本実施の形態においては、フリップフロップ回路を用いて乱数クロック反転回路55を構成したが、他の実施の形態においては、これに変えてＮＯＴゲートなどのＩＣを用いて構成することとしても良い。
（２−４−２−３）クロックカウント回路
クロックカウント回路70は、乱数クロックを入力する乱数クロック入力部71と、計数したカウント値を出力するカウント出力部72とを備えている。
なお、本実施の形態においては、フリップフロップ回路を用いて乱数クロック反転回路55を構成したが、他の実施の形態においては、これに変えてＮＯＴゲートなどのＩＣを用いて構成することとしても良い。
（２−４−２−３）クロックカウント回路
クロックカウント回路70は、乱数クロックを入力する乱数クロック入力部71と、計数したカウント値を出力するカウント出力部72とを備えている。
具体的には、図１４に示すように、４ビットのインクリメントカウンタを４個（IC1からIC4まで）カスケード接続した回路で構成され、乱数クロック発生回路51により発生した乱数クロックの立ち上がりエッジで加算し、その加算結果を出力するための回路である。各インクリメントカウンタは、74HC161により構成される。
クロックカウント回路70には、乱数クロック入力部71（それぞれのCK端子）を経て前記乱数クロック発生回路51からの乱数クロックが入力される。
乱数クロックの入力により、まず、IC1において、「0000」から「1111」までカウントが加算される。そして、「1111」から再び「0000」になる際に、桁上がり信号がIC1のCO端子から、IC2のENT端子へ出力される。IC2においては、この桁上がり信号と前記乱数クロックが同時に入力されて始めてカウントが加算される。
クロックカウント回路70には、乱数クロック入力部71（それぞれのCK端子）を経て前記乱数クロック発生回路51からの乱数クロックが入力される。
乱数クロックの入力により、まず、IC1において、「0000」から「1111」までカウントが加算される。そして、「1111」から再び「0000」になる際に、桁上がり信号がIC1のCO端子から、IC2のENT端子へ出力される。IC2においては、この桁上がり信号と前記乱数クロックが同時に入力されて始めてカウントが加算される。
同様に、IC3のカウント加算にはIC2からの桁上がり信号の入力が必要であり、また、IC4のカウント加算にはIC3からの桁上がり信号の入力が必要である。
このようにして、クロックカウント回路70により、１６ビットの二進数が生成されることとなっている。すなわち、１６桁の二進数のうち、IC1が最下位の４桁、IC2がその上の４桁、IC3がさらにその上の４桁及びIC4が最上位の４桁をそれぞれ担当している。
クロックカウント回路70により加算されているカウントは、カウント出力部72（それぞれのQA、QB、QC及びQD端子）を経て第１カウント値記憶回路80及び第２カウント値記憶回路85へ出力される。
このようにして、クロックカウント回路70により、１６ビットの二進数が生成されることとなっている。すなわち、１６桁の二進数のうち、IC1が最下位の４桁、IC2がその上の４桁、IC3がさらにその上の４桁及びIC4が最上位の４桁をそれぞれ担当している。
クロックカウント回路70により加算されているカウントは、カウント出力部72（それぞれのQA、QB、QC及びQD端子）を経て第１カウント値記憶回路80及び第２カウント値記憶回路85へ出力される。
なお、本実施の形態では、乱数クロック発生回路51により発生した乱数クロックによりカウントをインクリメントする構成としているが、別の実施の形態では、乱数クロック発生回路51により発生した乱数クロックを後述のラッチ信号出力回路に出力し、反転クロックを使用してインクリメントするように構成することとしてもよい。また、本実施の形態では、乱数クロックの立ち上がりエッジによってカウントをインクリメントしているが、他の実施の形態では、乱数クロックの立ち下がりエッジによりインクリメントすることとしてもよい。さらに、本実施の形態では、加算式のインクリメントカウンタを使用しているが、他の実施の形態では、減算式のデクリメントカウンタを使用することとしてもよい。
また、本実施の形態においては、１６ビットの乱数を４ビットカウンタ４個で生成しているが、他の実施の形態においては、これに限らず８ビット用のカウンタを２個用いるなど、適宜変更可能である。さらに、本実施の形態においては１６ビットの乱数を生成することとしているが、他の実施の形態においては、このビット数は１６に限らず適宜変更することとしてもよい。
（２−４−２−４）ラッチ信号出力回路
ラッチ信号出力回路は、第１始動入賞口22への入賞に伴う乱数の取得に係る第１ラッチ信号出力回路60（IC16）と、第２始動入賞口24への入賞に伴う乱数の取得に係る第２ラッチ信号出力回路65（IC17）とに分けられている。これらのいずれも、74HC74のフリップフロップ回路により構成されている。
（２−４−２−４）ラッチ信号出力回路
ラッチ信号出力回路は、第１始動入賞口22への入賞に伴う乱数の取得に係る第１ラッチ信号出力回路60（IC16）と、第２始動入賞口24への入賞に伴う乱数の取得に係る第２ラッチ信号出力回路65（IC17）とに分けられている。これらのいずれも、74HC74のフリップフロップ回路により構成されている。
第１ラッチ信号出力回路60には、前記乱数クロック反転回路55からの反転クロックが第１反転クロック入力部61（1CK）を経て入力される。これとともに、前記第１ラッチトリガ信号出力部46からの第１ラッチトリガ信号が、1D端子からIC13に入力されさらに1Q端子から出力された後、第１ラッチトリガ信号入力部64（1D）を経て入力される。
そして、第１ラッチ信号出力回路60は、この第１ラッチトリガ信号として始動口入賞の信号（ハイ信号）が入力されたときは、この信号の立ち上がりエッジを、第１反転クロック入力部61から入力される反転クロックの立ち上がりエッジと同期するように遅延させて、第１ラッチ信号として第１ラッチ信号出力部63（1Q）を経て第１カウント値記憶回路80へ出力する。
そして、第１ラッチ信号出力回路60は、この第１ラッチトリガ信号として始動口入賞の信号（ハイ信号）が入力されたときは、この信号の立ち上がりエッジを、第１反転クロック入力部61から入力される反転クロックの立ち上がりエッジと同期するように遅延させて、第１ラッチ信号として第１ラッチ信号出力部63（1Q）を経て第１カウント値記憶回路80へ出力する。
ここで、前記第１始動入賞信号は、後述するようにメインコントロール部30にも入力されて、乱数取得のタイミングとして、ソフトウェア処理においても用いられることとなっている。
第２ラッチ信号出力回路65には、前記乱数クロック反転回路55からの反転クロックが第２反転クロック入力部66（2CK）を経て入力される。これとともに、前記第２ラッチトリガ信号出力部47からの第２ラッチトリガ信号が、2D端子からIC13に入力されさらに2Q端子から出力された後、第２ラッチトリガ信号入力部69（2D）を経て入力される。
そして、第２ラッチ信号出力回路65は、この第２ラッチトリガ信号として始動口入賞の信号（ハイ信号）が入力されたときは、この信号の立ち上がりエッジを、第２反転クロック入力部66から入力される反転クロックの立ち上がりエッジと同期するように遅延させて、第２ラッチ信号として第２ラッチ信号出力部68（1Q）を経て第２カウント値記憶回路85へ出力する。
第２ラッチ信号出力回路65には、前記乱数クロック反転回路55からの反転クロックが第２反転クロック入力部66（2CK）を経て入力される。これとともに、前記第２ラッチトリガ信号出力部47からの第２ラッチトリガ信号が、2D端子からIC13に入力されさらに2Q端子から出力された後、第２ラッチトリガ信号入力部69（2D）を経て入力される。
そして、第２ラッチ信号出力回路65は、この第２ラッチトリガ信号として始動口入賞の信号（ハイ信号）が入力されたときは、この信号の立ち上がりエッジを、第２反転クロック入力部66から入力される反転クロックの立ち上がりエッジと同期するように遅延させて、第２ラッチ信号として第２ラッチ信号出力部68（1Q）を経て第２カウント値記憶回路85へ出力する。
ここで、上記の第２始動入賞信号は、後述するようにメインコントロール部30にも入力されて、乱数取得のタイミングとして、ソフトウェア処理においても用いられることとなっている。
（２−４−２−５）カウント値記憶回路
カウント値記憶回路は、第１始動入賞口22への入賞に由来する乱数を一時的に記憶する第１カウント値記憶回路80と、第２始動入賞口24への入賞に由来する乱数を一時的に記憶する第２カウント値記憶回路85とに分けられている。
第１カウント値記憶回路80は、クロックカウント回路70によりカウントされた乱数値を前記の第１ラッチ信号出力回路60からの第１ラッチ信号に基づいて記憶し、前記メインコントロール部30からの第１読込信号に基づいてその記憶した乱数を出力するものである。
（２−４−２−５）カウント値記憶回路
カウント値記憶回路は、第１始動入賞口22への入賞に由来する乱数を一時的に記憶する第１カウント値記憶回路80と、第２始動入賞口24への入賞に由来する乱数を一時的に記憶する第２カウント値記憶回路85とに分けられている。
第１カウント値記憶回路80は、クロックカウント回路70によりカウントされた乱数値を前記の第１ラッチ信号出力回路60からの第１ラッチ信号に基づいて記憶し、前記メインコントロール部30からの第１読込信号に基づいてその記憶した乱数を出力するものである。
第２カウント値記憶回路85は、クロックカウント回路70によりカウントされた乱数値を前記の第２ラッチ信号出力回路65からの第２ラッチ信号に基づいて記憶し、前記メインコントロール部30からの第２読込信号に基づいてその記憶した乱数を出力するものである。
第１カウント値記憶回路80は、図１４に示すように、８ビットのＩＣ（74HC273）２個からなるレジスタ部（IC5及びIC6）と、８ビットのＩＣ（74HC541）２個からなるバッファ部（IC9及びIC10）とから構成される。
同様に、第２カウント値記憶回路85も、８ビットのＩＣ（74HC273）２個からなるレジスタ部（IC7及びIC8）と、８ビットのＩＣ（74HC541）２個からなるバッファ部（IC11及びIC12）とから構成される。
第１カウント値記憶回路80は、図１４に示すように、８ビットのＩＣ（74HC273）２個からなるレジスタ部（IC5及びIC6）と、８ビットのＩＣ（74HC541）２個からなるバッファ部（IC9及びIC10）とから構成される。
同様に、第２カウント値記憶回路85も、８ビットのＩＣ（74HC273）２個からなるレジスタ部（IC7及びIC8）と、８ビットのＩＣ（74HC541）２個からなるバッファ部（IC11及びIC12）とから構成される。
第１カウント値記憶回路80のレジスタ部のうち、IC5には、IC1からの４桁のカウントがD1からD4までを通じて、及び、IC2からの４桁のカウントがD5からD8までを通じて入力される。すなわち、IC5のD1からD8までは第１カウント入力部81として機能し、IC5には、これらを通じて第１始動入賞口22に由来する１６ビットの二進数の乱数のうち下８桁が入力される。
第１カウント値記憶回路80のレジスタ部のうち、IC6には、IC3からの４桁のカウントがD1からD4までを通じて、及び、IC4からの４桁のカウントがD5からD8までを通じて入力される。すなわち、IC6のD1からD8までは第１カウント入力部81として機能し、IC6には、これらを通じて第１始動入賞口22に由来する１６ビットの二進数の乱数のうちの上８桁が入力される。
第１カウント値記憶回路80のレジスタ部のうち、IC6には、IC3からの４桁のカウントがD1からD4までを通じて、及び、IC4からの４桁のカウントがD5からD8までを通じて入力される。すなわち、IC6のD1からD8までは第１カウント入力部81として機能し、IC6には、これらを通じて第１始動入賞口22に由来する１６ビットの二進数の乱数のうちの上８桁が入力される。
第２カウント値記憶回路85のレジスタ部のうち、IC7には、IC1からの４桁のカウントがD1からD4までを通じて、及び、IC2からの４桁のカウントがD5からD8までを通じて入力される。すなわち、IC7のD1からD8までは第２カウント入力部86として機能し、IC7には、これらを通じて第２始動入賞口24に由来する１６ビットの二進数の乱数のうち下８桁が入力される。
第２カウント値記憶回路85のレジスタ部のうち、IC8には、IC3からの４桁のカウントがD1からD4までを通じて、及び、IC4からの４桁のカウントがD5からD8までを通じて入力される。すなわち、IC8のD1からD8までは第２カウント入力部86として機能し、IC8には、これらを通じて第２始動入賞口24に由来する１６ビットの二進数の乱数のうちの上８桁が入力される。
第２カウント値記憶回路85のレジスタ部のうち、IC8には、IC3からの４桁のカウントがD1からD4までを通じて、及び、IC4からの４桁のカウントがD5からD8までを通じて入力される。すなわち、IC8のD1からD8までは第２カウント入力部86として機能し、IC8には、これらを通じて第２始動入賞口24に由来する１６ビットの二進数の乱数のうちの上８桁が入力される。
第１カウント値記憶回路80のレジスタ部（IC5及びIC6）におけるCLOCK端子からは、第１ラッチ信号出力回路60からの第１ラッチ信号が入力される。すなわち、これらのCLOCK端子は、第１ラッチ信号入力部82として機能している。この第１ラッチ信号入力部82から入力される第１ラッチ信号がハイ信号となった立ち上がりエッジの時点でクロックカウント回路70から入力されているカウントが、乱数としてレジスタ部に記憶されることとなる。
第２カウント値記憶回路85のレジスタ部（IC7及びIC8）におけるCLOCK端子からは、第２ラッチ信号出力回路65からの第２ラッチ信号が入力される。すなわち、これらのCLOCK端子は、第２ラッチ信号入力部87として機能している。この第２ラッチ信号入力部87から入力される第２ラッチ信号がハイ信号となった立ち上がりエッジの時点でクロックカウント回路70から入力されているカウントが、乱数としてレジスタ部に記憶されることとなる。
第２カウント値記憶回路85のレジスタ部（IC7及びIC8）におけるCLOCK端子からは、第２ラッチ信号出力回路65からの第２ラッチ信号が入力される。すなわち、これらのCLOCK端子は、第２ラッチ信号入力部87として機能している。この第２ラッチ信号入力部87から入力される第２ラッチ信号がハイ信号となった立ち上がりエッジの時点でクロックカウント回路70から入力されているカウントが、乱数としてレジスタ部に記憶されることとなる。
第１カウント値記憶回路80のバッファ部（IC9及びIC10）におけるG1端子からは、前記第１読込信号出力部44からの第１読込信号（反転RD1及び反転RD2）が入力される。すなわち、これらのG1端子は、第１読込信号入力部83として機能している。この第１読込信号入力部83から入力される第１読込信号がロー信号となる立ち下がりエッジの時点でレジスタ部に記憶されている乱数が、Y1端子からY8端子までを経てＣＰＵデータバスへ出力されることとなっている。すなわち、これらの端子は、第１乱数出力部84として機能している。
なお、この第１乱数出力部84から出力される乱数のうち、IC9のバッファ部を経由するものは、前記入力回路部35の下位乱数読込部39を経てＣＰＵ32に入力され、１６桁の乱数のうちの下位８桁分として取り扱われることとなる。
なお、この第１乱数出力部84から出力される乱数のうち、IC9のバッファ部を経由するものは、前記入力回路部35の下位乱数読込部39を経てＣＰＵ32に入力され、１６桁の乱数のうちの下位８桁分として取り扱われることとなる。
また、この第１乱数出力部84から出力される乱数のうち、IC10のバッファ部を経由するものは、前記入力回路部35の上位乱数読込部38を経てＣＰＵ32に入力され、１６桁の乱数のうちの上位８桁分として取り扱われることとなる。
第２カウント値記憶回路85のバッファ部（IC11及びIC12）におけるG1端子からは、前記第２読込信号出力部45からの第２読込信号（反転RD3及び反転RD4）が入力される。すなわち、これらのG1端子は、第２読込信号入力部88として機能している。この第２読込信号入力部88から入力される第２読込信号がロー信号となる立ち下がりエッジの時点でレジスタ部に記憶されている乱数が、Y1端子からY8端子までを経てＣＰＵデータバスへ出力されることとなっている。すなわち、これらの端子は、第２乱数出力部89として機能している。
第２カウント値記憶回路85のバッファ部（IC11及びIC12）におけるG1端子からは、前記第２読込信号出力部45からの第２読込信号（反転RD3及び反転RD4）が入力される。すなわち、これらのG1端子は、第２読込信号入力部88として機能している。この第２読込信号入力部88から入力される第２読込信号がロー信号となる立ち下がりエッジの時点でレジスタ部に記憶されている乱数が、Y1端子からY8端子までを経てＣＰＵデータバスへ出力されることとなっている。すなわち、これらの端子は、第２乱数出力部89として機能している。
なお、この第２乱数出力部89から出力される乱数のうち、IC11のバッファ部を経由するものは、前記入力回路部35の下位乱数読込部39を経てＣＰＵ32に入力され、１６桁の乱数のうちの下位８桁分として取り扱われることとなる。
また、この第２乱数出力部89から出力される乱数のうち、IC12のバッファ部を経由するものは、前記入力回路部35の上位乱数読込部38を経てＣＰＵ32に入力され、１６桁の乱数のうちの上位８桁分として取り扱われることとなる。
（２−５）信号のタイミング
次に、本実施の形態における信号のタイミングを、図１５のタイミングチャートを参照しつつ説明する。
また、この第２乱数出力部89から出力される乱数のうち、IC12のバッファ部を経由するものは、前記入力回路部35の上位乱数読込部38を経てＣＰＵ32に入力され、１６桁の乱数のうちの上位８桁分として取り扱われることとなる。
（２−５）信号のタイミング
次に、本実施の形態における信号のタイミングを、図１５のタイミングチャートを参照しつつ説明する。
乱数クロック発生回路51の水晶発振器(図１４のOSC1)により発生された原発振は、乱数クロック発生回路51のフリップフロップ回路及び乱数クロック反転回路55を構成するIC18の1CKから入力される。
この原発振（1CK）の立ち上がりエッジの時点で、たとえばチャートのＡの時点のように、現に反転クロック出力部58（反転1Q）から出力されて1D端子よりフィードバックして入力されている信号がハイ信号である場合には、この信号と同じハイ信号が乱数クロックとして乱数クロック出力部52（1Q）から出力される。同時に、この乱数クロック出力部52（1Q）から出力される信号を反転させたロー信号が、反転クロックとして反転クロック出力部58（反転1Q）から出力される。また、この反転クロックは、同時に1D端子へもフィードバックして出力され、次回の乱数クロックとして出力されることとなる。
この原発振（1CK）の立ち上がりエッジの時点で、たとえばチャートのＡの時点のように、現に反転クロック出力部58（反転1Q）から出力されて1D端子よりフィードバックして入力されている信号がハイ信号である場合には、この信号と同じハイ信号が乱数クロックとして乱数クロック出力部52（1Q）から出力される。同時に、この乱数クロック出力部52（1Q）から出力される信号を反転させたロー信号が、反転クロックとして反転クロック出力部58（反転1Q）から出力される。また、この反転クロックは、同時に1D端子へもフィードバックして出力され、次回の乱数クロックとして出力されることとなる。
一方、原発振（1CK）の立ち上がりエッジの時点で、たとえばチャートのＢの時点のように、現に反転クロック出力部58（反転1Q）から出力されて1D端子よりフィードバックして入力されている信号がロー信号である場合には、この信号と同じロー信号が乱数クロックとして乱数クロック出力部52（1Q）から出力される。同時に、この乱数クロック出力部52（1Q）から出力される信号を反転させたハイ信号が、反転クロックとして反転クロック出力部58（反転1Q）から出力される。また、この反転クロックは、同時に1D端子へもフィードバックして出力され、次回の乱数クロックとして出力されることとなる。
クロックカウント回路70（IC1からIC4まで）においては、乱数クロック入力部71（CK）から乱数クロックが入力される。この乱数クロックは、前記乱数クロック出力部52（1Q）からのものとハイ信号及びロー信号の周期が同一である。この乱数クロックの立ち上がりエッジによって、クロックカウント回路70においてカウントがインクリメントすることとなっている。ここで、乱数クロックの立ち上がりエッジの直前後の時点では、カウントのインクリメントがまだ確定していない不安定な状態となっている。
クロックカウント回路70（IC1からIC4まで）においては、乱数クロック入力部71（CK）から乱数クロックが入力される。この乱数クロックは、前記乱数クロック出力部52（1Q）からのものとハイ信号及びロー信号の周期が同一である。この乱数クロックの立ち上がりエッジによって、クロックカウント回路70においてカウントがインクリメントすることとなっている。ここで、乱数クロックの立ち上がりエッジの直前後の時点では、カウントのインクリメントがまだ確定していない不安定な状態となっている。
第１ラッチ信号出力回路60（IC16）においては、第１ラッチ信号入力部82（1CK）から反転クロックが入力される。この反転クロックは、前記乱数クロック出力部52（1Q）からのものとはハイ信号及びロー信号の周期が逆転している。ここで、第１ラッチトリガ信号入力部64（1D）から入力される第１ラッチトリガ信号が、たとえばチャートのＣの時点のように立ち上がりエッジを示すと、反転クロックのその次の立ち上がりエッジ（チャートのＥの時点）の入力を契機に、第１ラッチ信号出力部63（1Q）から第１ラッチ信号が出力される。すなわち、第１ラッチ信号の出力は、乱数クロックから見れば立ち下がりエッジの時点と同期されることとなる。上記の信号の変動は、第２ラッチ信号出力回路65（IC17）においても同様である。
すなわち、チャートのＥの時点でラッチされるカウントは、その前の乱数クロックの立ち上がりの時点（Ｄ）でカウントのインクリメントがされているもので、Ｅの時点ではそのインクリメントが確定している状態となっている。つまり、カウントのインクリメントは乱数クロックの立ち上がりエッジの時点で行われるとともに、カウントのラッチは、そこから半周期遅れた乱数クロックの立ち下がりエッジの時点で行われることとなっている。したがって、常にインクリメントの確定した安定したカウントが乱数として取得されることを可能としている。
また、第１始動入賞口22及び第２始動入賞口24への入賞が同時に又はきわめて短い間隔で発生した場合であっても、同一のカウントに由来する乱数が別個にラッチされるようになっている。
また、第１始動入賞口22及び第２始動入賞口24への入賞が同時に又はきわめて短い間隔で発生した場合であっても、同一のカウントに由来する乱数が別個にラッチされるようになっている。
（２−６）乱数の取得及び利用
次に、実際の遊技における乱数の取得及び利用の手順を、図７、図１６及び図１７並びに図１０のフローチャートを参照しつつ説明する。
弾球遊技機10の電源が投入されると、必要なパラメータの初期化等が行われた後、図７に示すメインルーチンに従って遊技の処理が実行される。
まず、R1に示す通常遊技処理サブルーチンが、図１６及び図１７に示すフローチャートに従って実行される。
通常遊技処理サブルーチンにおいては、まず、図１６のS400に示す段階において、各入賞口93並びに第１始動入賞口22及び第２始動入賞口24への打球の入賞がチェックされる。
次に、実際の遊技における乱数の取得及び利用の手順を、図７、図１６及び図１７並びに図１０のフローチャートを参照しつつ説明する。
弾球遊技機10の電源が投入されると、必要なパラメータの初期化等が行われた後、図７に示すメインルーチンに従って遊技の処理が実行される。
まず、R1に示す通常遊技処理サブルーチンが、図１６及び図１７に示すフローチャートに従って実行される。
通常遊技処理サブルーチンにおいては、まず、図１６のS400に示す段階において、各入賞口93並びに第１始動入賞口22及び第２始動入賞口24への打球の入賞がチェックされる。
ここで、ＣＰＵ32の割込み周期は、本実施の形態においては約２msecに設定されている。そして、ある割込み周期においてロー信号が検出され、かつ、その次の割込み周期及びさらにその次の割込み周期と２回連続でハイ信号が検出された場合にのみ有効な入賞と判定される。したがって、本処理上、入賞信号は最低４msecの検出幅が得られないと入賞と判定されないが、本実施の形態においては少なくともこの検出幅が保証されるように始動入賞センサ等の各入賞センサがそれぞれ配置されている。
入賞があったときには、所定数の賞球を払い出す処理が実行される。そして、S410に示す段階へ進む。
入賞があったときには、所定数の賞球を払い出す処理が実行される。そして、S410に示す段階へ進む。
S410に示す段階においては、第１始動入賞口22への入賞があったか否かが判断される。ここで、入賞がなかったと判断された場合、及び、入賞はあったものの既に保留球数が４個に達している場合には、図１７のS480に示す段階へ進む。一方、保留球数が４個未満で、かつ、入賞があったと判断された場合には、保留球数を１加算した上で、S415に示す段階へ進む。
S415に示す段階においては、出力回路部40の第１ラッチトリガ信号出力部46より、第１ラッチトリガ信号が第１ラッチ信号出力回路60へ向けて出力される。そして、S420に示す段階へ進む。なお、S415に示す段階からS420に示す段階へ移行するために要する時間は、同期を取るために要する時間、すなわち乱数クロック発生回路51の１周期分程度の時間を要するため、確実な乱数の取得が担保できている。さらに、処理時間が担保できない場合には、その分のウェイト処理をこれらの段階の間に挿入すればよい。
S415に示す段階においては、出力回路部40の第１ラッチトリガ信号出力部46より、第１ラッチトリガ信号が第１ラッチ信号出力回路60へ向けて出力される。そして、S420に示す段階へ進む。なお、S415に示す段階からS420に示す段階へ移行するために要する時間は、同期を取るために要する時間、すなわち乱数クロック発生回路51の１周期分程度の時間を要するため、確実な乱数の取得が担保できている。さらに、処理時間が担保できない場合には、その分のウェイト処理をこれらの段階の間に挿入すればよい。
S420に示す段階においては、出力回路部40の第１読込信号出力部44より、１６ビットの乱数のうち上位８ビット分に対する第１読込信号が出力される。そして、その上位８ビット分の第１読込信号（図１４の反転RD2）が、第１カウント値記憶回路80の第１読込信号入力部83（IC10のG1）から入力される。そして、当該入賞に基づく第１ラッチ信号の入力によりクロックカウント回路70のIC3及びIC4からレジスタ部（IC6）に記憶されたカウント値が、バッファ部（IC10）の第１乱数出力部84（Y1からY8まで）から出力される。そして、S430に示す段階へ進む。
S430に示す段階においては、上記の段階で出力されたカウント値は、ＣＰＵデータバスを経由して、入力回路部35の上位乱数読込部38からメインコントロール部30へ入力される。そして、S440に示す段階へ進む。
S430に示す段階においては、上記の段階で出力されたカウント値は、ＣＰＵデータバスを経由して、入力回路部35の上位乱数読込部38からメインコントロール部30へ入力される。そして、S440に示す段階へ進む。
S440に示す段階においては、上記の段階で入力されたカウント値は、１６ビットの乱数のうちの上位８ビット分として、ＲＡＭ34に格納される。そして、S450に示す段階へ進む。
S450に示す段階においては、出力回路部40の第１読込信号出力部44より、１６ビットの乱数のうち下位８ビット分に対する第１読込信号が出力される。そして、その下位８ビット分の第１読込信号（図１４の反転RD1）が、第１カウント値記憶回路80の第１読込信号入力部83（IC9のG1）から入力される。そして、当該入賞に基づく第１ラッチ信号の入力によりクロックカウント回路70のIC1及びIC2からレジスタ部（IC5）に記憶されたカウント値が、バッファ部（IC9）の第１乱数出力部84（Y1からY8まで）から出力される。そして、S460に示す段階へ進む。
S450に示す段階においては、出力回路部40の第１読込信号出力部44より、１６ビットの乱数のうち下位８ビット分に対する第１読込信号が出力される。そして、その下位８ビット分の第１読込信号（図１４の反転RD1）が、第１カウント値記憶回路80の第１読込信号入力部83（IC9のG1）から入力される。そして、当該入賞に基づく第１ラッチ信号の入力によりクロックカウント回路70のIC1及びIC2からレジスタ部（IC5）に記憶されたカウント値が、バッファ部（IC9）の第１乱数出力部84（Y1からY8まで）から出力される。そして、S460に示す段階へ進む。
S460に示す段階においては、上記の段階で出力されたカウント値は、ＣＰＵデータバスを経由して、入力回路部35の下位乱数読込部39からメインコントロール部30へ入力される。そして、S470に示す段階へ進む。
S470に示す段階においては、上記の段階で入力されたカウント値は、１６ビットの乱数のうちの下位８ビット分として、ＲＡＭ34に格納される。そして、先のS440に示す段階で格納された上位８ビット分と合わせて、１６ビットの乱数として取り扱われることとなる。そして、S475に示す段階へ進む。
S475に示す段階においては、出力回路部40の第１ラッチトリガ信号出力部46からの第１ラッチトリガ信号の出力が終了する。なお、この段階は、S415に示す段階より後であれば、いつの時点で行うこととしてもよい。ただし、S415に示す段階とS420に示す段階との間で先述のウェイト処理を実行する場合には、それ以降に行うこととすればよい。そして、図１７のS480に示す段階へ進む。
S470に示す段階においては、上記の段階で入力されたカウント値は、１６ビットの乱数のうちの下位８ビット分として、ＲＡＭ34に格納される。そして、先のS440に示す段階で格納された上位８ビット分と合わせて、１６ビットの乱数として取り扱われることとなる。そして、S475に示す段階へ進む。
S475に示す段階においては、出力回路部40の第１ラッチトリガ信号出力部46からの第１ラッチトリガ信号の出力が終了する。なお、この段階は、S415に示す段階より後であれば、いつの時点で行うこととしてもよい。ただし、S415に示す段階とS420に示す段階との間で先述のウェイト処理を実行する場合には、それ以降に行うこととすればよい。そして、図１７のS480に示す段階へ進む。
図１７のS480に示す段階においては、第２始動入賞口24への入賞があったか否かが判断される。ここで、入賞がなかったと判断された場合、及び、入賞はあったものの既に保留球数が４個に達している場合には、S550に示す段階へ進む。一方、保留球数が４個未満で、かつ、入賞があったと判断された場合には、保留球数を１加算した上で、S485に示す段階へ進む。
S485に示す段階においては、出力回路部40の第２ラッチトリガ信号出力部47より、第２ラッチトリガ信号が第２ラッチ信号出力回路65へ向けて出力される。そして、S490に示す段階へ進む。なお、S485に示す段階からS490に示す段階へ移行するために要する時間は、同期を取るために要する時間、すなわち乱数クロック発生回路51の１周期分程度の時間を要するため、確実な乱数の取得が担保できている。さらに、処理時間が担保できない場合には、その分のウェイト処理をこれらの段階の間に挿入すればよい。
S485に示す段階においては、出力回路部40の第２ラッチトリガ信号出力部47より、第２ラッチトリガ信号が第２ラッチ信号出力回路65へ向けて出力される。そして、S490に示す段階へ進む。なお、S485に示す段階からS490に示す段階へ移行するために要する時間は、同期を取るために要する時間、すなわち乱数クロック発生回路51の１周期分程度の時間を要するため、確実な乱数の取得が担保できている。さらに、処理時間が担保できない場合には、その分のウェイト処理をこれらの段階の間に挿入すればよい。
S490に示す段階においては、出力回路部40の第２読込信号出力部45より、１６ビットの乱数のうち上位８ビット分に対する第２読込信号が出力される。そして、その上位８ビット分の第２読込信号（図１４の反転RD4）が、第２カウント値記憶回路85の第２読込信号入力部88（IC12のG1）から入力される。そして、当該入賞に基づく第２ラッチ信号の入力によりクロックカウント回路70のIC3及びIC4からレジスタ部（IC8）に記憶されたカウント値が、バッファ部（IC12）の第２乱数出力部89（Y1からY8まで）から出力される。そして、S500に示す段階へ進む。
S500に示す段階においては、上記の段階で出力されたカウント値は、ＣＰＵデータバスを経由して、入力回路部35の上位乱数読込部38からメインコントロール部30へ入力される。そして、S510に示す段階へ進む。
S500に示す段階においては、上記の段階で出力されたカウント値は、ＣＰＵデータバスを経由して、入力回路部35の上位乱数読込部38からメインコントロール部30へ入力される。そして、S510に示す段階へ進む。
S510に示す段階においては、上記の段階で入力されたカウント値は、１６ビットの乱数のうちの上位８ビット分として、ＲＡＭ34に格納される。そして、S520に示す段階へ進む。
S520に示す段階においては、出力回路部40の第２読込信号出力部45より、１６ビットの乱数のうち下位８ビット分に対する第２読込信号が出力される。そして、その下位８ビット分の第２読込信号（図１４の反転RD3）が、第２カウント値記憶回路85の第２読込信号入力部88（IC11のG1）から入力される。そして、当該入賞に基づく第２ラッチ信号の入力によりクロックカウント回路70のIC1及びIC2からレジスタ部（IC7）に記憶されたカウント値が、バッファ部（IC11）の第２乱数出力部89（Y1からY8まで）から出力される。そして、S530に示す段階へ進む。
S520に示す段階においては、出力回路部40の第２読込信号出力部45より、１６ビットの乱数のうち下位８ビット分に対する第２読込信号が出力される。そして、その下位８ビット分の第２読込信号（図１４の反転RD3）が、第２カウント値記憶回路85の第２読込信号入力部88（IC11のG1）から入力される。そして、当該入賞に基づく第２ラッチ信号の入力によりクロックカウント回路70のIC1及びIC2からレジスタ部（IC7）に記憶されたカウント値が、バッファ部（IC11）の第２乱数出力部89（Y1からY8まで）から出力される。そして、S530に示す段階へ進む。
S530に示す段階においては、上記の段階で出力されたカウント値は、ＣＰＵデータバスを経由して、入力回路部35の下位乱数読込部39からメインコントロール部30へ入力される。そして、S540に示す段階へ進む。
S540に示す段階においては、上記の段階で入力されたカウント値は、１６ビットの乱数のうちの下位８ビット分として、ＲＡＭ34に格納される。そして、先のS210に示す段階で格納された上位８ビット分と合わせて、１６ビットの乱数として取り扱われることとなる。そして、S545に示す段階へ進む。
S545に示す段階においては、出力回路部40の第２ラッチトリガ信号出力部47からの第１ラッチトリガ信号の出力が終了する。なお、この段階は、S485に示す段階より後であれば、いつの時点で行うこととしてもよい。ただし、S485に示す段階とS490に示す段階との間で先述のウェイト処理を実行する場合には、それ以降に行うこととすればよい。そして、S550に示す段階へ進む。
S540に示す段階においては、上記の段階で入力されたカウント値は、１６ビットの乱数のうちの下位８ビット分として、ＲＡＭ34に格納される。そして、先のS210に示す段階で格納された上位８ビット分と合わせて、１６ビットの乱数として取り扱われることとなる。そして、S545に示す段階へ進む。
S545に示す段階においては、出力回路部40の第２ラッチトリガ信号出力部47からの第１ラッチトリガ信号の出力が終了する。なお、この段階は、S485に示す段階より後であれば、いつの時点で行うこととしてもよい。ただし、S485に示す段階とS490に示す段階との間で先述のウェイト処理を実行する場合には、それ以降に行うこととすればよい。そして、S550に示す段階へ進む。
S550に示す段階においては、特別図柄の決定に用いるための各種のソフトウェア乱数が取得され、これらもＲＡＭ34に保存される。そして、図７に示すメインルーチンへ戻る。
図７に示すメインルーチンにおいては、次に、R2に示す図柄変動処理サブルーチンが、図１０に示すフローチャートに従って実行されるが、これは、前記第１の実施の形態と同様に行われる。
図７に示すメインルーチンにおいては、次に、R3に示す特別遊技処理サブルーチンが実行されるが、これも、前記第１の実施の形態と同様に行われる。
そして、メインルーチンにおいては、上述のR1からR3までのサブルーチンが繰り返されることで、遊技が継続されることとなっている。
図７に示すメインルーチンにおいては、次に、R2に示す図柄変動処理サブルーチンが、図１０に示すフローチャートに従って実行されるが、これは、前記第１の実施の形態と同様に行われる。
図７に示すメインルーチンにおいては、次に、R3に示す特別遊技処理サブルーチンが実行されるが、これも、前記第１の実施の形態と同様に行われる。
そして、メインルーチンにおいては、上述のR1からR3までのサブルーチンが繰り返されることで、遊技が継続されることとなっている。
10 弾球遊技機
15 遊技制御装置
20 遊技盤 21 図柄表示装置
22 第１始動入賞口 23 第１始動入賞センサ
24 第２始動入賞口 25 第２始動入賞センサ
26 大入賞口 27 ソレノイド
30 メインコントロール部
31 基準クロック発生回路
32 ＣＰＵ 33 ＲＯＭ
34 ＲＡＭ
35 入力回路部
36 第１センサ入力部 37 第２センサ入力部
38 上位乱数読込部 39 下位乱数読込部
40 出力回路部
42 サブ制御信号出力部
43 ソレノイド駆動信号出力部
44 第１読込信号出力部 45 第２読込信号出力部
46 第１ラッチトリガ信号出力部
47 第２ラッチトリガ信号出力部
50 乱数発生装置
51 乱数クロック発生回路
52 乱数クロック出力部
55 乱数クロック反転回路
58 反転クロック出力部
60 第１ラッチ信号出力回路
61 第１反転クロック入力部
62 第１始動信号入力部
63 第１ラッチ信号出力部
64 第１ラッチトリガ信号入力部
65 第２ラッチ信号出力回路
66 第２反転クロック入力部
67 第２始動信号入力部
68 第２ラッチ信号出力部
69 第２ラッチトリガ信号入力部
70 クロックカウント回路
71 乱数クロック入力部 72 カウント出力部
80 第１カウント値記憶回路
81 第１カウント入力部
82 第１ラッチ信号入力部
83 第１読込信号入力部 84 第１乱数出力部
85 第２カウント値記憶回路
86 第２カウント入力部
87 第２ラッチ信号入力部
88 第２読込信号入力部 89 第２乱数出力部
90 特別図柄保留ランプ 91 拡大装置
92 アタッカーユニット 93 入賞口
94 普通図柄表示装置 95 普通図柄保留ランプ
96 ゲート 97 アウト口
98 風車
100 制御部
15 遊技制御装置
20 遊技盤 21 図柄表示装置
22 第１始動入賞口 23 第１始動入賞センサ
24 第２始動入賞口 25 第２始動入賞センサ
26 大入賞口 27 ソレノイド
30 メインコントロール部
31 基準クロック発生回路
32 ＣＰＵ 33 ＲＯＭ
34 ＲＡＭ
35 入力回路部
36 第１センサ入力部 37 第２センサ入力部
38 上位乱数読込部 39 下位乱数読込部
40 出力回路部
42 サブ制御信号出力部
43 ソレノイド駆動信号出力部
44 第１読込信号出力部 45 第２読込信号出力部
46 第１ラッチトリガ信号出力部
47 第２ラッチトリガ信号出力部
50 乱数発生装置
51 乱数クロック発生回路
52 乱数クロック出力部
55 乱数クロック反転回路
58 反転クロック出力部
60 第１ラッチ信号出力回路
61 第１反転クロック入力部
62 第１始動信号入力部
63 第１ラッチ信号出力部
64 第１ラッチトリガ信号入力部
65 第２ラッチ信号出力回路
66 第２反転クロック入力部
67 第２始動信号入力部
68 第２ラッチ信号出力部
69 第２ラッチトリガ信号入力部
70 クロックカウント回路
71 乱数クロック入力部 72 カウント出力部
80 第１カウント値記憶回路
81 第１カウント入力部
82 第１ラッチ信号入力部
83 第１読込信号入力部 84 第１乱数出力部
85 第２カウント値記憶回路
86 第２カウント入力部
87 第２ラッチ信号入力部
88 第２読込信号入力部 89 第２乱数出力部
90 特別図柄保留ランプ 91 拡大装置
92 アタッカーユニット 93 入賞口
94 普通図柄表示装置 95 普通図柄保留ランプ
96 ゲート 97 アウト口
98 風車
100 制御部
Claims (8)
- 打球の入賞により始動入賞信号を発生させる始動入賞口と、
前記始動入賞信号が入力されるセンサ入力部と、
前記始動入賞信号の入力を判定する始動入賞信号判定手段と、
前記始動入賞信号の入力があったと判定された場合にラッチトリガ信号を出力するラッチトリガ信号出力部とを備えた弾球遊技機であって、
所定の周波数で乱数クロックを発生させる乱数クロック発生回路と、
前記乱数クロック発生回路からの乱数クロックを反転させた反転クロックを発生させる乱数クロック反転回路と、
前記乱数クロックの立ち上がりエッジの入力に基づいて当該クロック数をカウントするクロックカウント回路と、
前記ラッチトリガ信号を前記反転クロックの立ち上がりエッジの入力と同期させラッチ信号として出力するラッチ信号出力回路と、
前記ラッチ信号に基づいて、当該ラッチ信号出力の契機となった反転クロックの立ち上がりエッジ発生の直前に発生した乱数クロックの立ち上がりエッジの入力に基づいて前記クロックカウント回路によりカウントされたカウント値を記憶するカウント値記憶回路とを備え、
前記始動入賞信号判定手段により始動入賞口への入賞があったと判定されたことに基づいて前記カウント値記憶回路の記憶値を参照し、その記憶値に基づいて前記始動入賞口への入賞に係る当選判定を行うことを特徴とする弾球遊技機。 - 打球の入賞により始動入賞信号を発生させる始動入賞口と、
前記始動入賞信号が入力されるセンサ入力部と、
前記始動入賞信号の入力を判定する始動入賞信号判定手段と、
前記始動入賞信号の入力があったと判定された場合にラッチトリガ信号を出力するラッチトリガ信号出力部とを備えた弾球遊技機であって、
所定の周波数で乱数クロックを発生させる乱数クロック発生回路と、
前記乱数クロック発生回路からの乱数クロックを反転させた反転クロックを発生させる乱数クロック反転回路と、
前記乱数クロックの立ち下がりエッジの入力に基づいて当該クロック数をカウントするクロックカウント回路と、
前記ラッチトリガ信号を前記反転クロックの立ち下がりエッジの入力と同期させラッチ信号として出力するラッチ信号出力回路と、
前記ラッチ信号に基づいて、当該ラッチ信号出力の契機となった反転クロックの立ち下がりエッジ発生の直前に発生した乱数クロックの立ち下がりエッジの入力に基づいて前記クロックカウント回路によりカウントされたカウント値を記憶するカウント値記憶回路とを備え、
前記始動入賞信号判定手段により始動入賞口への入賞があったと判定されたことに基づいて前記カウント値記憶回路の記憶値を参照し、その記憶値に基づいて前記始動入賞口への入賞に係る当選判定を行うことを特徴とする弾球遊技機。 - 打球の入賞により始動入賞信号を発生させる始動入賞口と、
前記始動入賞信号が入力されるセンサ入力部と、
前記始動入賞信号の入力を判定する始動入賞信号判定手段と、
前記始動入賞信号の入力があったと判定された場合にラッチトリガ信号を出力するラッチトリガ信号出力部とを備えた弾球遊技機であって、
所定の周波数で乱数クロックを発生させる乱数クロック発生回路と、
前記乱数クロック発生回路からの乱数クロックを反転させた反転クロックを発生させる乱数クロック反転回路と、
前記反転クロックの立ち上がりエッジの入力に基づいて当該クロック数をカウントするクロックカウント回路と、
前記ラッチトリガ信号を前記乱数クロックの立ち上がりエッジの入力と同期させラッチ信号として出力するラッチ信号出力回路と、
前記ラッチ信号に基づいて、当該ラッチ信号出力の契機となった乱数クロックの立ち上がりエッジ発生の直前に発生した反転クロックの立ち上がりエッジの入力に基づいて前記クロックカウント回路によりカウントされたカウント値を記憶するカウント値記憶回路とを備え、
前記始動入賞信号判定手段により始動入賞口への入賞があったと判定されたことに基づいて前記カウント値記憶回路の記憶値を参照し、その記憶値に基づいて前記始動入賞口への入賞に係る当選判定を行うことを特徴とする弾球遊技機。 - 打球の入賞により始動入賞信号を発生させる始動入賞口と、
前記始動入賞信号が入力されるセンサ入力部と、
前記始動入賞信号の入力を判定する始動入賞信号判定手段と、
前記始動入賞信号の入力があったと判定された場合にラッチトリガ信号を出力するラッチトリガ信号出力部とを備えた弾球遊技機であって、
所定の周波数で乱数クロックを発生させる乱数クロック発生回路と、
前記乱数クロック発生回路からの乱数クロックを反転させた反転クロックを発生させる乱数クロック反転回路と、
前記反転クロックの立ち下がりエッジの入力に基づいて当該クロック数をカウントするクロックカウント回路と、
前記ラッチトリガ信号を前記乱数クロックの立ち下がりエッジの入力と同期させラッチ信号として出力するラッチ信号出力回路と、
前記ラッチ信号に基づいて、当該ラッチ信号出力の契機となった乱数クロックの立ち下がりエッジ発生の直前に発生した反転クロックの立ち下がりエッジの入力に基づいて前記クロックカウント回路によりカウントされたカウント値を記憶するカウント値記憶回路とを備え、
前記始動入賞信号判定手段により始動入賞口への入賞があったと判定されたことに基づいて前記カウント値記憶回路の記憶値を参照し、その記憶値に基づいて前記始動入賞口への入賞に係る当選判定を行うことを特徴とする弾球遊技機。 - 打球の入賞により第１始動入賞信号を発生させる第１始動入賞口と、
打球の入賞により第２始動入賞信号を発生させる第２始動入賞口と、
前記第１始動入賞信号が入力される第１センサ入力部と、
前記第２始動入賞信号が入力される第２センサ入力部と、
前記第１始動入賞信号及び第２始動入賞信号の入力を判定する始動入賞信号判定手段と、
前記第１始動入賞信号の入力があったと判定された場合に第１ラッチトリガ信号を出力する第１ラッチトリガ信号出力部と、
前記第２始動入賞信号の入力があったと判定された場合に第２ラッチトリガ信号を出力する第２ラッチトリガ信号出力部とを備えた弾球遊技機であって、
所定の周波数で乱数クロックを発生させる乱数クロック発生回路と、
前記乱数クロック発生回路からの乱数クロックを反転させた反転クロックを発生させる乱数クロック反転回路と、
前記乱数クロックの立ち上がりエッジの入力に基づいて当該クロック数をカウントするクロックカウント回路と、
前記第１ラッチトリガ信号を前記反転クロックの立ち上がりエッジの入力と同期させ第１ラッチ信号として出力する第１ラッチ信号出力回路と、
前記第２ラッチトリガ信号を前記反転クロックの立ち上がりエッジの入力と同期させ第２ラッチ信号として出力する第２ラッチ信号出力回路と、
前記第１ラッチ信号に基づいて、当該第１ラッチ信号出力の契機となった反転クロックの立ち上がりエッジ発生の直前に発生した乱数クロックの立ち上がりエッジの入力に基づいて前記クロックカウント回路によりカウントされたカウント値を記憶する第１カウント値記憶回路と、
前記第２ラッチ信号に基づいて、当該第２ラッチ信号出力の契機となった反転クロックの立ち上がりエッジ発生の直前に発生した乱数クロックの立ち上がりエッジの入力に基づいて前記クロックカウント回路によりカウントされたカウント値を記憶する第２カウント値記憶回路とを備え、
前記始動入賞信号判定手段により第１始動入賞口への入賞があったと判定されたことに基づいて前記第１カウント値記憶回路の記憶値を参照し、その記憶値に基づいて前記第１始動入賞口への入賞に係る当選判定を行い、
前記始動入賞信号判定手段により第２始動入賞口への入賞があったと判定されたことに基づいて前記第２カウント値記憶回路の記憶値を参照し、その記憶値に基づいて前記第２始動入賞口への入賞に係る当選判定を行うことを特徴とする弾球遊技機。 - 打球の入賞により第１始動入賞信号を発生させる第１始動入賞口と、
打球の入賞により第２始動入賞信号を発生させる第２始動入賞口と、
前記第１始動入賞信号が入力される第１センサ入力部と、
前記第２始動入賞信号が入力される第２センサ入力部と、
前記第１始動入賞信号及び第２始動入賞信号の入力を判定する始動入賞信号判定手段と、
前記第１始動入賞信号の入力があったと判定された場合に第１ラッチトリガ信号を出力する第１ラッチトリガ信号出力部と、
前記第２始動入賞信号の入力があったと判定された場合に第２ラッチトリガ信号を出力する第２ラッチトリガ信号出力部とを備えた弾球遊技機であって、
所定の周波数で乱数クロックを発生させる乱数クロック発生回路と、
前記乱数クロック発生回路からの乱数クロックを反転させた反転クロックを発生させる乱数クロック反転回路と、
前記乱数クロックの立ち下がりエッジの入力に基づいて当該クロック数をカウントするクロックカウント回路と、
前記第１ラッチトリガ信号を前記反転クロックの立ち下がりエッジの入力と同期させ第１ラッチ信号として出力する第１ラッチ信号出力回路と、
前記第２ラッチトリガ信号を前記反転クロックの立ち下がりエッジの入力と同期させ第２ラッチ信号として出力する第２ラッチ信号出力回路と、
前記第１ラッチ信号に基づいて、当該第１ラッチ信号出力の契機となった反転クロックの立ち下がりエッジ発生の直前に発生した乱数クロックの立ち下がりエッジの入力に基づいて前記クロックカウント回路によりカウントされたカウント値を記憶する第１カウント値記憶回路と、
前記第２ラッチ信号に基づいて、当該第２ラッチ信号出力の契機となった反転クロックの立ち下がりエッジ発生の直前に発生した乱数クロックの立ち下がりエッジの入力に基づいて前記クロックカウント回路によりカウントされたカウント値を記憶する第２カウント値記憶回路とを備え、
前記始動入賞信号判定手段により第１始動入賞口への入賞があったと判定されたことに基づいて前記第１カウント値記憶回路の記憶値を参照し、その記憶値に基づいて前記第１始動入賞口への入賞に係る当選判定を行い、
前記始動入賞信号判定手段により第２始動入賞口への入賞があったと判定されたことに基づいて前記第２カウント値記憶回路の記憶値を参照し、その記憶値に基づいて前記第２始動入賞口への入賞に係る当選判定を行うことを特徴とする弾球遊技機。 - 打球の入賞により第１始動入賞信号を発生させる第１始動入賞口と、
打球の入賞により第２始動入賞信号を発生させる第２始動入賞口と、
前記第１始動入賞信号が入力される第１センサ入力部と、
前記第２始動入賞信号が入力される第２センサ入力部と、
前記第１始動入賞信号及び第２始動入賞信号の入力を判定する始動入賞信号判定手段と、
前記第１始動入賞信号の入力があったと判定された場合に第１ラッチトリガ信号を出力する第１ラッチトリガ信号出力部と、
前記第２始動入賞信号の入力があったと判定された場合に第２ラッチトリガ信号を出力する第２ラッチトリガ信号出力部とを備えた弾球遊技機であって、
所定の周波数で乱数クロックを発生させる乱数クロック発生回路と、
前記乱数クロック発生回路からの乱数クロックを反転させた反転クロックを発生させる乱数クロック反転回路と、
前記反転クロックの立ち上がりエッジの入力に基づいて当該クロック数をカウントするクロックカウント回路と、
前記第１ラッチトリガ信号を前記乱数クロックの立ち上がりエッジの入力と同期させ第１ラッチ信号として出力する第１ラッチ信号出力回路と、
前記第２ラッチトリガ信号を前記乱数クロックの立ち上がりエッジの入力と同期させ第２ラッチ信号として出力する第２ラッチ信号出力回路と、
前記第１ラッチ信号に基づいて、当該第１ラッチ信号出力の契機となった乱数クロックの立ち上がりエッジ発生の直前に発生した反転クロックの立ち上がりエッジの入力に基づいて前記クロックカウント回路によりカウントされたカウント値を記憶する第１カウント値記憶回路と、
前記第２ラッチ信号に基づいて、当該第２ラッチ信号出力の契機となった乱数クロックの立ち上がりエッジ発生の直前に発生した反転クロックの立ち上がりエッジの入力に基づいて前記クロックカウント回路によりカウントされたカウント値を記憶する第２カウント値記憶回路とを備え、
前記始動入賞信号判定手段により第１始動入賞口への入賞があったと判定されたことに基づいて前記第１カウント値記憶回路の記憶値を参照し、その記憶値に基づいて前記第１始動入賞口への入賞に係る当選判定を行い、
前記始動入賞信号判定手段により第２始動入賞口への入賞があったと判定されたことに基づいて前記第２カウント値記憶回路の記憶値を参照し、その記憶値に基づいて前記第２始動入賞口への入賞に係る当選判定を行うことを特徴とする弾球遊技機。 - 打球の入賞により第１始動入賞信号を発生させる第１始動入賞口と、
打球の入賞により第２始動入賞信号を発生させる第２始動入賞口と、
前記第１始動入賞信号が入力される第１センサ入力部と、
前記第２始動入賞信号が入力される第２センサ入力部と、
前記第１始動入賞信号及び第２始動入賞信号の入力を判定する始動入賞信号判定手段と、
前記第１始動入賞信号の入力があったと判定された場合に第１ラッチトリガ信号を出力する第１ラッチトリガ信号出力部と、
前記第２始動入賞信号の入力があったと判定された場合に第２ラッチトリガ信号を出力する第２ラッチトリガ信号出力部とを備えた弾球遊技機であって、
所定の周波数で乱数クロックを発生させる乱数クロック発生回路と、
前記乱数クロック発生回路からの乱数クロックを反転させた反転クロックを発生させる乱数クロック反転回路と、
前記反転クロックの立ち下がりエッジの入力に基づいて当該クロック数をカウントするクロックカウント回路と、
前記第１ラッチトリガ信号を前記乱数クロックの立ち下がりエッジの入力と同期させ第１ラッチ信号として出力する第１ラッチ信号出力回路と、
前記第２ラッチトリガ信号を前記乱数クロックの立ち下がりエッジの入力と同期させ第２ラッチ信号として出力する第２ラッチ信号出力回路と、
前記第１ラッチ信号に基づいて、当該第１ラッチ信号出力の契機となった乱数クロックの立ち下がりエッジ発生の直前に発生した反転クロックの立ち下がりエッジの入力に基づいて前記クロックカウント回路によりカウントされたカウント値を記憶する第１カウント値記憶回路と、
前記第２ラッチ信号に基づいて、当該第２ラッチ信号出力の契機となった乱数クロックの立ち下がりエッジ発生の直前に発生した反転クロックの立ち下がりエッジの入力に基づいて前記クロックカウント回路によりカウントされたカウント値を記憶する第２カウント値記憶回路とを備え、
前記始動入賞信号判定手段により第１始動入賞口への入賞があったと判定されたことに基づいて前記第１カウント値記憶回路の記憶値を参照し、その記憶値に基づいて前記第１始動入賞口への入賞に係る当選判定を行い、
前記始動入賞信号判定手段により第２始動入賞口への入賞があったと判定されたことに基づいて前記第２カウント値記憶回路の記憶値を参照し、その記憶値に基づいて前記第２始動入賞口への入賞に係る当選判定を行うことを特徴とする弾球遊技機。
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