JPH07124296A

JPH07124296A - 遊技機の乱数生成構造

Info

Publication number: JPH07124296A
Application number: JP5271123A
Authority: JP
Inventors: Norio Ishida; 典夫石田; Akira Yoshizawa; 章吉沢
Original assignee: Sammy Industries Co Ltd
Current assignee: Sammy Industries Co Ltd
Priority date: 1993-10-29
Filing date: 1993-10-29
Publication date: 1995-05-16
Anticipated expiration: 2013-05-13
Also published as: JP2750808B2

Abstract

(57)【要約】【目的】ソフト上の負担を余りかけないで乱数を生成
することができるとともに、従来に比べ更新頻度を極め
て高くすることで乱数の生成に周期性が生じることを防
止できる乱数生成構造を提供する。【構成】一定周波数のパルスを連続して発生させるパ
ルス発生器５１と、カウンタ５２〜５５と、レジスタ５
６，５７とから構成される。カウンタ５２〜５５は、パ
ルス発生器５１からのパルスを順次入力して所定条件下
で繰り返し分周するとともに、既に入力したパルスの数
が所定数に達した時の分周後の状態をそのつど初期化す
ることによって、時々刻々と入力されるパルスを、一定
範囲内で漸増を繰り返す数値を示すパルス列にリアルタ
イムで変換し、リアルタイムで出力する。レジスタ５
６，５７は、カウンタ５２〜５５からのパルス列をタイ
ミング信号発生手段６０からのタイミング信号に基づい
てサンプリングした後、乱数として出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、遊技機の乱数生成構
造に関し、特に、ソフト上の負担を軽くするためにハー
ドにより乱数を生成させるようにしたものである。

【０００２】

【従来の技術】従来、この種の遊技機の乱数生成構造と
しては、その遊技機内に設けられたクロック発生部及び
分周部で生成されたクロックパルスに従って、ＲＡＭ上
の所定メモリに一定時間ごとに割込み処理をかけ、当該
メモリ内に以前に登録された乱数値に対して、１０進数
で素数となる数を一定時間ごとに加算することで当該乱
数値を繰り返し更新させ、この繰り返し更新する乱数
を、例えばスタートスイッチにより発生させたタイミン
グ信号に基づいてサンプリングすることで、そのゲーム
の乱数値を決定するようにしたものが知られている（例
えば特許公報３−７２３１３号の実施例に記載）。

【０００３】

【発明が解決しようとする課題】しかし、上記した従来
の乱数生成構造では、乱数の生成処理がＲＡＭ上の所定
メモリにおける割り込み処理に従って、即ち遊技機のプ
ログラム制御の一部に取り込まれて処理されるために、
当該乱数の生成処理は、プログラム制御に使用されるメ
モリスペース及び処理時間の一部を裂いて行われてい
た。特に、最近の遊技趣向を高めた遊技機においては遊
技自体のプログラムが肥大化し、限られたメモリスペー
ス及びＣＰＵの処理速度の下では、相対的にいって、こ
のように常時更新を繰り返す処理はソフト上の負担とな
っていた。

【０００４】また、上記した従来の乱数生成構造におい
ては、プログラム制御の割込み処理時間で規制されて乱
数の更新頻度を高くすることができず、そのため乱数の
生成に周期性を生じることがあった。具体的に、例えば
１４ビットのレジスタ（１０進数で０〜１６３８３表示
可）において、１０進数の素数７６９を８ｍｓｅｃごと
に加算して乱数を更新させた場合、この２１３回目の更
新、即ち１．７０４ｓｅｃごとに、前の値に対して１０
進数で４３違いの乱数が生成される計算が成り立つ。従
って、同じ様な乱数が一定周期で波のように繰り返され
ることとなり、この意味で周期性を生じてしまう。この
他、レジスタのビットや素数の取り方によっては原理的
にさらに近い乱数が生じ、より周期性の強い乱数が繰り
返し生成されることも考えられる。

【０００５】そこで、請求項１記載の発明は、上記した
従来の技術の有する問題点に鑑みてなされたものであ
り、その目的とするところは、ソフト上の負担を余りか
けないで乱数を生成することができるとともに、従来に
比べ更新頻度を極めて高くすることで乱数の生成に周期
性が生じることを防止できる乱数生成構造を提供しよう
とするものである。

【０００６】

【課題を解決するための手段】本発明は、上記した目的
を達成するためのものであり、以下にその内容を図面に
示した実施例を用いて説明する。請求項１記載の発明
は、一定周波数のパルスを連続して発生させるパルス発
生器(51)と、このパルス発生器(51)により発生されるパ
ルスを順次入力し、この順次入力されるパルスを所定条
件下で繰り返し分周するとともに、既に入力したパルス
の数が所定数に達した時の分周後の状態をそのつど初期
化することによって、時々刻々と入力されるパルスを、
一定範囲内で漸増を繰り返す数値を示すパルス列にリア
ルタイムで変換し、リアルタイムで出力するカウンタ(5
2〜55)と、このカウンタ(52〜55)からのパルス列をタイ
ミング信号発生手段(60)からのタイミング信号に基づい
てサンプリングした後、乱数として出力するレジスタ(5
6,57)とからなることを特徴とする。

【０００７】

【作用】従って、請求項１記載の発明によれば、乱数
の生成処理を遊技機のプログラム制御の一部ではなく、
これとは別に設けた上記パルス発生器(51)、カウンタ(5
2〜55)、及びレジスタ(56,57)等のハードにより行わせ
ることができる。従って、プログラム制御用のクロック
パルスを発生させるクロック発生部とは別に設けたパル
ス発生器(51)からのパルスを基に、乱数の生成が可能で
ある。

【０００８】

【実施例】図１,２は、本発明の一実施例を示すもので
あり、図１は乱数生成構造の結線図、図２は乱数生成構
造を備えたスロットマシンの正面図をそれぞれ示す。な
お、本実施例では遊技機のうち、特にスロットマシンに
ついて説明するが、遊技機はスロットマシンに限らず、
他の遊技機、例えばパチスロ機等であってもよい。

【０００９】図２中、10は、スロットマシンを示すもの
であり、このスロットマシン10は、その前面パネルの中
央上方寄りにゲーム表示部20をやや奥まった状態で設
け、そのゲーム表示部20の下側には左右に長い操作部30
を設けている。上記ゲーム表示部20の中央には、図２に
示すように、上下に長い方形状の表示窓21…が横に３つ
等間隔に設けられている。

【００１０】上記表示窓21…の各々は、図示しないが、
スロットマシン10の内部に設けられたリールユニット内
の複数個、例えばここでは３個の回転リールの外周にそ
れぞれ描かれた種々の絵柄のうち、各回転リール毎に３
つまでを正面から視認することができるものである。前
記操作部30には、図２に示すように、前記３個の回転リ
ールに各々対応し、それぞれを独立に停止させるための
ストップスイッチ31…を横並びに３つ配置させている。
また、ストップスイッチ31…の向かって左側には、回転
リールを始動させてゲームをスタートさせるために、ス
タート信号を発生させるレバー状のスタートスイッチ32
を配置させている。

【００１１】また、前記操作部30の図２において向かっ
て右上方には、メダルを１枚づつ手で投入するためのメ
ダル投入口22が配置されている。スロットマシン10の内
部に設けられた制御基板（記号なし）には、図１に示す
ように、制御全体をコントロールするＣＰＵ41を中心と
し、ＲＯＭ42、ＲＡＭ43、クロック発生部44、分周部4
5、入力側Ｉ／Ｏ46、及び出力側Ｉ／Ｏ47を備えるメイ
ンコントロール部40が設けられている。このメインコン
トロール部40は、クロック発生部44から発生するパルス
を基に分周部45で生成される所定周波数のクロックパル
スを時間的な基準とし、ＣＰＵ41の制御に従って種々の
処理、例えばリールの回転・停止制御、賞態様決定処
理、あるいは入賞処理等を行うものである。

【００１２】上記メインコントロール部40の入力側Ｉ／
Ｏ46には、図１に示すように、タイミング信号を発生さ
せるタイミング信号発生手段60と、このタイミング信号
発生手段60からのタイミング信号に基づいて乱数を生成
する乱数生成部50とが接続されている。上記タイミング
信号発生手段60として、本実施例においては前記スター
トスイッチ32を用い、リールを回転させてゲームを開始
するためのスタート信号をタイミング信号をしても用い
ることとしている。

【００１３】前記乱数生成部50は、前記メインコントロ
ール部40と同じか、あるいは別な基板上に設けられた電
子回路から構成されている。具体的に乱数生成部50は、
図１に示すように、一定周波数のパルスを連続して発生
させるパルス発生器51と、このパルス発生器51により発
生されるパルスを順次入力し、この順次入力されるパル
スを所定条件下で繰り返し分周するとともに、既に入力
したパルスの数が所定数に達した時の分周後の状態をそ
のつど初期化することによって、時々刻々と入力される
パルスを、一定範囲内で漸増を繰り返す数値を示すパル
ス列にリアルタイムで変換し、リアルタイムで出力する
４個のカウンタ52〜55と、このカウンタ52〜55からのパ
ルス列を前記スタートスイッチ32からのスタート信号に
基づいてサンプリングした後、乱数として出力する２個
のレジスタ56,57とからなる。

【００１４】以下、上記パルス発生器51、４個のカウン
タ52〜55、２個のレジスタ56,57、及びこれらの接続に
ついて具体的に説明する。上記パルス発生器51として
は、水晶又はセラミック発振子を利用した汎用パルス発
生ＩＣを使用している。この汎用パルス発生ＩＣは、２
４ＭＨｚの一定周波数でパルスを連続して出力するもの
である。そして、このパルス発生器51の出力を、図１に
示すように、前記４個のカウンタ52〜55のクロック端子
（以下「ＣＬＫ」という）に各々接続させ、パルス発生
器51により連続して発生するパルスを各カウンタ52〜55
のクロック信号として用いている。

【００１５】前記４個のカウンタ52〜55としては、２進
４ビット、即ち１６進数の出力が可能な汎用ディジタル
ＩＣを各々使用し、これを４段接続させている。従って
全体として２進１６ビットの出力を得ることもできる
が、本実施例では、図１に示すように、４段目のカウン
タ（以下「第四カウンタ」という）の上位２ビットは使
用せず、全体で２進１４ビットの出力としている。

【００１６】具体的な接続について説明すると、図１に
示すように、１段目のカウンタ52（以下「第一カウン
タ」という）のリップル・キャリア・アウトプット端子
（以下「ＲＣＯ」という）を２段目のカウンタ53（以下
「第二カウンタ」という）のインーブルＴ端子（以下
「ＥＮＴ」という）に接続させている。同様に、第二カ
ウンタ53のＲＣＯを３段目のカウンタ54（以下「第三カ
ウンタ」という）のＥＮＴに、第三カウンタ54のＲＣＯ
を第四カウンタ55のＥＮＴに各々接続させている。な
お、第四カウンタ55のＲＣＯは何処にも接続されていな
い。

【００１７】第一〜第四カウンタ52〜55のロード端子
（以下「ＬＯＡＤ」という）及び第一カウンタ52のＥＮ
Ｔは、図１に示すように、図示しない電源に接続される
ことで正の電圧（ＶＣＣ）が印可され、通常はＨｉｇｈ
側の電位（以下「Ｈ」という）に保持されている。これ
と、第一〜第四カウンタ52〜55のプリセット端子Ａ〜Ｄ
の各々をグランドに落とすことで、各カウンタ52〜55の
プリセット機能は使用しないこととして、各カウンタ52
〜55は入力の１パルス目から計数するＵｐカウンタとし
て機能させている。

【００１８】また、第一〜第四カウンタ52〜55のイネー
ブルＰ端子（以下「ＥＮＰ」という）には、図示しない
が、正の電圧（ＶＣＣ）がインバータを介して印可さ
れ、このため各ＥＮＰは通常Ｌｏｗ側の電位（以下
「Ｌ」という）に保持されている。前記２個のレジスタ
56,57としては、２進８ビット、即ち２５６進数の出力
が可能な汎用ディジタルＩＣが各々使用されている。そ
して、図１に示すように、前記第一〜第四カウンタ52〜
55の出力に対し、その下位ビット側に第一レジスタ56
が、上位ビット側に第二レジスタ57が割り当てられてい
る。即ち、第一レジスタ56の入力端子Ｄ１〜Ｄ８は、前
記第一カウンタ52の出力端子ＱＡ〜ＱＤ及び第二カウン
タ53の出力端子ＱＡ〜ＱＤに各々順番に接続されてい
る。また、第二レジスタ57の入力端子Ｄ１〜Ｄ６は、前
記第三カウンタ54の出力端子ＱＡ〜ＱＤ及び第四カウン
タ55の出力端子ＱＡ〜ＱＢに各々順番に接続されてい
る。なお、第二レジスタ57の上位２ビットは使用されて
おらず、入力端子Ｄ７及びＤ８は接地処理されている。
従って、レジスタ56,57全体では、前記第一〜第四カウ
ンタ52〜55と同様に２進１４ビットの出力とし、この出
力を前記入力側Ｉ／Ｏ46に接続させている。

【００１９】また、図１に示すように、前記スタートス
イッチ32を第一及び第二レジスタ56,57のＣＬＫに接続
させ、前記スタートスイッチ32からのスタート信号を各
レジスタ56,57のクロック信号として用いることとして
いる。以下、この様に接続されたカウンタ52〜55及びレ
ジスタ56,57の動作について説明する。

【００２０】前記第一〜第四カウンタ52〜55の各々は、
図示しないが、その内部に４個のフリップフロップを直
列に接続し構成されている。このフリップフロップの各
々は、２パルスを入力するごとに１パルスを出力、即ち
１／２分周の動作を行う。従って、これらを直列に接続
させた各フリップフロップからは、１／２，‥‥１／２
⁴分周された出力が各々得られる。別の言い方をする
と、初段のフリップフロップに入力されるパルス数が
２，２²，２³，２⁴と増える度に、それぞれ１段目，２
段目，３段目，４段目のフリップフロップから１パルス
が生成される。そして、この各段のフリップフロップの
出力を、初段から順にカウンタ52〜55出力ＱＡ〜ＱＤと
して出力させれば、カウンタ52〜55全体としては、入力
パルス数に応じた２進４ビットの出力が得られることと
なる。

【００２１】前記第一〜第四カウンタ52〜55のＥＮＴ及
びＥＮＰは、その何れかが「Ｈ］のときのみＣＬＫの入
力を受け付ける。従って、上記パルス発生器51から第一
〜第四カウンタ52〜55のＣＬＫに各々入力されるパルス
は、最初は第一カウンタ52においてのみ受け付けられ
る。そして、順次入力されたパルスの数が（２⁴−１）
個に達した、即ち第一カウンタ52に「１１１１」が立っ
たときに、この第一カウンタ52のＲＯＣが「Ｌ］から
「Ｈ］に切り替わり、第二カウンタ53のＥＮＴが「Ｈ］
となる。このため、次に入力されるパルスは、第二カウ
ンタ53でもカウントされ第二カウンタ53を「０００１」
とするとともに、第一カウンタ52を「００００」に戻
す。第一カウンタ52が「００００」に戻されると、再び
第一カウンタ52のＲＣＯが「Ｌ］に戻り、次に入力され
るパルスは、最初のように第一カウンタ52でのみ受け付
けられる。この様にして、前段のカウンタに「１１１
１」が立ったとき、次に入力されるパルスは、そのカウ
ンタのみならず後段のカウンタにも入力される。第二カ
ウンタ53と第三カウンタ54、第三カウンタ54と第四カウ
ンタ55でも同様で、この結果、全体として入力パルス数
が（２¹⁶−１）個に達するまでは順次カウントＵｐされ
る。

【００２２】既に入力されたパルス数が（２¹⁶−１）個
に達した後、次のパルスが入力されると全てのカウンタ
52〜55が初期状態に戻される。即ち、第一〜第四カウン
タ52〜55全てに「１１１１」が立った状態では全てのＲ
ＣＯが「Ｈ］となっているので、次のパルスは全てのカ
ウンタ52〜55に同時に入力される。すると、全てのカウ
ンタ52〜55は前段のカウンタにより桁上げされることな
く「００００」に強制的に戻される。そして、その後に
続いて入力されるパルスは初期状態から再びカウントＵ
ｐされることとなる。

【００２３】この様に個々のカウンタ52〜55が前段に連
係して動作するので、全体を一つのカウンタとして見た
場合、その全ビット内では一定範囲内で漸増する数値が
繰り返し更新されることとなる。しかして、この漸増を
繰り返するビット内容は、各カウンタ52〜55からパルス
列としてリアルタイムで出力される。前記第一及び第二
レジスタ56,57の各々は、その内部に８個のフリップフ
ロップを並列に接続し構成されており、この場合には各
フリップフロップはラッチ動作を行う。具体的には、遊
技者が前記スタートスイッチ32を操作させ、発生したス
タート信号が各レジスタ56,57のＣＬＫに入力される
と、この入力タイミングで前記カウンタ52〜55からのパ
ルス列が瞬時にレジスタ56,57内に取り込まれる。即
ち、時々刻々と変化するパルス列から、ある固定された
数値を示すパルス列がサンプリングされ、このことによ
り乱数が生成される。また、上記したように各レジスタ
56,57のＯＣは接地処理されているので、各レジスタ56,
57は、取り込んだパルス列をそのまま出力端子Ｑ１〜Ｑ
８から外部に送り出す。

【００２４】以上のようにして、遊技者がした人為的な
操作によりレジスタ56,57全体としては２進１４ビット
の乱数が生成され、この乱数は前記入力側Ｉ／Ｏ46を介
して前記メインコントロール部40内に送られ前記ＣＰＵ
41の制御に従って賞態様決定に用いられる。即ち、上記
スタート信号に基づいてＣＰＵ41の制御によりリールが
回転し始めるが、それが停止したとき入賞するか否かは
前記ストップスイッチ31…の操作でなく上記乱数の値に
基づいて決定される。具体的には、この乱数は前記ＲＡ
Ｍ43上に予め登録された入賞確率テーブルと照合され、
入賞確率テーブルの中から１つの賞態様が抽出され、当
該遊技の賞態様として決定される。

【００２５】なお、本発明は、上述したような賞態様の
決定に用いられる乱数の生成に限られるものでなく、特
定のタイミング信号に基づいて発生する乱数を用いるも
のなら、複数のものからランダムに抽出し、あるいは挿
入したり、又はシャフルしたりする等の種々な処理に用
いることができるものである。また、前記タイミング信
号発生手段60は、スタートスイッチ32に限られるもので
なく、人為的な操作によりタイミング信号を発生させる
ものであれば、前記メダル投入口の内部に設けられたメ
ダル投入を検知するセンサ（記号なし）、図示していな
いがメダル貯留機構からメダルを投入するためのメダル
投入ボタン、あるいは前記ストップスイッチ31…等であ
ってもよい。

【００２６】これに加え、スタート信号等のタイミング
信号は、前記メインコントロール部40を経由してレジス
タ56,57に接続させ、ＣＰＵ41の制御に従って送り出さ
れる複数のタイミング信号に基づいて、複数の乱数をＣ
ＰＵ41の制御に従って生成させるようにしてもよい。

【００２７】

【発明の効果】本発明は、以上のように構成されている
ので、以下に記載されるような効果を奏する。請求項１
記載の発明によれば、ソフト上の負担を余りかけないで
乱数の生成処理を行わせることができる。

【００２８】また、プログラムの割り込み処理時間に規
制されることなく、当該パルス発生器(51)のパルス発生
周波数に応じた頻度でカウンタの出力を更新させること
ができる。従って、このカウンタの出力であるパルス列
の更新頻度を極めて高くすることができ、これにより生
成された乱数に周期性が生じることを防止できる。

【００２９】即ち、カウンタから出力されるパルス列は
パルス発生器の周波数をｆ〔Ｈｚ〕とすると１／ｆ
〔秒〕ごとに更新されるので、この周波数を高くして人
為的に見極めることが不可能な程短い時間ごとにカウン
タの出力を更新させれば、遊技者がいくらタイミングを
図ってタイミング信号発生手段を操作させても同じ様な
乱数を生成させることが極めて難くなる。例えば本実施
例の場合、カウンタの出力は４２〔ナノ秒〕ごとに更新
し、同じ数値が約０．７〔ミリ秒〕周期で繰り返される
ため、この周期に人為的な操作のタイミングを合わせる
ことは殆ど不可能といえる。

【図面の簡単な説明】

【図１】図１は乱数生成構造の結線図である。

【図２】図２はスロットマシンの正面図である。

【符号の説明】

10 スロットマシン 20 表示部 21 表示窓 22 メダル投入口 30 操作部 31 ストップスイッチ 32 スタートスイッチ 40 メインコントロー
ル部 41 ＣＰＵ 42 ＲＯＭ 43 ＲＡＭ 44 クロック発生部 45 分周部 46 入力側Ｉ／Ｏ 47 出力側Ｉ／Ｏ 50 乱数生成部 51 パルス発生器 52 第一カウンタ 53 第二カウンタ 54 第三カウンタ 55 第四カウンタ 56 第一レジスタ 57 第二レジスタ 60 タイミング信号発
生手段

Claims

【特許請求の範囲】

【請求項１】タイミング信号を発生させるタイミング
信号発生手段と、このタイミング信号発生手段からのタ
イミング信号に基づいて乱数を生成する遊技機の乱数生
成構造において、一定周波数のパルスを連続して発生させるパルス発生器
と、このパルス発生器により発生されるパルスを順次入
力し、この順次入力されるパルスを所定条件下で繰り返
し分周するとともに、既に入力したパルスの数が所定数
に達した時の分周後の状態をそのつど初期化することに
よって、時々刻々と入力されるパルスを、一定範囲内で
漸増を繰り返す数値を示すパルス列にリアルタイムで変
換し、リアルタイムで出力するカウンタと、このカウン
タからのパルス列を前記タイミング信号発生手段からの
タイミング信号に基づいてサンプリングした後、乱数と
して出力するレジスタとからなることを特徴とする遊技
機の乱数生成構造。