JP2001184260A - アドレス生成器 - Google Patents

Abstract

(57)【要約】 【課題】 アドレス生成器のハード量を増加させずに、
順次出力するアドレスパターンのバリエーションを増加
させる。 【解決手段】 メモリ１１は、更新用の１つのアドレス
を格納するようになっており、３つの加算値レジスタ１
２〜１４には異なる加算値を設定しておく。加算値変更
手段２０は、マスタカウンタ１７が出力するカウント値
のうちの指定するビットが予め設定したビットパターン
に一致するか否かを検出し、選択信号Ｓ２５，Ｓ２６を
出力する。選択器１５が、選択信号Ｓ２５，Ｓ２６に基
づいて加算値レジスタ１２〜１４の加算値を選択し、加
算器１６が、メモリ１１に格納されているアドレスを読
出して該加算値を加えて新たなアドレスを生成する。よ
って、加算値レジスタ１２〜１４或いは加算値変更手段
２０の設定により、アドレスパターンのバリエーション
が増加する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、種々の行列演算を
行う計算機に対し、その演算に必要な行列要素を指定す
るアドレスを、必要な順序で生成するアドレス生成器に
関するものである。

【０００２】

【従来の技術】図２は、従来のアドレス生成器の一例を
示す構成図である。電子計算機で行列演算を行う場合、
各行列要素を図示しない記憶装置から取り出すために、
行列要素が格納されたアドレスを必要順に指定する必要
がある。そのため、従来のアドレス生成器には、マスタ
カウンタ１に並列に接続された複数のアドレス変換器２
ａ，２ｂ，…が設けられている。複数のアドレス変換器
２ａ，２ｂ，…の出力側には、出力選択器３が接続され
ている。出力選択器３は、モード選択信号Ｓｍに基づき
複数のアドレス変換器２ａ，２ｂ，…の出力値を選択す
るものである。

【０００３】一般的に、行列演算を行う際の処理の時間
的流れは、マスタカウンタ１のカウント値Ｓ１に対応し
ているので、その行列演算の過程で必要な行列要素は、
カウント値Ｓ１に対応して指定する必要がある。各アド
レス変換器２ａ，２ｂ，…は、行列演算の演算種類にご
とに設けられたものであり、該演算種類ごとのテーブル
等をそれぞれ持っている。そして、入力されたカウント
値Ｓ１によって一意に定まるアドレスを出力するように
なっている。

【０００４】今、８行１列の行列要素［Ａ］，［Ｂ］，
［Ｃ］，［Ｄ］，［Ｅ］，［Ｆ］，［Ｇ］，［Ｈ］が、
記憶装置のアドレス「２」，「３」，「４」，「５」，
「６」，「７」，「８」，「９」にそれぞれ格納されて
おり、各時刻ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６，ｔ
７，ｔ８に、行列要素が［Ａ］，［Ｅ］，［Ｂ］，
［Ｆ］，［Ｃ］，［Ｇ］，［Ｄ］，［Ｈ］の順に必要と
なる演算を行う場合を考える。

【０００５】例えば、アドレス変換器２ａは、与えられ
たカウント値Ｓ１が「１」のときにアドレスの「２」
を、カウント値Ｓ１が「２」のときにアドレスの「６」
を、カウント値Ｓ１が「３」のときにアドレスの「３」
を、カウント値Ｓ１が「４」のときにアドレスの「７」
を、カウント値Ｓ１が「５」のときにアドレスの「４」
を、カウント値Ｓ１が「６」のときにアドレスの「８」
を、カウント値Ｓ１が「７」のときにアドレスの「５」
を、カウント値Ｓ１が「８」のときにアドレスの「９」
を、それぞれ出力するような例えばテーブルが設定され
ている。他のアドレス変換器２ｂ，…には、別のアドレ
スのパターンを出力するようなテーブルが設定されてい
る。

【０００６】マスタカウンタ１が、時刻ｔ１〜ｔ８を指
定するカウント値Ｓ１の「１」〜「８」を順次出力する
と、アドレス変換器２ａは、アドレス「２」，「６」，
「３」，「７」，「４」，「８」，「５」，「９」を順
に出力する。他のアドレス変換器２ｂ，…は、他の順で
アドレスを出力する。出力選択器３は、モード選択信号
Ｓｍに基づき、アドレス変換器２ａの出力するアドレス
を選択し、アドレス「２」，「６」，「３」，「７」，
「４」，「８」，「５」，「９」を計算機に与える。よ
って、計算機が行列要素［Ａ］，［Ｅ］，［Ｂ］，
［Ｆ］，［Ｃ］，［Ｇ］，［Ｄ］，［Ｈ］を順に取り出
すことができる。

【０００７】

【発明が解決しようとする課題】しかしながら、図２の
従来のアドレス生成器には、次のような課題があった。
行列演算の種類が少ない場合にはよいが、計算機で行う
行列演算の種類が増加すると、各演算種類ごとに計算機
に与えるアドレスの列、つまり、アドレスパターンが増
加する。特に、画像処理を行う計算機等では、ブロック
ごとの各種フィルタ処理や２値化処理或いは画像圧縮等
の処理を行うので必要なアドレスパターン数が増加す
る。そのため、アドレス変換器２ａ，２ｂ，…の数が増
加し、ハードウエア量が大きくなるという課題があっ
た。

【０００８】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、記憶装置に格納され
た行列要素を読出して行列演算を行う計算機に対し、該
演算の種類に応じた順序で該各行列要素を指定するアド
レスを逐次生成するアドレス生成器において、次のよう
な構成にしている。即ち、前記アドレスの一つを格納し
て出力するメモリと、正或は負の互いに異なる加算値を
それぞれ格納する複数の加算値レジスタと、与えられた
選択信号に基づき複数の加算値レジスタに格納された加
算値を選択して出力する選択器と、前記選択器が出力す
る加算値と前記メモリから読出した前記アドレスとを加
算して新たなアドレスを生成し、該新たなアドレスを該
メモリに格納する加算器と、逐次インクリメントしたカ
ウント値を複数ビット幅で出力するカウンタと、前記カ
ウント値のうちの指定するビットが予め設定したビット
パターンに一致することをイベントとし、該イベントに
対応する前記選択信号を生成する加算値変更手段とを備
えている。

【０００９】このような構成を採用したことにより、メ
モリがアドレスの１つを格納し、複数の加算値レジスタ
には、それぞれ加算値が格納されている。カウンタがカ
ウント値を逐次インクリメントして出力する。加算値変
更手段は、カウンタのカウント値における指定するビッ
トが予め設定したビットパターンに一致することをイベ
ントとして検出する。この検出結果に基づき、加算値を
選択する選択信号が生成される。選択信号が与えられた
選択器が、加算値のいずれかを選択し、加算器に与え
る。加算器は、メモリに格納されているアドレスに、与
えられた加算値を加算して新たなアドレスを生成し、メ
モリに再び格納する。このように、加算値レジスタ格納
する加算値や、加算値変更手段の活用するビットパター
ンの設定を変化させることにより、種々のアドレスパタ
ーンの出力が可能になる。

【００１０】第２の発明では、第１の発明におけるカウ
ンタが出力するカウント値を他の数列パターンに変更
し、この数列パターンを前記加算値変更手段に与えるカ
ウント値変更手段を設けている。このような構成を採用
したことにより、カウンタが出力するカウント値がカウ
ント値変更手段により、変換されて加算値変更手段に与
えられる。

【００１１】

【発明の実施の形態】図１は、本発明の実施形態を示す
アドレス生成器の構成図である。このアドレス生成器
は、画像処理等を行う電子計算機に対し、行列演算に必
要な順で、行列要素の格納位置を示すアドレスを順次生
成して与えるものであり、例えば１０ビットのフリップ
フロップで構成されたメモリ１１と、互いに異なる加算
値を格納する３つの加算値レジスタ１２，１３，１４
と、選択器１５と、２入力の加算器１６と、マスタカウ
ンタ１７と、加算値変更手段２０とを、備えている。

【００１２】選択器１５は、各加算値レジスタ１２，１
３，１４から与えられた加算値を選択するものであり、
該選択器１５の３つの入力ポートＰｃ，Ｐｄ，Ｐｅに、
各加算値レジスタ１２，１３，１４の出力ポートがそれ
ぞれ接続されている。加算器１６は、選択器１５から与
えられた加算値とメモリ１１から読出されたアドレスと
を加算するものであり、選択器１５の出力ポートがこの
加算器１６の一方の入力ポートに接続されている。加算
器１６の出力ポートがメモリ１１の入力ポートに接続さ
れ、該メモリ１１の出力ポートは、図示しない電子計算
機に接続されると共に、加算器１６の他方の入力ポート
に接続されている。

【００１３】加算値変更手段２０には、カウント比較値
を８ビット幅でそれぞれ格納する例えば２個のカウンタ
比較値レジスタ２１，２２を有している。各カウンタ比
較値レジスタ２１，２２の出力側には、カウンタ比較器
２３，２４がそれぞれ接続されている。カウンタ比較器
２３は、マスタカウンタ１７が出力するカウント値とカ
ウンタ比較レジスタ２１に格納されたカウント比較値と
の比較を行うものであり、カウント値の各ビットとカウ
ント比較値との各ビットとの排他的論理和を求めて出力
するようになっている。つまり、カウント値とカウント
比較値とが等しいビットのみが“０”になり、他の不一
致ビットは“１”となるようなビットごとの比較結果を
８ビットで出力する。カウンタ比較器２４は、マスタカ
ウンタ１７が出力するカウント値とカウンタ比較レジス
タ２２に格納されたカウント比較値との比較を、カウン
タ比較器２３と同様に行うものである。

【００１４】各カウンタ比較器２３，２４の出力側に
は、比較マスク回路２５，２６がそれぞれ接続されてい
る。各比較マスク回路２５，２６には、比較カウンタマ
スク値レジスタ２７，２８がそれぞれ接続されている。
各比較カウンタマスク値レジスタ２７，２８は、カウン
タ比較器２３，２４から与えられる比較結果の一部をマ
スクするための８ビットのマスクデータをそれぞれ格納
するものである。マスクデータは、指定するビットを
“１”、マスクするビットを“０”としたデータであ
る。

【００１５】比較マスク回路２５は、比較カウンタマス
ク値レジスタ２７から与えられたマスクデータの各ビッ
トと、カウンタ比較器２３から与えられた比較結果の各
ビットとの論理積（ＡＮＤ）をそれぞれ求め、該論理積
の全ビットの否定論理和（ＮＯＲ）を求めるようになっ
ている。論理積を求めることにより、マスクデータが
“１”のビットに対応する比較結果のビットのみが有効
となり、他のビットは強制的に“０”になる。この論理
積の結果が全ビット“０”になったとき、否定論理和の
結果は“１”となり、他の場合には“０”となる。比較
マスク回路２５は、否定論理和を求めた結果を、選択信
号Ｓ２５として選択器１５の選択端子Ｔａに与える構成
になっている。但し、比較カウンタマスク値レジスタ２
７に格納されたマスクデータのビットがすべて“０”の
ときには、比較マスク回路２５は無条件に選択信号Ｓ２
５を“０”にして選択器１５に与えるようになってい
る。

【００１６】比較カウンタマスク値レジスタ２８は、比
較カウンタマスク値レジスタ２７と同様のものである。
比較マスク回路２６は、比較マスク回路２５と同様のも
のであり、論理積を求めてから否定論理和を求め、結果
を選択信号Ｓ２６として選択器１５の選択端子Ｔｂに与
えるようになっている。

【００１７】図３は、図１中の選択器１５の選択論理を
示す図である。選択器１５は、選択信号Ｓ２５，Ｓ２６
に優先順位を付け、選択信号Ｓ２６が“１”のときに
は、選択信号Ｓ２５の論理レベルにかかわらず加算値レ
ジスタ１４から与えられた加算値を選択し、選択信号Ｓ
２５が“１”で選択信号Ｓ２６が“０”のときには加算
値レジスタ１３から与えられた加算値を選択し、選択信
号Ｓ２５及びＳ２６が“０”のときには加算値レジスタ
１２から与えられた加算値を選択し、加算器１６に与え
る機能を持っている。

【００１８】次に、図１のアドレス生成器の動作を説明
する。リセット状態では、メモリ１１は、アドレスを格
納しておらず、「０」になっている。また、マスタカウ
ンタ１７も停止しており、カウント値が「０」である。
図１のアドレス生成器を始動する前には、これから行お
うとする行列演算に対応した設定を行う。例えば、行列
要素の積和演算等を行うために、アドレスを「２」，
「６」，「３」，「７」，「４」，「８」，「５」，
「９」，…の順、つまり、奇数番のアドレスが「２」か
ら始まる差が１の等差数列をなし、偶数番のアドレスが
「６」から始まる差が１の等差数列をなすアドレスパタ
ーンを生成する場合を考える。この場合には、メモリ１
１に初期値の「０」を格納し、加算値レジスタ１２に、
「６」と「２」の差に対応する「０_x０４」（但し、０_x
は１６進数を表す。以下、同様である。）を格納し、加
算値レジスタ１３に「３」と「６」の差に相当する「０
_x ＦＤ」（＝−３）を格納し、加算値レジスタ１４に
「０」を格納する。また、カウンタ比較値レジスタ２
１，２２に「０_x ００」を、比較カウンタマスク値レジ
スタ２７に「０_x ０１」を、比較カウンタマスク値レジ
スタ２８に「０_x ００」をそれぞれ格納する。

【００１９】設定が終了した後に、アドレス生成器を始
動させる。アドレス生成器が動作を開始すると、マスタ
カウンタ１７は、１クロックごとにカウント値をインク
メントして出力する。カウンタ比較値レジスタ２１，２
２２は、常に「０」を出力する。マスタカウンタ１７の
カウント値が「１」のとき、カウンタ比較器２３は、カ
ウンタ比較値レジスタ２１が出力する値と「０」とをカ
ウント値とを比べ、上位７ビットは一致するので“０”
となり、下位１ビットは異なるので“１”となる８ビッ
トの比較結果を出力する。カウンタ比較器２４も同じ比
較結果を出力する。

【００２０】比較マスク回路２５は、カウンタ比較器２
３から与えられた比較結果と比較カウンタマスク値レジ
スタ２７から与えられた「０_x ０１」のマスクデータと
のビットごとの論理積を求める。論理積は「０_x ０１」
となり、これの否定論理和は０となる。よって、比較マ
スク回路２５が出力する選択信号Ｓ２５が“０”にな
る。一方、比較マスク回路２６は、比較カウンタマスク
値レジスタ２８から与えられたマスクデータが「０_x ０
０」なので、選択信号Ｓ２６を“０”にして出力する。

【００２１】選択器１５は、選択信号Ｓ２５及びＳ２６
が共に“０”なので、加算値レジスタ１２から与えられ
た「０_x ０４」を選択して加算器１６に与える。加算器
１６は、メモリ１１に格納された初期値アドレスの「０
_x ０２」を読出し、「０_x ０４」と加算して新たなアド
レスを「０_x ０６」としてメモリ１１に格納する。メモ
リ１１は、「０_x ０２」の次に「０_x ０６」を保持して
計算機に出力する。マスタカウンタ１７のカウント値が
２になると、カウンタ比較器２３は、カウンタ比較値レ
ジスタ２１から与えられたカウント比較値とカウント値
の２とを比較し、上位６ビットと最下位ビット同士が同
じなので、上位６ビットと最下位ビットが“０”、１ビ
ット目が異なるので１ビット目を“１”とした比較結果
を出力する。つまり、「０_x ０２」が出力される。カウ
ンタ比較器２４も同様に、「０_x ０２」の比較結果を出
力する。

【００２２】比較マスク回路２５は、カウンタ比較器２
３から与えられた比較結果と比較カウンタマスク値レジ
スタ２７から与えられた「０_x ０１」のマスクデータと
のビットごとの論理積を求める。論理積は「０_x ００」
となり、これの否定論理和は１となる。よって、マスク
回路２５が出力する選択信号Ｓ２５が“１”になる。一
方、比較マスク回路２６は、比較カウンタマスク値レジ
スタ２８から与えられたマスクデータが「０_x ００」な
ので、選択信号Ｓ２６を“０”にして出力する。選択器
１５は、選択信号Ｓ２５が“１”で選択信号Ｓ２６が
“０”なので、加算値レジスタ１３から与えられた「０
_x ＦＤ」を選択して加算器１６に与える。加算器１６
は、メモリ１１に格納されたアドレスの「０_x ０６」を
読出し、「０ _x ＦＤ」と加算して新たなアドレスを「０
_x ０３」としてメモリ１１に格納する。メモリ１１は、
「０_x ０６」の次に「０_x ０３」を保持して計算機に出
力する。

【００２３】マスタカウンタ１７のカウント値が３にな
ると、カウンタ比較器２３は。カウンタ比較値レジスタ
２１から与えられたカウント比較値とカウント値の３と
を比較し、上位６ビットが０で同じで下位２ビットが異
なるので、「０_x ０３」の比較結果を出力する。カウン
タ比較器２４も同様の「０_x ０３」の比較結果を出力す
る。

【００２４】比較マスク回路２５は、カウンタ比較器２
３から与えられた比較結果と比較カウンタマスク値レジ
スタ２７から与えられた「０_x ０１」のマスクデータと
のビットごとの論理積を求める。論理積は「０_x ０１」
となり、これの否定論理和は１となる。よって、マスク
回路２５が出力する選択信号Ｓ２５が“０”になる。一
方、比較マスク回路２６は、比較カウンタマスク値レジ
スタ２８から与えられたマスクデータが「０_x ００」な
ので、選択信号Ｓ２６を“０”にして出力する。選択器
１５は、選択信号Ｓ２５が“０で選択信号Ｓ２６が
“０”なので、加算値レジスタ１２から与えられた「０
_x ０４」を選択して加算器１６に与える。加算器１６
は、メモリ１１に格納されたアドレスの「０_x ０３」を
読出し、「０_x０４」と加算して新たなアドレスを「０
_x ０７」としてメモリ１１に格納する。メモリ１１は、
「０_x ０３」の次に「０_x ０７」を保持して計算機に出
力する。

【００２５】以後、同様の動作を行うことにより、マス
タカウンタ１７のカウント値がインクリメントされるに
連れて、アドレスが「２」，「６」，「３」，「７」，
「４」，「８」，「５」，「９」，…の順に生成されて
計算機に与られる。

【００２６】以上のように、本実施形態では、アドレス
の一つを格納して出力するメモリ１１と、加算値レジス
タ１２〜１４と、選択信号Ｓ２５，Ｓ２６によって加算
値を選択する選択器１５と、メモリ１１に格納されたア
ドレスに選択された加算値を加算してメモリ１１に格納
したアドレスを更新する加算器器１６と、マスタカウン
タ１７で逐次インクリメントされるカウント値のうちの
指定するビットが予め設定したビットパターンに一致す
ることをイベントとし、イベントに対応する選択信号Ｓ
２５，Ｓ２６を生成する加算値変更手段２０とで、アド
レス生成器を構成している。そのため、行列演算の種類
に応じたアドレスの生成順序を、メモリ１１、加算値レ
ジスタ１２〜１４、カウンタ比較値レジスタ２１，２
２、比較カウンタマスク値レジスタ２７，２８に格納す
る値を変更するだけで変更でき、多くのバリエーション
がとれる。よって、従来のように、演算の種類に応じ
て、ハード量が大きくなることがない。

【００２７】なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 （１） 前記実施形態では、比較カウンタマスク値レジ
スタ２８に「０_x ００」を格納したが、該比較カウンタ
マスク値レジスタ２８に、「０_x ００」の代わりに他の
値を格納し、選択信Ｓ２６が“１”になるようにすると
共に、加算値レジスタ１４に「０_x ００」以外の加算値
を格納すると、該選択信号Ｓ２６が“１”になったとき
の以降のアドレスパターンをずらすことができる。

【００２８】（２） カウンタ比較値レジスタ２１，２
２、カウンタ比較器２３，２４、比較マスク回路２５，
２６及び比較カウンタマスク値レジスタ２７，２８の組
みを増加させることで、さらに、アドレスパターンのバ
リエーションを増やす事ができる。 （３） マスタカウンタ１７の出力側に、カウント値を
変換するカウント値変更手段を付加することも可能であ
る。例えば、そのカウント値が「２４２５２４」から３
０クロックほど決まったアドレスパターンを生成したと
いう場合に、「２４２５２４」を「１」に、「２４２５
２５」を「２」に、「２４２５２６」を「３」に変更す
るようにすれば、カウント値の比較ビット数が大くなら
ないので、結果的にハード量が削減できる。

【００２９】

【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、アドレスの一つを格納するメモリ
と、異なる加算値をそれぞれ格納する複数の加算値レジ
スタと、選択信号に基づき加算値を選択する選択器と、
選択器が出力する加算値とメモリから読出したアドレス
とを加算して新たなアドレスを生成する加算器とを備え
ると共に、逐次インクリメントされるカウント値を複数
ビット幅で出力するカウンタと、カウント値のうちの指
定するビットが予め設定したビットパターンに一致する
ことをイベントとし、イベントに対応する選択信号を生
成して選択器に与える加算値変更手段とを設けている。
よって、カウント値における指定するビットが予め設定
したビットパターンに一致することがイベントとして検
出され、この検出結果に基づき、加算値を選択する選択
信号が生成され、メモリに格納したアドレスに加算する
加算値が変更される。そのため、ハード量を増やさなく
ても、メモリに初期値として格納するアドレスや加算値
レジスタに格納する加算値や、イベント検出に適応する
ビットパターンの設定を変更するだけで、逐次生成する
アドレスのパターンのバリエーションを増加させること
ができる。

【図面の簡単な説明】

【図１】本発明の実施形態を示すアドレス生成器の構成
図である。

【図２】図２は、従来のアドレス生成器の一例を示す構
成図である。

【図３】図１中の選択器１５の選択論理を示す図であ
る。

【符号の説明】

１１ メモリ １２〜１４ 加算値レジスタ １５ 選択器 １６ 加算器 １７ マスタカウンタ ２０ 加算値変更手段

Claims (2)

【特許請求の範囲】
1. 【請求項１】 記憶装置に格納された行列要素を読出し
   て行列演算を行う計算機に対し、該演算の種類に応じた
   順序で該各行列要素を指定するアドレスを逐次生成する
   アドレス生成器において、 前記アドレスの一つを格納して出力するメモリと、 正或は負の互いに異なる加算値をそれぞれ格納する複数
   の加算値レジスタと、 与えられた選択信号に基づき前記複数の加算値レジスタ
   に格納された加算値を選択して出力する選択器と、 前記選択器が出力する加算値と前記メモリから読出した
   前記アドレスとを加算して新たなアドレスを生成し、該
   新たなアドレスを該メモリに格納する加算器と、 逐次インクリメントしたカウント値を複数ビット幅で出
   力するカウンタと、 前記カウント値のうちの指定するビットが予め設定した
   ビットパターンに一致することをイベントとし、該イベ
   ントに対応する前記選択信号を生成する加算値変更手段
   とを、 備えたことを特徴とするアドレス生成器。
2. 【請求項２】 前記カウンタが出力するカウント値を他
   の数列パターンに変更し、該数列パターンを前記加算値
   変更手段に与えるカウント値変更手段を設けたことを特
   徴とする請求項１記載のアドレス生成器。