JPH0622332B2 - 入力回路 - Google Patents
入力回路Info
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- JPH0622332B2 JPH0622332B2 JP62260216A JP26021687A JPH0622332B2 JP H0622332 B2 JPH0622332 B2 JP H0622332B2 JP 62260216 A JP62260216 A JP 62260216A JP 26021687 A JP26021687 A JP 26021687A JP H0622332 B2 JPH0622332 B2 JP H0622332B2
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- JP
- Japan
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- output
- circuit
- voltage
- input
- signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は入力回路に関し、特にマイクロコンピュータ
（以下、マイコンと称す）に用いられる入力回路に関す
る。
（以下、マイコンと称す）に用いられる入力回路に関す
る。
ディジタルシステム等に使用されるマイコンは、大量で
多種の情報をデータ処理することが必要である。マイコ
ンに入力される信号としては、センサ出力等のアナログ
電圧、キー出力などレベルが変動しやすく任意のしきい
値電圧で論理を判定すべきディジタル信号、あるいはＴ
ＴＬロジックの出力信号などがある。そして、アナログ
信号を入力し、ディジタル信号に変換するアナログ／デ
ィジタル変換回路（以下Ａ／Ｄコンバータと称す）、任
意のしきい値電圧でディジタル信号の論理値を判別する
回路（以下コンパレータポートと称す）、あるいはＴＴ
Ｌレベルを判定するディジタル入力ポートなどがマイコ
ンの入力回路として使用されている。
多種の情報をデータ処理することが必要である。マイコ
ンに入力される信号としては、センサ出力等のアナログ
電圧、キー出力などレベルが変動しやすく任意のしきい
値電圧で論理を判定すべきディジタル信号、あるいはＴ
ＴＬロジックの出力信号などがある。そして、アナログ
信号を入力し、ディジタル信号に変換するアナログ／デ
ィジタル変換回路（以下Ａ／Ｄコンバータと称す）、任
意のしきい値電圧でディジタル信号の論理値を判別する
回路（以下コンパレータポートと称す）、あるいはＴＴ
Ｌレベルを判定するディジタル入力ポートなどがマイコ
ンの入力回路として使用されている。
従来、この種の入力回路を有するマイコンは、おのおの
の入力信号に対して、Ａ／Ｄコンバータ、コンパレータ
ポート、あるいはディジタル入力ポートなど専用のハー
ドウェアが設けられ、また、それぞれのハードウェアに
対し専用の入力端子が設けられたものや、特開昭56-116
147に記載されているように、Ａ／Ｄコンバータ、ディ
ジタル入力ポートそれぞれのハードウェアを有し、入力
端子を共用してアナログ入力端子あるいはディジタル入
力端子として選択的に使用するマイコンも知られてい
る。
の入力信号に対して、Ａ／Ｄコンバータ、コンパレータ
ポート、あるいはディジタル入力ポートなど専用のハー
ドウェアが設けられ、また、それぞれのハードウェアに
対し専用の入力端子が設けられたものや、特開昭56-116
147に記載されているように、Ａ／Ｄコンバータ、ディ
ジタル入力ポートそれぞれのハードウェアを有し、入力
端子を共用してアナログ入力端子あるいはディジタル入
力端子として選択的に使用するマイコンも知られてい
る。
上述した従来の入力回路は、前者の場合は、各々の入力
回路のハードウェアに対して専用の入力端子が設けられ
ているので、ディジタルシステムで使用されるマイコン
にとって必要な端子数が増加し、端子を有効に使用でき
ないという欠点があり、また、ディジタル入力端子をア
ナログ入力端子と共用するマイコンにおいては、ディジ
タル入力回路およびアナログ入力回路それぞれのハード
ウェアを独立して備えているので、回路規模が大きくな
り、マイコンを構成する半導体基板の面積が増大すると
いう欠点がある。
回路のハードウェアに対して専用の入力端子が設けられ
ているので、ディジタルシステムで使用されるマイコン
にとって必要な端子数が増加し、端子を有効に使用でき
ないという欠点があり、また、ディジタル入力端子をア
ナログ入力端子と共用するマイコンにおいては、ディジ
タル入力回路およびアナログ入力回路それぞれのハード
ウェアを独立して備えているので、回路規模が大きくな
り、マイコンを構成する半導体基板の面積が増大すると
いう欠点がある。
本発明の入力回路は、 複数の入力端子と、 前記入力端子のうち１つを選択するマルチプレクサと、 所定の基準電圧を抵抗分割し、その分割電圧を出力する
抵抗ラダー回路と、 前記マルチプレクサの出力と前記抵抗ラダー回路の出力
を比較する電圧比較回路と、 前記電圧比較回路の比較結果が格納される逐次比較レジ
スタと、 所定のクロック信号に同期してカウント動作を行ない、
カウント信号を出力するカウンタと、 前記カウント信号により、前記逐次比較レジスタの格納
ビットを指定するデコーダと、 前記入力端子または前記抵抗ラダー回路の分割電圧を指
定するデータが格納されるモードレジスタと、 選択信号を発生する手段と、 前記選択信号が第１の論理レベルのときは、前記モード
レジスタの出力を前記マルチプレクサへ転送し、前記選
択信号が第２の論理レベルのときは、前記カウンタの出
力を前記マルチプレクサへ出力する第１のセレクタと、 前記選択信号が第１の論理レベルのときは、前記逐次比
較レジスタの出力を前記抵抗ラダー回路へ出力し、前記
選択信号が第２の論理レベルのときは、前記モードレジ
スタの出力を前記抵抗ラダー回路へ出力する第２のセレ
クタとを有している。
抵抗ラダー回路と、 前記マルチプレクサの出力と前記抵抗ラダー回路の出力
を比較する電圧比較回路と、 前記電圧比較回路の比較結果が格納される逐次比較レジ
スタと、 所定のクロック信号に同期してカウント動作を行ない、
カウント信号を出力するカウンタと、 前記カウント信号により、前記逐次比較レジスタの格納
ビットを指定するデコーダと、 前記入力端子または前記抵抗ラダー回路の分割電圧を指
定するデータが格納されるモードレジスタと、 選択信号を発生する手段と、 前記選択信号が第１の論理レベルのときは、前記モード
レジスタの出力を前記マルチプレクサへ転送し、前記選
択信号が第２の論理レベルのときは、前記カウンタの出
力を前記マルチプレクサへ出力する第１のセレクタと、 前記選択信号が第１の論理レベルのときは、前記逐次比
較レジスタの出力を前記抵抗ラダー回路へ出力し、前記
選択信号が第２の論理レベルのときは、前記モードレジ
スタの出力を前記抵抗ラダー回路へ出力する第２のセレ
クタとを有している。
選択信号が第１の論理レベルのときは、第１のセレクタ
がモードレジスタを選択し、第２のセレクタが逐次比較
レジスタを選択するので、モードレジスタの出力により
マルチプレクサで入力端子を選択し、逐次比較レジスタ
の出力により抵抗ラダー回路の分割電圧を選択するＡ／
Ｄコンバータを構成することができる。これに対し、選
択信号が第２の論理レベルのときは、第１のセレクタが
カウンタを選択し、第２のセレクタがモードレジスタを
選択するので、カウンタの出力によりマルチプレクサで
入力端子を選択し、モードレジスタの出力により抵抗ラ
ダー回路の分割電圧を選択するコンパレータポートを構
成することができる。
がモードレジスタを選択し、第２のセレクタが逐次比較
レジスタを選択するので、モードレジスタの出力により
マルチプレクサで入力端子を選択し、逐次比較レジスタ
の出力により抵抗ラダー回路の分割電圧を選択するＡ／
Ｄコンバータを構成することができる。これに対し、選
択信号が第２の論理レベルのときは、第１のセレクタが
カウンタを選択し、第２のセレクタがモードレジスタを
選択するので、カウンタの出力によりマルチプレクサで
入力端子を選択し、モードレジスタの出力により抵抗ラ
ダー回路の分割電圧を選択するコンパレータポートを構
成することができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の入力回路の第１の実施例を示すブロッ
ク図である。
ク図である。
この入力回路は、入力端子１１，１２，１３と、マルチ
プレクサ２と、抵抗ラダー回路３と、電圧比較回路４
と、デコーダ５と、セレクタ６，７と、モードレジスタ
８と、カウンタ９と、アンド回路101，102，103ビット
の逐次比較レジスタ11と、ラッチ・バッファ回路12から
構成されており、モードレジスタ８とラッチ・バッファ
回路12は、マイコン（不図示）のデータバス14と接続さ
れている。マルチプレクサ２はセレクタ６の出力にもと
づき入力端子１１〜１３の１つを選択する。抵抗ラダー
回路３は、セレクタ７の出力にもとづき基準電圧Ｖ
ｒｅｆを抵抗分割し、その分割電圧を出力する。電圧比
較回路４はマルチプレクサ２の出力電圧を抵抗ラダー回
路３の出力電圧と比較し、抵抗ラダー回路３の出力より
大きければ“１”、小さければ“０”を出力する。カウ
ンタ９はクロック信号φに同期してカウント動作を行な
う。デコーダ５はカウンタ９からのカウント信号をデコ
ードし、出力端子Ｑ１〜Ｑ３のいずれかを“１”にす
る。アンドゲート101〜103は電圧比較回路４の出力とデ
コーダ５の出力端子Ｑ１〜Ｑ３の論理積をとり、逐次比
較レジスタ11の各ビットに格納する。モードレジスタ８
には入力端子１１〜１３のいずれかを指定するデータま
たは抵抗ラダー回路３の出力電圧を指定するデータがデ
ータバス14を介して設定される。モードレジスタ８の最
上位ビットはセレクタ６，７の選択信号13となってお
り、セレクタ６は選択信号13が“１”のときモードレジ
スタ８を、“０”のときカウンタ９を選択する。セレク
タ７は選択信号13が“１”のとき逐次比較レジスタ11を
選択し、“０”のときモードレジスタ８を選択する。
プレクサ２と、抵抗ラダー回路３と、電圧比較回路４
と、デコーダ５と、セレクタ６，７と、モードレジスタ
８と、カウンタ９と、アンド回路101，102，103ビット
の逐次比較レジスタ11と、ラッチ・バッファ回路12から
構成されており、モードレジスタ８とラッチ・バッファ
回路12は、マイコン（不図示）のデータバス14と接続さ
れている。マルチプレクサ２はセレクタ６の出力にもと
づき入力端子１１〜１３の１つを選択する。抵抗ラダー
回路３は、セレクタ７の出力にもとづき基準電圧Ｖ
ｒｅｆを抵抗分割し、その分割電圧を出力する。電圧比
較回路４はマルチプレクサ２の出力電圧を抵抗ラダー回
路３の出力電圧と比較し、抵抗ラダー回路３の出力より
大きければ“１”、小さければ“０”を出力する。カウ
ンタ９はクロック信号φに同期してカウント動作を行な
う。デコーダ５はカウンタ９からのカウント信号をデコ
ードし、出力端子Ｑ１〜Ｑ３のいずれかを“１”にす
る。アンドゲート101〜103は電圧比較回路４の出力とデ
コーダ５の出力端子Ｑ１〜Ｑ３の論理積をとり、逐次比
較レジスタ11の各ビットに格納する。モードレジスタ８
には入力端子１１〜１３のいずれかを指定するデータま
たは抵抗ラダー回路３の出力電圧を指定するデータがデ
ータバス14を介して設定される。モードレジスタ８の最
上位ビットはセレクタ６，７の選択信号13となってお
り、セレクタ６は選択信号13が“１”のときモードレジ
スタ８を、“０”のときカウンタ９を選択する。セレク
タ７は選択信号13が“１”のとき逐次比較レジスタ11を
選択し、“０”のときモードレジスタ８を選択する。
次に、本実施例の動作を説明する。
(1)入力端子１１をアナログ入力端子として使用する場
合。
合。
この場合、モードレジスタ８にはデータバス14を介して
「０」が設定され、その最上位ビット13は“１”に設定
される。したがって、セレクタ７は逐次比較レジスタ11
を選択する。変換開始前、逐次比較レジスタ11は基準電
圧Ｖｒｅｆの4/8の電圧値に相当するディジタル値に設
定されており、抵抗ラダー回路３より基準電圧Ｖｒｅｆ
の4/8の電圧が出力される。また、セレクタ６はモード
レジスタ８を選択し、マルチプレクサ２はモードレジス
タ８の内容「０」にもとづいて入力端子１１を選択す
る。そして、カウンタ９がクロック信号φに同期してカ
ウント動作を開始すると、まず、デコーダ５のＱ１出力
が“１”となる。一方、入力端子１１に印加されている
入力アナログ電圧が電圧比較回路４により抵抗ラダー回
路３の出力電圧と比較され、比較結果がアンドゲート10
1を介して逐次比較レジスタ11の最上位ビットに格納さ
れる。入力アナログ電圧が基準電圧Ｖｒｅｆの4/8より
大きければ、逐次比較レジスタ11の最上位ビットは
“１”となり、また、同時に次の位のビットが“１”に
セットされ、逐次比較レジスタ11の内容は基準電圧Ｖ
ｒｅｆの6/8に相当するディジタル値となる。一方、入
力アナログ電圧が基準電圧Ｖｒｅｆの4/8より小さけれ
ば、逐次比較レジスタ11の最上位ビットは“０”とな
り、また、同時に次の位のビットが“１”にセットさ
れ、逐次比較レジスタ11の内容は基準電圧Ｖｒｅｆの2/
8に相当するディジタル値となる。次クロックサイクル
ではデコーダ５のＱ２出力が“１”となる。次クロック
サイクルでは、前クロックサイクル中に確定した逐次比
較レジスタ11の内容に基づき、抵抗ラダー回路３内の基
準電圧のタップ出力が選択されるので、抵抗ラダー回路
３より基準電圧の6/8あるいは2/8の電圧が出力され、入
力アナログ電圧と比較される。以降、カウンタ９がクロ
ック信号φに同期してカウント動作をするごとに入力ア
ナログ電圧が抵抗ラダー回路３の出力と比較され、比較
結果が逐次比較レジスタ11の最下位ビットへ至るまで順
次格納されると、カウンタ９のカウント動作が終わり、
入力端子１１に印加された入力アナログ電圧のＡ／Ｄ変
換が終了する。したがって、変換終了時の逐次比較レジ
スタ11の内容は、入力アナログ電圧を逐次比較レジスタ
11のビット数分の分割能で近似したディジタル値を示す
ものとなる。このディジタル値を示す内容は、ラッチ・
バッファ回路12に記憶され、データバス14を介して図示
しないマイコン内部の演算器等へ転送され、データ処理
が行なわれる。
「０」が設定され、その最上位ビット13は“１”に設定
される。したがって、セレクタ７は逐次比較レジスタ11
を選択する。変換開始前、逐次比較レジスタ11は基準電
圧Ｖｒｅｆの4/8の電圧値に相当するディジタル値に設
定されており、抵抗ラダー回路３より基準電圧Ｖｒｅｆ
の4/8の電圧が出力される。また、セレクタ６はモード
レジスタ８を選択し、マルチプレクサ２はモードレジス
タ８の内容「０」にもとづいて入力端子１１を選択す
る。そして、カウンタ９がクロック信号φに同期してカ
ウント動作を開始すると、まず、デコーダ５のＱ１出力
が“１”となる。一方、入力端子１１に印加されている
入力アナログ電圧が電圧比較回路４により抵抗ラダー回
路３の出力電圧と比較され、比較結果がアンドゲート10
1を介して逐次比較レジスタ11の最上位ビットに格納さ
れる。入力アナログ電圧が基準電圧Ｖｒｅｆの4/8より
大きければ、逐次比較レジスタ11の最上位ビットは
“１”となり、また、同時に次の位のビットが“１”に
セットされ、逐次比較レジスタ11の内容は基準電圧Ｖ
ｒｅｆの6/8に相当するディジタル値となる。一方、入
力アナログ電圧が基準電圧Ｖｒｅｆの4/8より小さけれ
ば、逐次比較レジスタ11の最上位ビットは“０”とな
り、また、同時に次の位のビットが“１”にセットさ
れ、逐次比較レジスタ11の内容は基準電圧Ｖｒｅｆの2/
8に相当するディジタル値となる。次クロックサイクル
ではデコーダ５のＱ２出力が“１”となる。次クロック
サイクルでは、前クロックサイクル中に確定した逐次比
較レジスタ11の内容に基づき、抵抗ラダー回路３内の基
準電圧のタップ出力が選択されるので、抵抗ラダー回路
３より基準電圧の6/8あるいは2/8の電圧が出力され、入
力アナログ電圧と比較される。以降、カウンタ９がクロ
ック信号φに同期してカウント動作をするごとに入力ア
ナログ電圧が抵抗ラダー回路３の出力と比較され、比較
結果が逐次比較レジスタ11の最下位ビットへ至るまで順
次格納されると、カウンタ９のカウント動作が終わり、
入力端子１１に印加された入力アナログ電圧のＡ／Ｄ変
換が終了する。したがって、変換終了時の逐次比較レジ
スタ11の内容は、入力アナログ電圧を逐次比較レジスタ
11のビット数分の分割能で近似したディジタル値を示す
ものとなる。このディジタル値を示す内容は、ラッチ・
バッファ回路12に記憶され、データバス14を介して図示
しないマイコン内部の演算器等へ転送され、データ処理
が行なわれる。
なお、入力端子１１以外のアナログ入力電圧をディジタ
ル変換する場合はモードレジスタ８に設定する値を変え
ればよい。
ル変換する場合はモードレジスタ８に設定する値を変え
ればよい。
(2)入力端子１１〜１３をしきい電圧値の変更可能なデ
ィジタル入力端子として使用する場合。
ィジタル入力端子として使用する場合。
この場合、モードレジスタ８に抵抗ラダー回路３の出力
電圧、すなわち入力端子１１〜１３のディジタル信号の
論理値を判定する基準であるしきい値電圧を設定するデ
ータを、また最上位ビット13に“０”をデータバス14を
介して設定する。したがって、セレクタ７はモードレジ
スタ８を選択し、セレクタ６はカウンタ９を選択する。
そして、カウンタ９がクロック信号φに同期してカウン
ト動作を開始すると、マルチプレクサ２により入力端子
１１〜１３が順次選択され、デコーダ５の各出力端子Ｑ
１，Ｑ２，Ｑ３より順次“１”が出力される。したがっ
て、入力端子１１〜１３に入力された３ビットのディジ
タル信号の各ビットの論理値は、抵抗ラダー回路３の出
力電圧をしきい電圧値としてカウンタ９のカウント動作
に同期して、順次電圧比較回路４により比較され、比較
結果がアンドゲート101〜103を介して逐次比較レジスタ
11の最上位ビットから順次格納され、最下位ビットへの
格納が行なわれるとカウント動作が終了し、ディジタル
信号論理値の判定動作が終了する。判定動作が終了した
時点での逐次比較レジスタ11の内容は、入力端子１１〜
１３に入力された３ビットのディジタル信号の論理値を
示し、ラッチ・バッファ回路12に記憶され、データバス
14を介して図示しないマイコン内部の演算器等へ転送さ
れる。
電圧、すなわち入力端子１１〜１３のディジタル信号の
論理値を判定する基準であるしきい値電圧を設定するデ
ータを、また最上位ビット13に“０”をデータバス14を
介して設定する。したがって、セレクタ７はモードレジ
スタ８を選択し、セレクタ６はカウンタ９を選択する。
そして、カウンタ９がクロック信号φに同期してカウン
ト動作を開始すると、マルチプレクサ２により入力端子
１１〜１３が順次選択され、デコーダ５の各出力端子Ｑ
１，Ｑ２，Ｑ３より順次“１”が出力される。したがっ
て、入力端子１１〜１３に入力された３ビットのディジ
タル信号の各ビットの論理値は、抵抗ラダー回路３の出
力電圧をしきい電圧値としてカウンタ９のカウント動作
に同期して、順次電圧比較回路４により比較され、比較
結果がアンドゲート101〜103を介して逐次比較レジスタ
11の最上位ビットから順次格納され、最下位ビットへの
格納が行なわれるとカウント動作が終了し、ディジタル
信号論理値の判定動作が終了する。判定動作が終了した
時点での逐次比較レジスタ11の内容は、入力端子１１〜
１３に入力された３ビットのディジタル信号の論理値を
示し、ラッチ・バッファ回路12に記憶され、データバス
14を介して図示しないマイコン内部の演算器等へ転送さ
れる。
なお、モードレジスタ８の内容がデータバス14を介して
変更されれば、抵抗ラダー回路３の基準電圧の分割出力
が切換えられ、電圧比較回路４の入力へ印加される電圧
が変化するので、入力端子１１〜１３に入力された３ビ
ットのディジタル信号の論理値を判定するしきい値が変
化する。したがって、モードレジスタ８の内容を変更す
ることで任意のしきい値で論理値を判別することができ
る。
変更されれば、抵抗ラダー回路３の基準電圧の分割出力
が切換えられ、電圧比較回路４の入力へ印加される電圧
が変化するので、入力端子１１〜１３に入力された３ビ
ットのディジタル信号の論理値を判定するしきい値が変
化する。したがって、モードレジスタ８の内容を変更す
ることで任意のしきい値で論理値を判別することができ
る。
第２図は本発明の入力回路の第２の実施例を示すブロッ
ク図である。
ク図である。
本実施例は、セレクタ６，７への選択信号13をカウンタ
９の最上位ビットとし、また、逐次比較レジスタ11の出
力を記憶するラッチ・バッファ回路15が追加されてい
る。選択信号13が“０”ならば、セレクタ６はモードレ
ジスタ８を、セレクタ７は逐次比較レジスタ11を選択
し、逐次比較レジスタ11の内容はラッチ・バッファ回路
12にラッチされる。選択信号13が“１”ならば、セレク
タ６はカウンタ９を、セレクタ７はモードレジスタ８を
選択し、逐次比較レジスタ11の内容はラッチ・バッファ
回路15にラッチされる。
９の最上位ビットとし、また、逐次比較レジスタ11の出
力を記憶するラッチ・バッファ回路15が追加されてい
る。選択信号13が“０”ならば、セレクタ６はモードレ
ジスタ８を、セレクタ７は逐次比較レジスタ11を選択
し、逐次比較レジスタ11の内容はラッチ・バッファ回路
12にラッチされる。選択信号13が“１”ならば、セレク
タ６はカウンタ９を、セレクタ７はモードレジスタ８を
選択し、逐次比較レジスタ11の内容はラッチ・バッファ
回路15にラッチされる。
本実施例では、カウンタ９がカウント動作をして、カウ
ンタ９の最上位ビットが“０”のクロック期間中はＡ／
Ｄ変換動作を行ない、カウンタ９の最上位ビットが
“１”のクロック期間中はディジタル値の判定動作を行
なうので、入力端子１１〜１３の入力信号のアナログレ
ベルおよび論理レベルが定期的に交互に判定され、ラッ
チ・バッファ回路12，15へ選択的に格納される。したが
って、入力信号１１〜１３のアナログレベルが必要とす
る場合はラッチ・バッファ回路12の内容をデータバス14
へ転送し、入力信号の論理レベルを必要とする場合はラ
ッチ・バッファ回路15の内容をデータバス14へ転送する
ことで、同一のマイコンを、アナログレベルおよび論理
レベルが必要な応用に使用できる。
ンタ９の最上位ビットが“０”のクロック期間中はＡ／
Ｄ変換動作を行ない、カウンタ９の最上位ビットが
“１”のクロック期間中はディジタル値の判定動作を行
なうので、入力端子１１〜１３の入力信号のアナログレ
ベルおよび論理レベルが定期的に交互に判定され、ラッ
チ・バッファ回路12，15へ選択的に格納される。したが
って、入力信号１１〜１３のアナログレベルが必要とす
る場合はラッチ・バッファ回路12の内容をデータバス14
へ転送し、入力信号の論理レベルを必要とする場合はラ
ッチ・バッファ回路15の内容をデータバス14へ転送する
ことで、同一のマイコンを、アナログレベルおよび論理
レベルが必要な応用に使用できる。
以上説明したように本発明は、入力端子の選択とコンパ
レータに与える分割電圧の選択を、２個のセレクタとそ
れらを指定する選択信号を用いて行ない、共通のハード
ウェアで、アナログ信号を入力するＡ／Ｄコンバータお
よびディジタル信号を入力するコンパレータポートとし
て動作する入力回路を構成することにより、回路規模が
小さくしかも汎用性の高い入力回路を実現できる効果が
ある。
レータに与える分割電圧の選択を、２個のセレクタとそ
れらを指定する選択信号を用いて行ない、共通のハード
ウェアで、アナログ信号を入力するＡ／Ｄコンバータお
よびディジタル信号を入力するコンパレータポートとし
て動作する入力回路を構成することにより、回路規模が
小さくしかも汎用性の高い入力回路を実現できる効果が
ある。
第１図、第２図はいずれも本発明の入力回路の一実施例
を示すブロック図である。 １１，１２，１３……入力端子、 ２……マルチプレクサ、３……抵抗ラダー回路、 ４……電圧比較回路、５……デコーダ、 ６，７……セレクタ、８……モードレジスタ、 ９……カウンタ、 101，102，103……アンドゲート、 11……逐次比較レジスタ、 12，15……ラッチ・バッファ回路、 13……選択信号、14……データバス。
を示すブロック図である。 １１，１２，１３……入力端子、 ２……マルチプレクサ、３……抵抗ラダー回路、 ４……電圧比較回路、５……デコーダ、 ６，７……セレクタ、８……モードレジスタ、 ９……カウンタ、 101，102，103……アンドゲート、 11……逐次比較レジスタ、 12，15……ラッチ・バッファ回路、 13……選択信号、14……データバス。
Claims (1)
- 【請求項１】複数の入力端子と、 前記入力端子のうち１つを選択するマルチプレクサと、 所定の基準電圧を抵抗分割し、その分割電圧を出力する
抵抗ラダー回路と、 前記マルチプレクサの出力と前記抵抗ラダー回路の出力
を比較する電圧比較回路と、 前記電圧比較回路の比較結果が格納される逐次比較レジ
スタと、 所定のクロック信号に同期してカウント動作を行ない、
カウント信号を出力するカウンタと、 前記カウント信号により、前記逐次比較レジスタの格納
ビットを指定するデコーダと、 前記入力端子または前記抵抗ラダー回路の分割電圧を指
定するデータが格納されるモードレジスタと、 選択信号を発生する手段と、 前記選択信号が第１の論理レベルのときは、前記モード
レジスタの出力を前記マルチプレクサへ転送し、前記選
択信号が第２の論理レベルのときは、前記カウンタの出
力を前記マルチプレクサへ出力する第１のセレクタと、 前記選択信号が第１の論理レベルのときは、前記逐次比
較レジスタの出力を前記抵抗ラダー回路へ出力し、前記
選択信号が第２の論理レベルのときは、前記モードレジ
スタの出力を前記抵抗ラダー回路へ出力する第２のセレ
クタとを有する入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62260216A JPH0622332B2 (ja) | 1987-10-14 | 1987-10-14 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62260216A JPH0622332B2 (ja) | 1987-10-14 | 1987-10-14 | 入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01101736A JPH01101736A (ja) | 1989-04-19 |
| JPH0622332B2 true JPH0622332B2 (ja) | 1994-03-23 |
Family
ID=17344959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62260216A Expired - Lifetime JPH0622332B2 (ja) | 1987-10-14 | 1987-10-14 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622332B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5998985A (en) * | 1998-02-20 | 1999-12-07 | Fluke Corporation | Voltage indicator using serial comparison voltage measurement |
| MXPA06010613A (es) * | 2004-08-10 | 2006-12-15 | Sanbo Shindo Kogyo Kabushiki K | Fundicion de aleacion basada en cobre con granos de cristal refinados. |
-
1987
- 1987-10-14 JP JP62260216A patent/JPH0622332B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01101736A (ja) | 1989-04-19 |
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