JPH10107619A - 同期カウンタ - Google Patents

Abstract

(57)【要約】 【課題】 同期カウンタを構成するフリップフロップの
消費電力を低減する。 【解決手段】 カウンタ更新許可信号ｐが“Ｈ”になる
と、クロックｃｋの立ち下がりに同期してＦＦ５ｂの出
力信号Ｓ５ｂが“Ｈ”になり、クロックｃｋに同期した
カウンタ更新信号Ｓ５が出力される。カウンタ更新信号
Ｓ５の立上りに同期してラッチ回路１が更新され、カウ
ンタ出力値Ｓ１が“５”になる。すると、カウンタ入力
値Ｓ３が“６”になる。再び、カウンタ更新許可信号ｐ
が“Ｈ”になると、カウンタ更新信号Ｓ５の立上りエッ
ジに同期してラッチ回路１が更新され、カウンタ出力値
Ｓ１が“６”になる。カウンタ出力値Ｓ１が“６”にな
ると、カウンタ初期化要求値ｑが“６”なので、カウン
タ初期化信号Ｓ４ａが“Ｈ”になり、カウンタ入力選択
信号Ｓ４が“Ｈ”になる。すると、選択回路３はカウン
タ初期値ｍを選択し、カウンタ入力値Ｓ３は“４”にな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、現在のカウンタ値
を更新する必要がある場合にのみ基準クロックに同期し
てカウンタ値を更新する同期カウンタに関するものであ
る。

【０００２】

【従来の技術】従来、同期カウンタは複数のフリップフ
ロップ（以下、ＦＦという）を備え、現在のカウンタ値
から更新すべき新しいカウンタ値を演算し、基準となる
クロック信号に同期して値を更新するように構成されて
いた。例えば１クロック毎に１つずつ加算を実行するア
ップカウンタでは、現在のカウンタ値に“１”を加算し
た値を演算し、基準クロックに同期してカウンタ値を新
しい値に更新する。又、カウンタ値を更新しない場合、
現在のカウンタ値をそのままＦＦの入力値になるように
していた。一方、非同期カウンタは、同期カウンタと同
様に複数のＦＦを備え、自ビットのＦＦよりも１つ下位
のビットのＦＦの出力信号の変化をクロック入力とし、
自ビットのＦＦの出力信号の反転データでカウンタ値を
更新するように構成されていた。そのため、非同期カウ
ンタでは、１クロック毎に全てのビットのＦＦを更新す
る同期カウンタに比べて消費電力を削減することができ
る。

【０００３】

【発明が解決しようとする課題】従来の同期カウンタ及
び非同期カウンタでは、次のような課題があった。同期
カウンタはカウンタを構成する全てのＦＦを１クロック
毎に更新するので、該ＦＦが消費する電力が非同期カウ
ンタに比較して大きいという問題があった。又、非同期
カウンタでは、１クロック毎にカウンタを構成する全て
のＦＦを更新するわけではないので消費電力を低減する
ことは可能となるが、自ビットのＦＦよりも１つ下位の
ビットのＦＦの変化をクロックとして自ビットのＦＦの
反転データで更新するように構成されているので、任意
のカウンタ値を設定して初期化することが困難である。
又、ＦＦのビット数が大きくなると、現在のカウンタ値
が揃うまでの遅延時間が長くなるという問題があった。

【０００４】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、同期カウンタにおい
て、与えられたデータをカウンタ値更新信号に同期して
取り込み、該取り込んだデータをカウンタ値として出力
するカウンタ値記憶手段と、前記カウンタ値記憶手段の
出力データに対して予め設定された値を加算して前記カ
ウンタ値の次の候補値を求める次カウンタ値生成手段
と、前記カウンタ値を初期値に戻すために設定されたプ
リセット値と前記出力データとが一致するという条件又
は外部から供給されたリセット信号が有効であるという
条件が成立した場合に第１の論理レベルとなり、それら
の条件が成立しない場合は第２の論理レベルとなるカウ
ンタ入力選択信号を出力するカウンタ入力選択信号生成
手段と、前記カウンタ入力選択信号が第１の論理レベル
の場合には予め設定されたカウンタ初期値を選択し、前
記カウンタ入力選択信号が第２の論理レベルの場合には
前記候補値を選択し、該選択した値を前記データとして
前記カウンタ値記憶手段に供給するカウンタ入力選択手
段と、外部から供給されたクロック及びカウンタ更新許
可信号と前記リセット信号とを入力し、該カウンタ更新
許可信号又は前記リセット信号が有効な場合、該クロッ
クに同期した前記カウンタ値更新信号を発生するカウン
タ値更新信号生成手段とを、備えている。

【０００５】第２の発明では、第１の発明のカウンタ入
力選択信号生成手段を、カウンタ値を初期値に戻すため
に設定されたプリセット値と前記カウンタ値記憶手段の
出力データとが一致した場合に活性を示すカウンタ初期
化信号を出力する比較回路と、前記カウンタ初期化信号
が活性を示しているか又は外部から供給されたリセット
信号が活性を示しているという条件が成立した場合に第
１の論理レベルとなり、それらの条件が成立しない場合
は第２の論理レベルとなるカウンタ入力選択信号を出力
するＯＲ回路とで構成している。第１及び第２の発明に
よれば、以上のように同期カウンタを構成したので、カ
ウンタ更新許可信号又はリセット信号が有効な場合、カ
ウンタ値更新信号生成手段からクロックに同期したカウ
ンタ値更新信号が発生される。カウンタ値記憶手段はカ
ウンタ入力選択手段から与えられたデータをカウンタ値
更新信号に同期して取り込み、この取り込んだデータを
カウンタ値として出力する。第３の発明では、外部から
供給されたクロックとリセット信号とカウンタ更新許可
信号と、予め設定されたカウンタ初期値とカウンタ値を
初期値に戻すために設定されたプリセット値とを入力
し、カウンタ初期化信号を出力する第１の同期カウンタ
モジュールと、前記クロックと前記リセット信号と、予
め設定された独自のカウンタ初期値とカウンタ値を初期
値に戻すために設定された独自のプリセット値とをそれ
ぞれ入力し、カウンタ初期化信号をそれぞれ出力するＮ
段の第２の同期カウンタモジュールと、前記第１の同期
カウンタモジュール及び第２の同期カウンタモジュール
のうち、前段の同期カウンタモジュールから供給された
カウンタ初期化信号が活性を示した場合に前記カウンタ
更新許可信号を後段の同期カウンタモジュールに供給す
ることにより、該前段の同期カウンタモジュールと該後
段の同期カウンタモジュールとを連動させるＮ個の連動
手段とで構成している。

【０００６】そして、前記第１の同期カウンタモジュー
ルを、第１の発明のカウンタ値記憶手段と次カウンタ値
生成手段とカウンタ入力選択手段とカウンタ値更新信号
生成手段と、第２の発明の比較回路とＯＲ回路とで構成
している。又、前記Ｎ段の第２の同期カウンタモジュー
ルを、第１の発明のカウンタ値記憶手段と次カウンタ値
生成手段とカウンタ入力選択手段と、第２の発明の比較
回路とＯＲ回路と、前記クロック及び前記連動手段から
供給されたカウンタ更新許可信号と前記リセット信号と
を入力し、該カウンタ更新許可信号又は前記リセット信
号が有効な場合、該クロックに同期した前記カウンタ値
更新信号を発生するカウンタ値更新信号生成手段とでそ
れぞれ構成している。更に、前記Ｎ個の連動手段を、前
記前段の同期カウンタモジュールから供給されたカウン
タ初期化信号と前記外部から供給されたカウンタ更新許
可信号との論理積をとるＡＮＤ回路でそれぞれ構成して
いる。この第３の発明によれば、前段の同期カウンタモ
ジュールにおいて、カウンタ更新許可信号又はリセット
信号が有効な場合、カウンタ値更新信号生成手段からク
ロックに同期したカウンタ値更新信号が発生される。カ
ウンタ値記憶手段はカウンタ入力選択手段から与えられ
たデータをカウンタ値更新信号に同期して取り込み、こ
の取り込んだデータをカウンタ値として出力する。この
カウンタ値が初期値からプリセット値までカウントアッ
プされると、それに連動して後段の同期カウンタモジュ
ールのカウンタ値がカウントアップされる。従って、前
記課題を解決できるのである。

【０００７】

【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示す同期カウンタの
回路図である。この同期カウンタは、カウンタ値記憶手
段であるラッチ回路１と次カウンタ値生成手段である加
算器２とカウンタ入力選択手段である選択回路３とカウ
ンタ入力選択信号生成手段４とカウンタ値更新信号生成
手段５とを備えている。ラッチ回路１は例えば４ビット
のＦＦで構成され、選択回路３から与えられたデータで
あるカウンタ入力値Ｓ３をカウンタ値更新信号生成手段
５から出力されたカウンタ値更新信号Ｓ５に同期して取
り込み、該取り込んだデータをカウンタ値Ｓ１として出
力する回路である。ラッチ回路１の出力側は、加算器２
の第１の入力側に接続されている。加算器２の第２の入
力側には、予め設定された値の例えば“１”が入力され
るようになっている。加算器２は、カウンタ出力値Ｓ１
と“１”とを加算してカウンタ値Ｓ１の次の候補値であ
る次カウンタ値Ｓ２として出力する機能を有している。
加算器２の出力側は、選択回路３の第１の入力側に接続
されている。選択回路３の第２の入力側には、予め設定
されたカウンタ初期値ｍ（本実施形態では、ｍ＝４）が
入力されるようになっている。選択回路３は、カウンタ
入力選択信号Ｓ４が低レベル（以下、“Ｌ”という）の
場合に次カウンタ値Ｓ２を選択し、高レベル（以下、
“Ｈ”という）の場合にカウンタ初期値ｍを選択し、前
記カウンタ入力値Ｓ３として出力する回路である。選択
回路３の出力側は、ラッチ回路１に接続されている。

【０００８】カウンタ入力選択信号生成手段４は、比較
回路４ａと２入力ＯＲ回路４ｂとを備えている。ラッチ
回路１の出力側は、この比較回路４ａの第１の入力側に
も接続されている。比較回路４ａの第２の入力側には、
カウンタ出力値Ｓ１を初期値に戻すために設定されたプ
リセット値であるカウンタ初期化要求値ｑ（本実施形態
では、ｑ＝６）が入力されるようになっている。比較回
路４ａはカウンタ出力値Ｓ１とカウンタ初期化要求値ｑ
とを比較し、その比較結果が一致したときに“Ｈ”のカ
ウンタ初期化信号Ｓ４ａを出力し、一致しないときに
“Ｌ”を出力する回路である。比較回路４ａの出力端子
は、ＯＲ回路４ｂの第１の入力端子に接続されている。
ＯＲ回路４ｂの第２の入力端子には、外部から供給され
たリセット信号ｒが入力されるようになっている。ＯＲ
回路４ｂは、カウンタ初期化信号Ｓ４ａ又はリセット信
号ｒに基づいてカウンタ入力選択信号Ｓ４を出力する回
路である。ＯＲ回路４ｂの出力端子は、選択回路３の選
択信号入力端子に接続されている。

【０００９】カウンタ値更新信号生成手段５は、ＯＲ回
路５ａとＦＦ５ｂとインバータ５ｃと２入力ＡＮＤ回路
５ｄとで構成されている。ＯＲ回路５ａの第１の入力端
子には、リセット信号ｒが入力されるようになってい
る。又、ＯＲ回路５ａの第２の入力端子には、外部から
供給されたカウンタ更新許可信号ｐが入力されるように
なっている。ＯＲ回路５ａの出力端子は、ＦＦ５ｂのデ
ータ入力端子Ｄに接続されている。インバータ５ｃの入
力端子には、クロックｃｋが入力されるようになってい
る。インバータ５ｃの出力端子は、ＦＦ５ｂのクロック
入力端子ＣＫに接続されている。ＦＦ５ｂは、インバー
タ５ｃの出力信号Ｓ５ｃの立上りエッジでＯＲ回路５ａ
の出力信号Ｓ５ａを保持し、この保持した値を出力信号
５ｂとして出力する回路である。ＦＦ５ｂの出力端子Ｑ
は、ＡＮＤ回路５ｄの第１の入力端子に接続されてい
る。ＡＮＤ回路５ｄの第２の入力端子には、クロックｃ
ｋが入力されるようになっている。ＡＮＤ回路５ｄは、
出力信号５ｂとクロックｃｋとの論理積を取り、前記カ
ウンタ更新信号Ｓ５を出力する回路である。ＡＮＤ回路
５ｄの出力端子は、ラッチ回路１のクロック入力端子Ｃ
Ｋに接続されている。このカウンタ値更新信号生成手段
５は、カウンタ更新許可信号ｐ又はリセット信号ｒが有
効な場合、クロックｃｋに同期したカウンタ値更新信号
Ｓ５を発生してラッチ回路１に供給する機能を有してい
る。

【００１０】図２は、図１の動作を説明するためのタイ
ムチャートであり、縦軸に論理レベル、及び横軸に時間
がとられている。但し、カウンタ出力値Ｓ１及びカウン
タ入力値Ｓ３は、数値で表示されている。この図を参照
しつつ、図１の動作を説明する。時刻ｔ１において、リ
セット信号ｒが“Ｈ”になると、カウンタ入力選択信号
Ｓ４が“Ｈ”になる。すると、選択回路３はカウンタ初
期値ｍ（本実施形態では、ｍ＝４）を選択し、カウンタ
入力値Ｓ３は“４”になる。時刻ｔ２において、クロッ
クｃｋの立ち下がりエッジに同期してＦＦ５ｂの出力信
号Ｓ５ｂが“Ｈ”になり、クロックｃｋに同期してカウ
ンタ更新信号Ｓ５が出力される。時刻ｔ３において、カ
ウンタ更新信号Ｓ５の立上りエッジに同期してラッチ回
路１が更新され、カウンタ出力値Ｓ１が“４”になる。
時刻ｔ４において、リセット信号ｒが“Ｌ”になると、
カウンタ入力選択信号Ｓ４が“Ｌ”になる。すると、選
択回路３は次カウンタ入力値Ｓ２を選択する。カウンタ
出力値Ｓ１は“４”なので、次カウンタ入力値Ｓ２は加
算器２で“１”加算された“５”になり、カウンタ入力
値Ｓ３は“５”になる。

【００１１】時刻ｔ５において、カウンタ更新許可信号
ｐが“Ｈ”になる。すると、クロックｃｋの立ち下がり
エッジに同期してＦＦ５ｂの出力信号Ｓ５ｂが“Ｈ”に
なり、クロックｃｋに同期してカウンタ更新信号Ｓ５が
出力される。時刻ｔ６において、カウンタ更新信号Ｓ５
の立上りエッジに同期してラッチ回路１が更新され、カ
ウンタ出力値Ｓ１が“５”になる。カウンタ出力値Ｓ１
が“５”になると、時刻ｔ７において、カウンタ入力値
Ｓ３が“６”になる。時刻ｔ８において、再び、カウン
タ更新許可信号ｐが“Ｈ”になると、カウンタ更新信号
Ｓ５の立上りエッジに同期してラッチ回路１が更新さ
れ、時刻ｔ９において、カウンタ出力値Ｓ１が“６”に
なる。カウンタ出力値Ｓ１が“６”になると、カウンタ
初期化要求値ｑが“６”なので、カウンタ初期化信号Ｓ
４ａが“Ｈ”になり、時刻ｔ１０において、カウンタ入
力選択信号Ｓ４が“Ｈ”になる。カウンタ入力選択信号
Ｓ４が“Ｈ”になると、選択回路３はカウンタ初期値ｍ
（ｍ＝４）を選択し、カウンタ入力値Ｓ３は“４”にな
る。又、クロックｃｋの立ち下がりエッジに同期してＦ
Ｆ５ｂの出力信号Ｓ５ｂが“Ｈ”になり、カウンタ更新
信号Ｓ５が出力される。カウンタ更新信号Ｓ５の立上り
エッジに同期してラッチ回路１が更新され、時刻ｔ１１
において、カウンタ出力値Ｓ１が“４”になる。以上の
ように、この第１の実施形態では、同期カウンタの構成
を、カウンタ出力値Ｓ１を更新する必要がある場合、即
ちリセット信号ｒが“Ｈ”になった場合又はカウンタ更
新許可信号ｐが“Ｈ”になった場合にのみクロックｃｋ
に同期してカウンタ更新信号Ｓ５をラッチ回路１に供給
する構成にしたので、従来の同期カウンタよりも消費電
力を低減することができる。

【００１２】第２の実施形態 図３は、本発明の第２の実施形態を示す同期カウンタの
回路図であり、第１の実施形態を示す図１中の要素と共
通の要素には共通の符号が付されている。この同期カウ
ンタは、第１の同期カウンタモジュールＡ、第２の同期
カウンタモジュールＢ及び連動手段である２入力ＡＮＤ
回路２０を備えている。同期カウンタモジュールＡで
は、選択回路３の第２の入力側には、カウンタ初期値ｍ
Ａ（本実施形態では、ｍＡ＝３）が入力されるようにな
っている。比較回路４ａの第２の入力側には、予め設定
されたカウンタ初期化要求値ｑＡ（本実施形態では、ｑ
Ａ＝６）が入力されるようになっている。他は、図１と
同様の構成である。同期カウンタモジュールＢは、ラッ
チ回路１１と加算器１２と選択回路１３と比較回路１４
ａとＯＲ回路１４ｂとＯＲ回路１５ａとＦＦ１５ｂとイ
ンバータ１５ｃと２入力ＡＮＤ回路１５ｄとを備え、同
期カウンタモジュールＡと同様に接続されている。選択
回路１３の第２の入力側には、カウンタ初期値ｍＢ（本
実施形態では、ｍＢ＝３）が入力されるようになってい
る。比較回路１４ａの第２の入力側には、予め設定され
たカウンタ初期化要求値ｑＢ（本実施形態では、ｑＢ＝
５）が入力されるようになっている。更に、同期カウン
タモジュールＡ中の比較回路４ａの出力端子は、ＡＮＤ
回路２０の第１の入力端子に接続されている。ＡＮＤ回
路２０の第２の入力端子には、カウンタ更新許可信号ｐ
が入力されるようになっている。ＡＮＤ回路２０の出力
端子は、同期カウンタモジュールＢ中のＯＲ回路１５ａ
の第２の入力端子に接続されている。

【００１３】図４は、図３の動作を説明するためのタイ
ムチャートであり、縦軸に論理レベル、及び横軸に時間
がとられている。但し、カウンタ出力値Ｓ１，Ｓ１１及
びカウンタ入力値Ｓ３，Ｓ１３は、数値で表示されてい
る。この図を参照しつつ、図３の動作を説明する。時刻
ｔ１において、リセット信号ｒが“Ｈ”になると、カウ
ンタ入力選択信号４ｂ，１４ｂが“Ｈ”になり、選択回
路３，１３はカウンタ初期値ｍＡ，ｍＢを選択し、カウ
ンタ入力値Ｓ３，Ｓ１３が“３”になる。時刻ｔ２にお
いて、クロックｃｋの立ち下がりエッジに同期してＦＦ
５ｂ，１５ｂの出力信号Ｓ５ｂ，Ｓ１５ｂが“Ｈ”にな
り、カウンタ更新信号Ｓ５，Ｓ１５が出力される。時刻
ｔ３において、カウンタ更新信号Ｓ５，Ｓ１５の立上り
エッジに同期してカウンタ１，１１が更新され、カウン
タ出力値Ｓ１，Ｓ１１が“３”になる。時刻ｔ４におい
て、リセット信号ｒが“Ｌ”になると、カウンタ入力選
択信号Ｓ４ｂ，Ｓ１４ｂが“Ｌ”になる。すると、選択
回路３，１３は次カウンタ入力値Ｓ２，Ｓ１２を選択す
る。カウンタ出力値Ｓ１，Ｓ１１は“３”なので、次カ
ウンタ入力値Ｓ２，Ｓ１２は加算器２，１２でそれぞれ
“１”加算されて“４”になる。

【００１４】時刻ｔ５において、カウンタ更新許可信号
ｐが“Ｈ”になると、クロックｃｋの立ち下がりエッジ
に同期してＦＦ５ｂの出力信号Ｓ５ｂが“Ｈ”になり、
クロックｃｋに同期してカウンタ更新信号Ｓ５が出力さ
れる。時刻ｔ６において、カウンタ更新信号Ｓ５の立上
りエッジに同期してラッチ回路１が更新され、カウンタ
出力値Ｓ１が“４”になる。このとき、カウンタ初期化
信号Ｓ４ａは“Ｌ”なので、ＡＮＤ回路２０の出力信号
Ｓ２０は“Ｌ”のままである。そのため、ラッチ回路１
１は更新されず、カウンタ出力値Ｓ１１は“３”のまま
である。カウンタ出力値Ｓ１が“４”になると、カウン
タ入力値Ｓ３が“５”になる。時刻ｔ７において、カウ
ンタ更新許可信号ｐが“Ｈ”なので、カウンタ更新信号
Ｓ５の立上りエッジに同期してラッチ回路１が更新さ
れ、カウンタ出力値Ｓ１が“５”になる。時刻ｔ８にお
いて、カウンタ出力値Ｓ１が“６”になると、カウンタ
初期化要求値ｑが“６”なので、比較回路４ａの出力信
号であるカウンタ初期化信号Ｓ４ａが“Ｈ”になり、カ
ウンタ入力選択信号Ｓ４が“Ｈ”になる。すると、選択
回路３はカウンタ初期値ｍＡ（ｍＡ＝３）を選択し、カ
ウンタ入力値Ｓ３は“３”になる。カウンタ初期化信号
Ｓ４ａが“Ｈ”になると、ＡＮＤ回路２０の出力信号Ｓ
２０は“Ｈ”になり、クロックｃｋの立ち下がりエッジ
に同期してＦＦ１５ｂの出力信号Ｓ１５ｂが“Ｈ”にな
り、カウンタ更新信号Ｓ１５が出力される。カウンタ更
新出力信号Ｓ１５の立ち上がりエッジに同期してラッチ
回路１１が更新され、カウンタ出力値Ｓ１１が“４”に
なる。時刻ｔ９において、カウンタ更新信号Ｓ５の立上
りエッジに同期してラッチ回路１が更新され、カウンタ
出力値Ｓ１が“３”になる。

【００１５】以下同様に、同期カウンタモジュールＡの
カウンタ出力値Ｓ１が“３”から“６”までカウントア
ップすると、それに連動して同期カウンタモジュールＢ
のカウンタ出力値Ｓ１１が“１”ずつカウントアップさ
れる。時刻ｔ１０において、カウンタ出力値Ｓ１１が
“５”になると、カウンタ初期化要求値ｑＢが“５”な
ので、比較回路１４ａの出力信号であるカウンタ初期化
信号Ｓ１４ａが“Ｈ”になり、カウンタ入力選択信号Ｓ
１４ｂが“Ｈ”になる。すると、選択回路１３はカウン
タ初期値ｍＢ（ｍＢ＝３）を選択し、カウンタ入力値Ｓ
１３は“３”になる。又、クロックｃｋの立ち下がりエ
ッジに同期してＦＦ１５ｂの出力信号Ｓ１５ｂが“Ｈ”
になり、カウンタ更新出力信号Ｓ１５が出力される。時
刻ｔ１１において、カウンタ更新信号Ｓ１５の立上りエ
ッジに同期してラッチ回路１１が更新され、カウンタ出
力値Ｓ１１が“３”になる。以上のように、この第２の
実施形態では、同期カウンタを、同期カウンタモジュー
ルＡのカウンタ出力値Ｓ１が“３”から“６”までカウ
ントアップすると、それに連動して同期カウンタモジュ
ールＢのカウンタ出力値Ｓ１１が“１”ずつカウントア
ップされる構成にした場合においても、カウンタ出力値
Ｓ１，Ｓ１１を更新する必要がある場合、即ちリセット
信号ｒが“Ｈ”になった場合又はカウンタ更新許可信号
ｐが“Ｈ”になった場合にのみクロックｃｋに同期して
カウンタ更新信号Ｓ５，Ｓ１５をラッチ回路１，１１に
それぞれ供給する構成にしたので、従来の同期カウンタ
よりも消費電力を削減することができる。

【００１６】尚、本発明は上記実施形態に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 実施形態における加算器２，１２の第２の入力
側に入力される値、カウンタ初期値ｍ，ｍＡ，ｍＢ、及
びカウンタ初期化要求値ｑ，ｑＡ，ｑＢは、他の値でも
良い。 （ｂ） 第２の実施形態の同期カウンタは、同期カウン
タモジュール及びＡＮＤ回路を更に追加して構成しても
良い。

【００１７】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、同期カウンタを、カウンタ値を更新する必要
がある場合にのみクロックに同期してカウンタ更新信号
をカウンタ値記憶手段に供給する構成にしたので、従来
の同期カウンタよりも消費電力を低減できる。第２の発
明によれば、同期カウンタを、前段の同期カウンタモジ
ュールのカウンタ値が初期値から該カウンタ値を初期値
に戻すために設定されたプリセット値までカウントアッ
プすると、それに連動して後段の同期カウンタモジュー
ルのカウンタ値がカウントアップされる構成にした場合
においても、各同期カウンタモジュールのカウンタ値を
更新する必要がある場合にのみクロックに同期して各カ
ウンタ更新信号を各同期カウンタモジュールのカウンタ
値記憶手段にそれぞれ供給する構成にしたので、従来の
同期カウンタよりも消費電力を削減できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の同期カウンタの回路
図である。

【図２】図１のタイムチャートである。

【図３】本発明の第２の実施形態の同期カウンタの回路
図である。

【図４】図３のタイムチャートである。

【符号の説明】

１，１１ ラッチ回路（カウンタ
値記憶手段） ２，１２ 加算器（次カウンタ値
生成手段） ３，１３ 選択回路（カウンタ入
力選択手段） ４，１４ カウンタ入力選択信号
生成手段 ４ａ，１４ａ 比較回路（カウンタ入
力選択信号生成手段） ４ｂ，１４ｂ ＯＲ回路（カウンタ入
力選択信号生成手段） ５，１５ カウンタ値更新信号生
成手段 ２０ ＡＮＤ回路（連動手
段） Ａ，Ｂ 同期カウンタモジュー
ル

Claims (3)

【特許請求の範囲】
1. 【請求項１】 与えられたデータをカウンタ値更新信号
   に同期して取り込み、該取り込んだデータをカウンタ値
   として出力するカウンタ値記憶手段と、 前記カウンタ値記憶手段の出力データに対して予め設定
   された値を加算して前記カウンタ値の次の候補値を求め
   る次カウンタ値生成手段と、 前記カウンタ値を初期値に戻すために設定されたプリセ
   ット値と前記出力データとが一致するという条件又は外
   部から供給されたリセット信号が有効であるという条件
   が成立した場合に第１の論理レベルとなり、それらの条
   件が成立しない場合は第２の論理レベルとなるカウンタ
   入力選択信号を出力するカウンタ入力選択信号生成手段
   と、 前記カウンタ入力選択信号が第１の論理レベルの場合に
   は予め設定されたカウンタ初期値を選択し、前記カウン
   タ入力選択信号が第２の論理レベルの場合には前記候補
   値を選択し、該選択した値を前記データとして前記カウ
   ンタ値記憶手段に供給するカウンタ入力選択手段と、 外部から供給されたクロック及びカウンタ更新許可信号
   と前記リセット信号とを入力し、該カウンタ更新許可信
   号又は前記リセット信号が有効な場合、該クロックに同
   期した前記カウンタ値更新信号を発生するカウンタ値更
   新信号生成手段とを、 備えたことを特徴とする同期カウンタ。
2. 【請求項２】 前記カウンタ入力選択信号生成手段は、 前記プリセット値と前記出力データとが一致した場合に
   活性を示すカウンタ初期化信号を出力する比較回路と、 前記カウンタ初期化信号が活性を示しているか又は外部
   から供給されたリセット信号が活性を示しているという
   条件が成立した場合に第１の論理レベルとなり、それら
   の条件が成立しない場合は第２の論理レベルとなるカウ
   ンタ入力選択信号を出力するＯＲ回路とを、備えたこと
   を特徴とする請求項１記載の同期カウンタ。
3. 【請求項３】 外部から供給されたクロックとリセット
   信号とカウンタ更新許可信号と、予め設定されたカウン
   タ初期値とカウンタ値を初期値に戻すために設定された
   プリセット値とを入力し、カウンタ初期化信号を出力す
   る第１の同期カウンタモジュールと、 前記クロックと前記リセット信号と、予め設定された独
   自のカウンタ初期値とカウンタ値を初期値に戻すために
   設定された独自のプリセット値とをそれぞれ入力し、カ
   ウンタ初期化信号をそれぞれ出力するＮ段の第２の同期
   カウンタモジュールと、 前記第１の同期カウンタモジュール及び第２の同期カウ
   ンタモジュールのうち、前段の同期カウンタモジュール
   から供給されたカウンタ初期化信号が活性を示した場合
   に前記カウンタ更新許可信号を後段の同期カウンタモジ
   ュールに供給することにより、該前段の同期カウンタモ
   ジュールと該後段の同期カウンタモジュールとを連動さ
   せるＮ個の連動手段とを備え、 前記第１の同期カウンタモジュールは、 請求項１記載のカウンタ値記憶手段と次カウンタ値生成
   手段とカウンタ入力選択手段とカウンタ値更新信号生成
   手段と、請求項２記載の比較回路とＯＲ回路とを有し、 前記Ｎ段の第２の同期カウンタモジュールは、 請求項１記載のカウンタ値記憶手段と次カウンタ値生成
   手段とカウンタ入力選択手段と、 請求項２記載の比較回路とＯＲ回路と、 前記クロック及び前記連動手段から供給されたカウンタ
   更新許可信号と前記リセット信号とを入力し、該カウン
   タ更新許可信号又は前記リセット信号が有効な場合、該
   クロックに同期した前記カウンタ値更新信号を発生する
   カウンタ値更新信号生成手段とをそれぞれ有し、 前記Ｎ個の連動手段は、前記前段の同期カウンタモジュ
   ールから供給されたカウンタ初期化信号と前記外部から
   供給されたカウンタ更新許可信号との論理積をとるＡＮ
   Ｄ回路でそれぞれ構成したことを特徴とする同期カウン
   タ。