JP3516661B2 - 消費電力制御装置 - Google Patents
消費電力制御装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、演算処理装置の消
費電力を制御する消費電力制御装置に関する。
費電力を制御する消費電力制御装置に関する。
【０００２】
【従来の技術】情報処理装置等を構成する演算処理装置
は、その動作状態によって消費電力が変化する。近年、
演算処理装置の大消費電力化に伴い、その消費電力の変
化量もより大きくなる傾向にある。そのため、演算処理
装置に電源を供給する電源回路はその変化に追従するこ
とができず、電源変動が生じて演算処理装置の安定動作
に支障をきたしている。このようなことから、従来は、
電源回路のスイッチング速度を高速化することで演算処
理装置の消費電力の変化に追従できるようにしたり、一
方、演算処理装置の電源ラインに多数のコンデンサや大
容量のコンデンサを搭載することで電源変動を吸収する
方法がとられていた。
は、その動作状態によって消費電力が変化する。近年、
演算処理装置の大消費電力化に伴い、その消費電力の変
化量もより大きくなる傾向にある。そのため、演算処理
装置に電源を供給する電源回路はその変化に追従するこ
とができず、電源変動が生じて演算処理装置の安定動作
に支障をきたしている。このようなことから、従来は、
電源回路のスイッチング速度を高速化することで演算処
理装置の消費電力の変化に追従できるようにしたり、一
方、演算処理装置の電源ラインに多数のコンデンサや大
容量のコンデンサを搭載することで電源変動を吸収する
方法がとられていた。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来技術では、電源回路のスイッチング速度の高速化によ
り電源回路が複雑になるため、設計コストや部品コスト
が増大する。一方、電源ラインにコンデンサを搭載する
方法においても、部品の追加や、それらを搭載するエリ
アを設けるための構造設計が必要となり、コストの増大
につながっていた。また、演算処理装置が、一時的に消
費電力の変化の激しい処理（プログラム）を実行するよ
うな場合には、コンデンサの応答速度の限界もあり、こ
れによる電源変動を吸収することができず、誤動作する
ことがあった。
来技術では、電源回路のスイッチング速度の高速化によ
り電源回路が複雑になるため、設計コストや部品コスト
が増大する。一方、電源ラインにコンデンサを搭載する
方法においても、部品の追加や、それらを搭載するエリ
アを設けるための構造設計が必要となり、コストの増大
につながっていた。また、演算処理装置が、一時的に消
費電力の変化の激しい処理（プログラム）を実行するよ
うな場合には、コンデンサの応答速度の限界もあり、こ
れによる電源変動を吸収することができず、誤動作する
ことがあった。
【０００４】本発明は、上記問題点に鑑みてなされたも
ので、演算処理装置における消費電力の変化量を低減
し、演算処理装置の動作を安定化することのできる消費
電力制御装置を提供することを目的とする。
ので、演算処理装置における消費電力の変化量を低減
し、演算処理装置の動作を安定化することのできる消費
電力制御装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】請求項１に記載の発明
は、演算処理回路に供給されるクロック信号から複数の
異なる遅延時間を有する遅延クロック信号を発生し、ク
ロック選択信号により選択された１つの遅延クロック信
号を出力するクロック遅延回路と、前記遅延クロック信
号に同期して動作し、所定の電力を消費する消費電力制
御回路を備え、前記クロック選択信号により前記遅延ク
ロック信号を選択し、前記演算処理回路の消費電力の変
化が最小となるように前記消費電力制御回路の消費電力
により補正することを特徴とする。請求項２に記載の発
明は、請求項１に記載の発明において、前記クロック選
択信号は、所定の外部制御装置から入力されるクロック
選択信号ことを特徴とする。請求項３に記載の発明は、
請求項２に記載の発明において、前記遅延クロック信号
は、ソフトウェア制御により選択されることを特徴とす
る。請求項４に記載の発明は、請求項１から請求項３の
何れかに記載の発明において、前記クロック遅延回路及
び前記消費電力制御回路は、所定の論理回路により構成
されることを特徴とする。
は、演算処理回路に供給されるクロック信号から複数の
異なる遅延時間を有する遅延クロック信号を発生し、ク
ロック選択信号により選択された１つの遅延クロック信
号を出力するクロック遅延回路と、前記遅延クロック信
号に同期して動作し、所定の電力を消費する消費電力制
御回路を備え、前記クロック選択信号により前記遅延ク
ロック信号を選択し、前記演算処理回路の消費電力の変
化が最小となるように前記消費電力制御回路の消費電力
により補正することを特徴とする。請求項２に記載の発
明は、請求項１に記載の発明において、前記クロック選
択信号は、所定の外部制御装置から入力されるクロック
選択信号ことを特徴とする。請求項３に記載の発明は、
請求項２に記載の発明において、前記遅延クロック信号
は、ソフトウェア制御により選択されることを特徴とす
る。請求項４に記載の発明は、請求項１から請求項３の
何れかに記載の発明において、前記クロック遅延回路及
び前記消費電力制御回路は、所定の論理回路により構成
されることを特徴とする。
【０００６】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。図１は本実施の形態によ
る消費電力制御装置を用いた演算処理装置全体の構成を
示した図である。この図において、演算処理装置５０
は、クロック遅延回路１０及び消費電力制御回路２０か
らなる本実施の形態による消費電力制御装置３０と、演
算処理回路４０から構成される。また、上記各回路は、
それぞれ論理回路の組み合わせにより構成される。
いて図面を参照して説明する。図１は本実施の形態によ
る消費電力制御装置を用いた演算処理装置全体の構成を
示した図である。この図において、演算処理装置５０
は、クロック遅延回路１０及び消費電力制御回路２０か
らなる本実施の形態による消費電力制御装置３０と、演
算処理回路４０から構成される。また、上記各回路は、
それぞれ論理回路の組み合わせにより構成される。
【０００７】クロック遅延回路１０は、演算処理回路４
０に入力されるクロック信号Ａ４０から複数の異なる遅
延の遅延クロック信号を発生し、それらのうち、クロッ
ク選択信号Ａ１０によって選択された１つの遅延クロッ
ク信号Ａ１１を出力する。図２は、クロック遅延回路１
０の構成を示した図で、入力されたクロック信号Ａ４０
に対して異なる遅延を発生する遅延回路１１〜１３と、
クロック選択信号Ａ１０に基づき、各遅延回路１１〜１
３によって遅延されたクロック信号Ａ４０から何れか１
つを選択して遅延クロック信号Ａ１１を出力する選択回
路１４からなる。ここで、遅延回路１１〜１３は、それ
ぞれ異なる複数個の反転回路１５で構成され、それぞれ
が異なる遅延時間を有する。上記した遅延クロック信号
Ａ１１によって消費電力制御回路２０を駆動することで
演算処理回路４０の消費電力の変化を補正している。な
お、クロック選択信号Ａ１０は外部の制御装置から入力
することが可能であり、例えば演算処理装置５０を搭載
した情報処理装置のソフトウェア制御により、その情報
処理装置のＣＰＵ（中央演算装置）等でクロック選択信
号Ａ１０を発生し、入力してもよい。
０に入力されるクロック信号Ａ４０から複数の異なる遅
延の遅延クロック信号を発生し、それらのうち、クロッ
ク選択信号Ａ１０によって選択された１つの遅延クロッ
ク信号Ａ１１を出力する。図２は、クロック遅延回路１
０の構成を示した図で、入力されたクロック信号Ａ４０
に対して異なる遅延を発生する遅延回路１１〜１３と、
クロック選択信号Ａ１０に基づき、各遅延回路１１〜１
３によって遅延されたクロック信号Ａ４０から何れか１
つを選択して遅延クロック信号Ａ１１を出力する選択回
路１４からなる。ここで、遅延回路１１〜１３は、それ
ぞれ異なる複数個の反転回路１５で構成され、それぞれ
が異なる遅延時間を有する。上記した遅延クロック信号
Ａ１１によって消費電力制御回路２０を駆動することで
演算処理回路４０の消費電力の変化を補正している。な
お、クロック選択信号Ａ１０は外部の制御装置から入力
することが可能であり、例えば演算処理装置５０を搭載
した情報処理装置のソフトウェア制御により、その情報
処理装置のＣＰＵ（中央演算装置）等でクロック選択信
号Ａ１０を発生し、入力してもよい。
【０００８】消費電力制御回路２０は、遅延クロック回
路１０から入力される遅延クロック信号Ａ１１により動
作するＤ型フリップフロップ（以下、「Ｄ−ＦＦ」とい
う）２１と、その出力に順に接続された３つの反転回路
２２からなり、最後段の反転回路２２の出力はＤ−ＦＦ
の入力に帰還されている。この消費電力制御回路２０
は、遅延クロック信号Ａ１１に同期して常にＤ−ＦＦ２
１の入力（出力）信号が反転する発振回路の特徴を有
し、遅延クロック信号Ａ１１のサイクルで所定の電力を
消費する電力消費回路を構成する。また、演算処理回路
４０の動作を制御する演算回路制御信号Ａ１２は、演算
処理回路４０に入力されると共にＤ−ＦＦ２１に入力さ
れ、演算処理回路４０が動作する場合は、これに応じて
Ｄ−ＦＦ２１、即ち消費電力制御回路２０も動作する。
路１０から入力される遅延クロック信号Ａ１１により動
作するＤ型フリップフロップ（以下、「Ｄ−ＦＦ」とい
う）２１と、その出力に順に接続された３つの反転回路
２２からなり、最後段の反転回路２２の出力はＤ−ＦＦ
の入力に帰還されている。この消費電力制御回路２０
は、遅延クロック信号Ａ１１に同期して常にＤ−ＦＦ２
１の入力（出力）信号が反転する発振回路の特徴を有
し、遅延クロック信号Ａ１１のサイクルで所定の電力を
消費する電力消費回路を構成する。また、演算処理回路
４０の動作を制御する演算回路制御信号Ａ１２は、演算
処理回路４０に入力されると共にＤ−ＦＦ２１に入力さ
れ、演算処理回路４０が動作する場合は、これに応じて
Ｄ−ＦＦ２１、即ち消費電力制御回路２０も動作する。
【０００９】演算処理回路４０は、演算処理装置５０に
おける演算処理を行なう回路であり、演算データＡ４
１，Ａ４２をそれぞれ一時的に記憶する２つのＤ−ＦＦ
４１と、各Ｄ−ＦＦ４１から出力される各演算データに
対して所定の演算処理を行なう論理演算ユニット４３、
及び論理演算ユニット４３から出力される演算結果を一
時的に記憶するＤ−ＦＦ４２からなる。この演算処理回
路４０の各処理はクロック信号Ａ４０に同期して行なわ
れる。
おける演算処理を行なう回路であり、演算データＡ４
１，Ａ４２をそれぞれ一時的に記憶する２つのＤ−ＦＦ
４１と、各Ｄ−ＦＦ４１から出力される各演算データに
対して所定の演算処理を行なう論理演算ユニット４３、
及び論理演算ユニット４３から出力される演算結果を一
時的に記憶するＤ−ＦＦ４２からなる。この演算処理回
路４０の各処理はクロック信号Ａ４０に同期して行なわ
れる。
【００１０】上記構成により、クロック遅延回路１０か
ら出力する遅延クロック信号Ａ１１をクロック選択信号
Ａ１０により選択し、消費電力制御回路２０の消費電力
のピークと演算処理回路４０の消費電力のピークとなる
タイミングをずらすことで、演算処理回路４０の消費電
力の変化を消費電力制御回路２０の消費電力によって補
正し、演算処理装置５０消費電力の変化量を低減するこ
とができる。
ら出力する遅延クロック信号Ａ１１をクロック選択信号
Ａ１０により選択し、消費電力制御回路２０の消費電力
のピークと演算処理回路４０の消費電力のピークとなる
タイミングをずらすことで、演算処理回路４０の消費電
力の変化を消費電力制御回路２０の消費電力によって補
正し、演算処理装置５０消費電力の変化量を低減するこ
とができる。
【００１１】また、消費電力制御回路２０の動作が不要
な場合には、クロック選択信号Ａ１０により選択回路１
４で「０」を選択して動作を停止することができる。
な場合には、クロック選択信号Ａ１０により選択回路１
４で「０」を選択して動作を停止することができる。
【００１２】なお、クロック選択信号Ａ１０をソフトウ
ェア制御された外部制御装置から入力し、遅延クロック
信号Ａ１１を選択することで、演算処理装置５０の設置
環境等により演算処理回路４０による電力消費のパター
ンが変化した場合でも、ハードウェアを変更することな
く対応でき、また、演算処理回路５０の消費電力をモニ
タしながらリアルタイムに遅延クロック信号Ａ１１を選
択し、当該消費電力の変化量を最小となるように最適化
できる。
ェア制御された外部制御装置から入力し、遅延クロック
信号Ａ１１を選択することで、演算処理装置５０の設置
環境等により演算処理回路４０による電力消費のパター
ンが変化した場合でも、ハードウェアを変更することな
く対応でき、また、演算処理回路５０の消費電力をモニ
タしながらリアルタイムに遅延クロック信号Ａ１１を選
択し、当該消費電力の変化量を最小となるように最適化
できる。
【００１３】次に、図３を参照して本実施の形態の動作
について説明する。図３は演算処理装置５０における各
クロック信号とそれによる消費電力を示したタイミング
チャートである。この図において、消費電力Ｐ１は演算
処理回路４０の消費電力、消費電力Ｐ２は、クロック信
号Ａ４０に対する遅延「０」なる遅延クロック信号Ａ１
１（本実施の形態では図示していない）による消費電力
制御回路２０の消費電力、消費電力Ｐ３はクロック信号
Ａ４０に対する遅延「Ａ」なる遅延クロック信号Ａ１１
による消費電力制御回路２０の消費電力、消費電力Ｐ４
は遅延クロック信号Ａ１１が遅延「Ａ」の場合における
演算処理装置５０の消費電力、消費電力Ｐ６は従来の演
算処理装置の消費電力をそれぞれ示している。
について説明する。図３は演算処理装置５０における各
クロック信号とそれによる消費電力を示したタイミング
チャートである。この図において、消費電力Ｐ１は演算
処理回路４０の消費電力、消費電力Ｐ２は、クロック信
号Ａ４０に対する遅延「０」なる遅延クロック信号Ａ１
１（本実施の形態では図示していない）による消費電力
制御回路２０の消費電力、消費電力Ｐ３はクロック信号
Ａ４０に対する遅延「Ａ」なる遅延クロック信号Ａ１１
による消費電力制御回路２０の消費電力、消費電力Ｐ４
は遅延クロック信号Ａ１１が遅延「Ａ」の場合における
演算処理装置５０の消費電力、消費電力Ｐ６は従来の演
算処理装置の消費電力をそれぞれ示している。
【００１４】消費電力Ｐ１は、クロック信号Ａ４０の立
ち上がりに同期して（時刻ｔ０）演算処理回路４０の状
態が変化するにつれて増加し、時刻ｔ１でピークに達す
る。そして、演算処理回路４０の動作が安定するクロッ
ク信号Ａ４０のサイクルの後半には消費電力Ｐ１は減少
し、時刻ｔ２で最小値に落ち着く。このように演算処理
回路４０の消費電力Ｐ１、即ち、従来の演算処理装置の
消費電力Ｐ６はクロック信号Ａ４０のサイクルで変化す
る。消費電力Ｐ２は、遅延クロック信号Ａ１１が遅延
「０」の場合、即ち、クロック信号Ａ４０と同一のタイ
ミングのクロック信号により消費電力制御回路２０が動
作した時の消費電力を示している。消費電力Ｐ２は、消
費電力Ｐ１と同様にクロック信号の立上り（時刻ｔ０）
に同期して増加し、時刻ｔ３でピークに達し、その後減
少して時刻ｔ４で最小値に落ち着く。このときの演算処
理装置５０の消費電力は消費電力Ｐ４で示される。消費
電力Ｐ４は、消費電力１と消費電力２の合計により表さ
れ、その変化量は消費電力Ｐ１よりも増加し、悪化して
いる。
ち上がりに同期して（時刻ｔ０）演算処理回路４０の状
態が変化するにつれて増加し、時刻ｔ１でピークに達す
る。そして、演算処理回路４０の動作が安定するクロッ
ク信号Ａ４０のサイクルの後半には消費電力Ｐ１は減少
し、時刻ｔ２で最小値に落ち着く。このように演算処理
回路４０の消費電力Ｐ１、即ち、従来の演算処理装置の
消費電力Ｐ６はクロック信号Ａ４０のサイクルで変化す
る。消費電力Ｐ２は、遅延クロック信号Ａ１１が遅延
「０」の場合、即ち、クロック信号Ａ４０と同一のタイ
ミングのクロック信号により消費電力制御回路２０が動
作した時の消費電力を示している。消費電力Ｐ２は、消
費電力Ｐ１と同様にクロック信号の立上り（時刻ｔ０）
に同期して増加し、時刻ｔ３でピークに達し、その後減
少して時刻ｔ４で最小値に落ち着く。このときの演算処
理装置５０の消費電力は消費電力Ｐ４で示される。消費
電力Ｐ４は、消費電力１と消費電力２の合計により表さ
れ、その変化量は消費電力Ｐ１よりも増加し、悪化して
いる。
【００１５】一方、消費電力Ｐ３は、遅延クロック信号
Ａ１１が遅延「Ａ」の場合の、消費電力制御回路２０の
消費電力を示し、消費電力Ｐ２を遅延「Ａ」だけシフト
したものである。このときの演算処理装置５０の消費電
力は消費電力Ｐ５で示される。消費電力Ｐ５は、消費電
力Ｐ４と同様に消費電力Ｐ１と諸費電力Ｐ３の合計によ
り表され、消費電力Ｐ３により消費電力Ｐ１の変化分が
補正され、クロック信号Ａ４０のサイクルで一定にな
る。なお、上記した動作説明は、消費電力制御回路２０
により演算処理回路４０の消費電力の変化を完全に補正
する理想的な場合であり、実際には演算処理装置５０の
消費電力を適宜確認しながら当該消費電力の変化量が最
も低減する遅延「Ａ」なる遅延クロック信号Ａ１１を選
択する。このように、クロック選択信号Ａ１０により遅
延「Ａ」となる遅延クロック信号Ａ１１を選択すること
で、演算処理装置５０の消費電力の変化を低減し、安定
化することができる。また、本発明は上述した実施の形
態に限定されず、本発明の要旨を逸脱しない範囲で種々
変更できることは勿論である。例えば、本実施形態にお
いて、クロック遅延回路１０は３つの遅延回路１１〜１
３を有しているが、これよりも少なくても多くてもても
良い、特に、多くした場合には遅延クロック信号の遅延
量の選択範囲が広がり、演算処理装置の消費電力の変化
の低減をより最適化することが可能になる。また、消費
電力制御回路２０の構成は本実施形態に限られることは
なく、演算処理回路４０の消費電力の変化をより適切に
補正するように電力を消費する構成に適宜変更可能であ
る。
Ａ１１が遅延「Ａ」の場合の、消費電力制御回路２０の
消費電力を示し、消費電力Ｐ２を遅延「Ａ」だけシフト
したものである。このときの演算処理装置５０の消費電
力は消費電力Ｐ５で示される。消費電力Ｐ５は、消費電
力Ｐ４と同様に消費電力Ｐ１と諸費電力Ｐ３の合計によ
り表され、消費電力Ｐ３により消費電力Ｐ１の変化分が
補正され、クロック信号Ａ４０のサイクルで一定にな
る。なお、上記した動作説明は、消費電力制御回路２０
により演算処理回路４０の消費電力の変化を完全に補正
する理想的な場合であり、実際には演算処理装置５０の
消費電力を適宜確認しながら当該消費電力の変化量が最
も低減する遅延「Ａ」なる遅延クロック信号Ａ１１を選
択する。このように、クロック選択信号Ａ１０により遅
延「Ａ」となる遅延クロック信号Ａ１１を選択すること
で、演算処理装置５０の消費電力の変化を低減し、安定
化することができる。また、本発明は上述した実施の形
態に限定されず、本発明の要旨を逸脱しない範囲で種々
変更できることは勿論である。例えば、本実施形態にお
いて、クロック遅延回路１０は３つの遅延回路１１〜１
３を有しているが、これよりも少なくても多くてもても
良い、特に、多くした場合には遅延クロック信号の遅延
量の選択範囲が広がり、演算処理装置の消費電力の変化
の低減をより最適化することが可能になる。また、消費
電力制御回路２０の構成は本実施形態に限られることは
なく、演算処理回路４０の消費電力の変化をより適切に
補正するように電力を消費する構成に適宜変更可能であ
る。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
演算処理回路に供給されるクロック信号から複数の異な
る遅延の遅延クロック信号を選択して消費電力制御回路
を動作させることで、演算処理装置の消費電力の変化量
を低減するので、電源回路のスイッチング速度不足に伴
う演算処理回路の誤動作を防ぎ、演算処理回路を安定に
動作させることができる、また、スイッチング速度の高
速化による電源回路の設計変更やコンデンサを追加する
必要がなく、コストアップを防ぐことができる。
演算処理回路に供給されるクロック信号から複数の異な
る遅延の遅延クロック信号を選択して消費電力制御回路
を動作させることで、演算処理装置の消費電力の変化量
を低減するので、電源回路のスイッチング速度不足に伴
う演算処理回路の誤動作を防ぎ、演算処理回路を安定に
動作させることができる、また、スイッチング速度の高
速化による電源回路の設計変更やコンデンサを追加する
必要がなく、コストアップを防ぐことができる。
【００１７】また、遅延クロック信号を所定の外部制御
装置から選択するようにし、特にソフトウェア制御によ
り遅延クロックの選択を行なうことで、ハードウェアを
変更することなく、設置環境等の影響による消費電力の
変化に容易に対応することができ、演算処理装置の信頼
性を向上することができる。
装置から選択するようにし、特にソフトウェア制御によ
り遅延クロックの選択を行なうことで、ハードウェアを
変更することなく、設置環境等の影響による消費電力の
変化に容易に対応することができ、演算処理装置の信頼
性を向上することができる。
【００１８】また、クロック遅延回路及び消費電力制御
回路は論理回路で構成するようにしたことで、演算処理
回路と合わせて集積回路内に構成することが可能にな
り、また、消費電力制御回路は遅延的な制約がないの
で、その集積回路内で自由な配置が可能になり、演算処
理回路を組み込む集積回路内の未使用の論理回路を利用
し、集積回路としてコストアップすることなく容易に構
成することができる。
回路は論理回路で構成するようにしたことで、演算処理
回路と合わせて集積回路内に構成することが可能にな
り、また、消費電力制御回路は遅延的な制約がないの
で、その集積回路内で自由な配置が可能になり、演算処
理回路を組み込む集積回路内の未使用の論理回路を利用
し、集積回路としてコストアップすることなく容易に構
成することができる。
【図１】 本実施の形態による消費電力制御装置を用い
た演算処理装置全体の構成を示す図である。
た演算処理装置全体の構成を示す図である。
【図２】 本実施の形態によるクロック遅延回路の構成
を示す図である。
を示す図である。
【図３】 本実施の形態による演算処理装置５０の消費
電力を示すタイミングチャートである。
電力を示すタイミングチャートである。
１０ クロック遅延回路
２０ 消費電力制御回路
３０ 消費電力制御装置
４０ 演算処理回路
Ａ１０ クロック選択信号
Ａ１１ 遅延クロック信号
Ａ４０ クロック信号
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 1/04 301
G06F 1/06
G06F 1/26
Claims (4)
- 【請求項１】 演算処理回路に供給されるクロック信号
から複数の異なる遅延時間を有する遅延クロック信号を
発生し、クロック選択信号により選択された１つの遅延
クロック信号を出力するクロック遅延回路と、 前記遅延クロック信号に同期して動作し、所定の電力を
消費する消費電力制御回路を備え、 前記クロック選択信号により前記遅延クロック信号を選
択し、前記演算処理回路の消費電力の変化が最小となる
ように前記消費電力制御回路の消費電力により補正する
ことを特徴とする消費電力制御装置。 - 【請求項２】 前記遅延クロック信号は、所定の外部制
御装置から入力されるクロック選択信号に基づき選択さ
れることを特徴とする請求項１に記載の消費電力制御装
置。 - 【請求項３】 前記遅延クロック信号は、ソフトウェア
制御により選択されることを特徴とする請求項２に記載
の消費電力制御装置。 - 【請求項４】 前記クロック遅延回路及び前記消費電力
制御回路は、所定の論理回路により構成されることを特
徴とする請求項１から請求項３の何れかに記載の消費電
力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JP2002215260A JP2002215260A (ja) | 2002-07-31 |
| JP3516661B2 true JP3516661B2 (ja) | 2004-04-05 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
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-
2001
- 2001-01-22 JP JP2001013371A patent/JP3516661B2/ja not_active Expired - Fee Related
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|---|---|
| JP2002215260A (ja) | 2002-07-31 |
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