JP2014068154A

JP2014068154A - カウンタ回路

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Publication number: JP2014068154A
Application number: JP2012211303A
Authority: JP
Inventors: Masao Nakajima; 雅夫中島
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2012-09-25
Filing date: 2012-09-25
Publication date: 2014-04-17
Anticipated expiration: 2032-09-25
Also published as: JP5954077B2

Abstract

【課題】簡単な構成でカウンタ回路の誤動作の訂正を行うことができるカウンタ回路を提供する。
【解決手段】所定の時間をカウントするカウンタ回路であって、同一クロックに基づいて同じデータを入力して保持する一対のデータ保持回路ＦＦ１，ＦＦ２と、一対のデータ保持回路ＦＦ１，ＦＦ２のそれぞれに保持された複数のデータが入力され、複数のデータの両方の論理が同じ論理である場合は、複数のデータの論理に応じたデータを出力し、複数のデータの一方の論理が第１の論理で他方の論理が第２の論理である場合は、第１の論理のデータ入力に応じたデータを出力する論理回路ＯＲ０，ＯＲ１，ＯＲｎと、論理回路ＯＲ０，ＯＲ１，ＯＲｎの出力のインクリメント演算を行って、演算した結果を一対のデータ保持回路それぞれに出力する演算回路１１と、を備える。
【選択図】図１

Description

本発明は、カウンタ回路に関する。

従来、カウンタ回路は、時間の計測等に用いられている。

例えば、マイコン内に配置されるカウンタ回路は、マイコンが搭載される自動車等の環境において、時間の計測を行う。

そして、マイコンがエンジンのそばに配置された場合には、電磁ノイズ等の影響を受けて、カウンタ回路のビットデータが反転するおそれがある。

また、航空機等にマイコンが搭載された場合には、地上よりも高い高度を航行する航空機は地上よりも強い放射線を受けるので、ソフトエラーによりカウンタ回路のビットデータが反転するおそれがある。

このようなカウンタ回路の誤動作の訂正を行うこととして、ＥＣＣ（ＥｒｒｏｒＣｈｅｃｋ＆Ｃｏｒｒｅｃｔ）回路を配置すること、又は、複数のカウンタ回路を配置して、それらの結果を比較して使用すること等がある。また、マイコンをノイズ等から保護する保護装置を用いることもある。

そのため、カウンタ回路の誤動作の訂正を行うために余分な回路又は装置を用意することが求められる。

特開平８−７９０３０号公報

マイコン内のカウンタ回路が誤動作した結果、予想される状況としては、（１）常に危険を伴うケース、（２）危険性が低いケース、（３）誤動作の内容によって危険を伴う場合と危険性が低い場合の２つがあるケースとに分類される。

このうち、ケース（３）に対しても、カウンタ回路の誤動作に対する対策を十分に行う場合がある。

しかし、ケース（３）では、誤動作の内容によっては危険性が低い場合もあるので、カウンタ回路の誤動作の訂正を行うための対策を少なくすることが求められている。

本明細書では、上述した問題点を解決するカウンタ回路を提供することを目的とする。

本明細書に開示するカウンタ回路の一形態によれば、所定の時間をカウントするカウンタ回路であって、同一クロックに基づいて同じデータを入力して保持する一対のデータ保持回路と、上記一対のデータ保持回路のそれぞれに保持された複数のデータが入力され、上記複数のデータの両方の論理が同じ論理である場合は、上記複数のデータの論理に応じたデータを出力し、上記複数のデータの一方の論理が第１の論理で他方の論理が第２の論理である場合は、上記第１の論理のデータ入力に応じたデータを出力する論理回路と、上記論理回路の出力をインクリメント演算又はデクリメント演算を行って、演算した結果を上記一対のデータ保持回路それぞれに出力する演算回路と、を備える。

また、本明細書に開示するカウンタ回路の一形態によれば、所定の時間をカウントするカウンタ回路であって、同一クロックに基づいて同じデータを入力して保持する一対のデータ保持回路、上記一対のデータ保持回路の内の第１のデータ保持回路の出力に基づいて、インクリメント演算を行って、演算した結果を上記論理回路に出力する第１演算回路と、上記一対のデータ保持回路の内の第２のデータ保持回路の出力に基づいて、インクリメント演算を行って、演算した結果を上記論理回路に出力する第２演算回路と、上記第１演算回路と第２演算回路のそれぞれから出力された複数のデータを論理処理して上記一対のデータ保持回路それぞれに出力する論理回路であって、上記複数のデータの両方の論理が同じ論理である場合は、上記複数のデータの論理に応じたデータを出力し、上記複数のデータの一方の論理が第１の論理で他方の論理が第２の論理である場合は、上記第１の論理のデータ入力に応じたデータを出力する論理回路と、を備える。

上述した本明細書に開示するカウンタ回路の一形態によれば、簡単な構成でカウンタ回路の誤動作の訂正を行うことができる。

また、上述した本明細書に開示するカウンタ回路の一形態によれば、簡単な構成でカウンタ回路の誤動作の訂正を行うことができる。

本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られるだろう。

前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、特許請求の範囲に記載されている本発明を制限するものではない。

本明細書に開示するカウンタ回路の第１実施形態を示す図である。４ビットのカウンタ回路の回路図である。（Ａ）〜（Ｃ）は、第１実施形態のカウンタ回路の動作を説明するタイミングチャートである。本明細書に開示するカウンタ回路の第２実施形態を示す図である。本明細書に開示するカウンタ回路の第３実施形態を示す図である。本明細書に開示するカウンタ回路の第４実施形態を示す図である。本明細書に開示するカウンタ回路の第５実施形態を示す図である。（Ａ）〜（Ｃ）は、第５実施形態のカウンタ回路の動作を説明するタイミングチャートである。本明細書に開示するカウンタ回路の第６実施形態を示す図である。本明細書に開示するカウンタ回路の第７実施形態を示す図である。本明細書に開示するカウンタ回路の第８実施形態を示す図である。本明細書に開示するカウンタ回路を備えたマイコンの一実施形態を示す図である。（Ａ）〜（Ｃ）は、マイコンの動作を説明するタイミングチャートである。本明細書に開示するカウンタ回路の他の例を示す図である。

以下、本明細書で開示するカウンタ回路の好ましい第１実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。

図１は、本明細書に開示するカウンタ回路の第１実施形態を示す図である。

本実施形態のカウンタ回路１０は、同一クロックに基づいて、同じデータを入力して保持する一対のデータ保持回路ＦＦ１，ＦＦ２と、一対のデータ保持回路ＦＦ１，ＦＦ２それぞれの出力に基づいて論理和を求めるＯＲ回路ＯＲ０、ＯＲ１・・・ＯＲｎとを備える。

また、カウンタ回路１０は、ＯＲ回路ＯＲ０、ＯＲ１・・・ＯＲｎから入力した論理和に基づいて、インクリメント演算を行って、演算した結果を出力するインクリメント回路１１を備える。

カウンタ回路１０は、クロック信号に基づいて所定の時間をカウントする際に、電磁ノイズ又は放射線等の影響によりビットデータの反転が生じた場合、カウントする時間が所定の時間よりも短くなることを許容する。しかし、カウンタ回路１０は、電磁ノイズ又は放射線等の影響によりビットデータの反転が生じても、誤動作を訂正して、カウントする時間が所定の時間よりも長くなることを許容しない。

カウンタ回路１０は、ｎ＋１ビットのデータをカウントする。

一対のデータ保持回路ＦＦ１，ＦＦ２それぞれは、同一クロックに基づいて、ｎ＋１個のデータを入力し、入力したｎ＋１個のデータを保持する。

データ保持回路ＦＦ１は、ｎ＋１個の入力部Ｄ０〜Ｄｎと、ｎ＋１個の出力部Ｑ１０〜Ｑ１ｎとを有する。データ保持回路ＦＦ１の入力部Ｄ０に入力したデータは、保持された後、出力部Ｑ１０からＯＲ回路ＯＲ０の一方の入力に出力される。データ保持回路ＦＦ１の入力部Ｄ１に入力したデータは、保持された後、出力部Ｑ１１からＯＲ回路ＯＲ１の一方の入力に出力される。同様にして、データ保持回路ＦＦ１の入力部Ｄｎに入力したデータは、保持された後、出力部Ｑ１ｎからＯＲ回路ＯＲｎの一方の入力に出力される。

データ保持回路ＦＦ２は、ｎ＋１個の入力部Ｄ０〜Ｄｎと、ｎ＋１個の出力部Ｑ２０〜Ｑ２ｎとを有する。データ保持回路ＦＦ２の入力部Ｄ０に入力したデータは、保持された後、出力部Ｑ２０からＯＲ回路ＯＲ０の他方の入力に出力される。データ保持回路ＦＦ２の入力部Ｄ１に入力したデータは、保持された後、出力部Ｑ２１からＯＲ回路ＯＲ１の他方の入力に出力される。同様にして、データ保持回路ＦＦ２の入力部Ｄｎに入力したデータは、保持された後、出力部Ｑ２ｎからＯＲ回路ＯＲｎの他方の入力に出力される。

データ保持回路ＦＦ１，ＦＦ２は、例えば、ｎ＋１個のフリップフロップ回路を用いて形成され得る。

ＯＲ回路ＯＲ０は、データ保持回路ＦＦ１の出力部Ｑ１０から入力したデータとデータ保持回路ＦＦ２の出力部Ｑ２０から入力したデータとの論理和を求め、求めた論理和をインクリメント回路１１に出力する。ＯＲ回路ＯＲ１は、データ保持回路ＦＦ１の出力部Ｑ１１から入力したデータとデータ保持回路ＦＦ２の出力部Ｑ２１から入力したデータとの論理和を求め、求めた論理和をインクリメント回路１１に出力する。同様にして、ＯＲ回路ＯＲｎは、データ保持回路ＦＦ１の出力部Ｑ１ｎから入力したデータとデータ保持回路ＦＦ２の出力部Ｑ２ｎから入力したデータとの論理和を求めて、求めた論理和をインクリメント回路１１に出力する。

このようにして、インクリメント回路１１には、一対のデータ保持回路ＦＦ１，ＦＦ２の出力に基づいて求められたｎ＋１個の論理和が入力される。

インクリメント回路１１は、ｎ＋１個の論理和を入力して、インクリメント演算を行う。具体的には、インクリメント回路１１は、ｎ＋１個のビットを有するデータを入力し、入力したデータに１を加算して、加算結果のｎ＋１個のビットを有するデータを出力する。

図２は、４ビットをカウントするカウンタ回路１０を実現する回路例を示す。上述した一対のデータ保持回路ＦＦ１，ＦＦ２それぞれは、並列に配置された４つのフリップフロップ回路を有する。４ビットのインクリメント回路１１としては、図２に示すの回路を用いることができる。また、図２に示す例では、インクリメント回路１１は、演算した結果であるｎ＋１個のビットからなるデータを一対のデータ保持回路ＦＦ１，ＦＦ２それぞれに出力している。図２には、４ビットのインクリメント回路１１の論理テーブルも示されている。

また、カウンタ回路１０は、一対のデータ保持回路ＦＦ１，ＦＦ２それぞれに初期値を設定する初期値設定回路１２を備える。初期値設定回路１２は、カウンタ回路１０が所定の時間をカウントする際の初期値を一対のデータ保持回路ＦＦ１，ＦＦ２それぞれに設定する。

ｎ＋１ビットの初期値が、図示しない制御回路から、初期値設定回路１２に入力される。初期値設定回路１２は、入力したｎ＋１ビットの初期値を、一対のデータ保持回路ＦＦ１，ＦＦ２それぞれに出力する。

また、初期値設定回路１２には、上述したインクリメント回路１１から、ｎ＋１個のビットのデータが入力される。初期値設定回路１２は、入力したｎ＋１ビットのデータを、一対のデータ保持回路ＦＦ１，ＦＦ２それぞれに出力する。

初期値設定回路１２には、図示しない制御回路から、選択信号Ｓが入力されており、初期値設定回路１２は、この選択信号Ｓに基づいて、一対のデータ保持回路ＦＦ１，ＦＦ２それぞれに出力するデータを選択する。

一対のデータ保持回路ＦＦ１，ＦＦ２それぞれに初期値を設定する際には、初期値設定回路１２には、図示しない制御回路から、ｎ＋１ビットの初期値を出力する選択信号Ｓが入力される。

一方、所定の時間をカウントしている際には、初期値設定回路１２には、図示しない制御回路から、上述したインクリメント回路１１から入力したｎ＋１個のビットデータを出力する選択信号Ｓが入力される。

カウンタ回路１０は、初期値として、ｎ＋１個の０（ゼロ）のデータが設定された場合には、一対のデータ保持回路ＦＦ１，ＦＦ２それぞれが保持するｎ＋１個のビットデータが１になるまでの時間をカウントする。一方、カウンタ回路１０は、初期値として、ｎ＋１個の０（ゼロ）以外のデータが設定された場合には、設定された値から、一対のデータ保持回路ＦＦ１，ＦＦ２それぞれが保持するビットデータが１になるまでの時間をカウントする。

このように、カウンタ回路１０は、初期値設定回路１２を備えることにより、ユーザが所望するカウント時間に応じて、カウントする時間を変更することができる。

次に、上述したカウンタ回路１０の動作を、図面を参照して、以下に説明する。

図３（Ａ）は、一対のデータ保持回路ＦＦ１，ＦＦ２において、誤動作が生じない場合の動作例を示す。

図３（Ａ）は、クロックと、一対のデータ保持回路ＦＦ１，ＦＦ２それぞれの出力データと、インクリメント回路１１の入力状態及び出力状態とを示す。

ここで、インクリメント回路１１の入力状態及び出力状態は、入力状態ｋに対して、入力したデータがインクリメントされた出力データを出力する状態が出力状態ｋ＋１であることを意味する。例えば、図２に示す４ビットのインクリメント回路の論理テーブルでは、入力した数値が０（入力状態０）の場合には、数値１（出力状態１）が出力される。また、入力した数値が１（入力状態１）の場合には、数値２（出力状態２）が出力される。

図３（Ｂ）は、一対のデータ保持回路ＦＦ１，ＦＦ２において、誤動作が生じた場合の動作例を示す。

図３（Ｂ）では、鎖線の囲みで示すように、データ保持回路ＦＦ１の出力部Ｑ１１が出力するビットデータが１から０へ反転する誤動作が生じている。

一方、データ保持回路ＦＦ１の出力部Ｑ１１に対応するデータ保持回路ＦＦ２の出力部Ｑ２１が出力するビットデータは、１のままである。

従って、ＯＲ回路ＯＲ１は、出力部Ｑ１１が出力するビットデータが１から０へ反転しても、出力部Ｑ２１が出力するビットデータに基づいて、論理和として１を出力し続ける。

その結果、カウンタ回路１０は、データ保持回路ＦＦ１の誤動作を訂正して、正常にカウントすることができる。

図３（Ｃ）は、一対のデータ保持回路ＦＦ１，ＦＦ２において、誤動作が生じた場合の他の動作例を示す。

図３（Ｃ）では、鎖線の囲みで示すように、データ保持回路ＦＦ１の出力部Ｑ１１が出力するビットデータが０から１へ反転する誤動作が生じている。

一方、データ保持回路ＦＦ１の出力部Ｑ１１に対応するデータ保持回路ＦＦ２の出力部Ｑ２１が出力するビットデータは０のままである。

従って、ＯＲ回路ＯＲ１が出力する論理和は、出力部Ｑ１１が出力するビットデータが１から０へ反転すると、０から１へ変化する。

その結果、インクリメント回路１１は、入力状態がｋからｋ＋２に変化するのに伴って、出力状態がｋ＋１からｋ＋３に変化する。そのため、インクリメント回路１１の出力状態は、データ保持回路ＦＦ１の誤動作によって、本来の出力状態ｋ＋１からｋ＋３へとカウントが２つ進んだ状態へ変化することになる。

図２に示すインクリメント回路１１の論理テーブルの具体例で説明すると、入力が数値１の時に、Ｄｉ１はＬ状態にあり、出力は２である。ここで、Ｄｉ１がＨ状態に反転すると、入力は数値３に変化して、出力は４に変化する。即ち、出力状態は、カウントが２つ進んだ状態へ変化する。

そして、カウンタ回路１０は、カウントが２つ進んだ状態からカウントを続ける。

従って、カウンタ回路１０は、図３（Ｃ）に示すような誤動作が生じた場合には、カウントする時間が、本来カウントするべき所定の時間よりも短くなることになる。

しかし、カウンタ回路１０は、図３（Ｂ）に示すような誤動作が生じても、誤動作を訂正して本来カウントするべき所定の時間をカウントできるので、カウントする時間が所定の時間よりも長くなることはない。

上述した本実施形態のカウンタ回路１０によれば、電磁ノイズ又は放射線等の影響によりビットデータの反転が生じた場合、カウントする時間が所定の時間よりも短くなることを許容する。しかし、カウンタ回路１０は、電磁ノイズ又は放射線等の影響によりビットデータの反転が生じても、誤動作を訂正して、カウントする時間が所定の時間よりも長くなることを許容しない。

また、カウンタ回路１０は、ＥＣＣ回路又は複数のカウンタ回路又はノイズ等から保護する保護装置を有しておらず、簡単な構成でカウンタ回路の誤動作の訂正を行うことができる。

次に、上述したカウンタ回路の他の実施形態を、図４〜図１１を参照しながら以下に説明する。他の実施形態について特に説明しない点については、上述の第１実施形態に関して詳述した説明が適宜適用される。また、同一の構成要素には同一の符号を付してある。

図４は、本明細書に開示するカウンタ回路の第２実施形態を示す図である。

本実施形態のカウンタ回路１０は、同一クロックに基づいて、同じデータを入力して保持する一対のデータ保持回路ＦＦ１，ＦＦ２と、一対のデータ保持回路ＦＦ１，ＦＦ２それぞれの出力に基づいて論理積を求めるＡＮＤ回路ＡＮＤ０、ＡＮＤ１・・・ＡＮＤｎとを備える。

また、カウンタ回路１０は、ＡＮＤ回路ＡＮＤ０、ＡＮＤ１・・・ＡＮＤｎから入力した論理積に基づいて、デクリメント演算を行って、演算した結果を、初期値設定回路１２を介して、一対のデータ保持回路ＦＦ１，ＦＦ２それぞれに出力するデクリメント回路１３を備える。

ＡＮＤ回路ＡＮＤ０は、データ保持回路ＦＦ１の出力部Ｑ１０から入力したデータとデータ保持回路ＦＦ２の出力部Ｑ２０から入力したデータとの論理積を求め、求めた論理積をデクリメント回路１３に出力する。ＡＮＤ回路ＡＮＤ１は、データ保持回路ＦＦ１の出力部Ｑ１１から入力したデータとデータ保持回路ＦＦ２の出力部Ｑ２１から入力したデータとの論理積を求め、求めた論理積をデクリメント回路１３に出力する。同様にして、ＡＮＤ回路ＡＮＤｎは、データ保持回路ＦＦ１の出力部Ｑ１ｎから入力したデータとデータ保持回路ＦＦ２の出力部Ｑ２ｎから入力したデータとの論理積を求めて、求めた論理積をデクリメント回路１３に出力する。

このようにして、デクリメント回路１３には、一対のデータ保持回路ＦＦ１，ＦＦ２の出力に基づいて求められたｎ＋１個の論理積が入力される。

デクリメント回路１３は、ｎ＋１個の論理積を入力して、デクリメント演算を行う。具体的には、デクリメント回路１３は、ｎ＋１個のビットを有するデータを入力し、入力したデータから１を減算して、減算結果のｎ＋１個のビットを有するデータを初期値設定回路１２に出力する。

カウンタ回路１０の他の構成は、上述した第１実施形態と同様である。

カウンタ回路１０は、初期値として、ｎ＋１個の１のデータが設定された場合には、一対のデータ保持回路ＦＦ１，ＦＦ２それぞれが保持するｎ＋１個のビットデータが０になるまでの時間をカウントする。一方、カウンタ回路１０は、初期値として、上述したｎ＋１個の初期値以外の値が設定された場合には、設定された値から、一対のデータ保持回路ＦＦ１，ＦＦ２それぞれが保持するビットデータが０になるまでの時間をカウントする。

図５は、本明細書に開示するカウンタ回路の第３実施形態を示す図である。

本実施形態のカウンタ回路１０は、一対のデータ保持回路ＦＦ１，ＦＦ２の内の第１のデータ保持回路ＦＦ１の出力に基づいて、インクリメント演算を行って、演算した結果をＯＲ回路ＯＲ０、ＯＲ１・・・ＯＲｎに出力する第１インクリメント回路１１ａを備える。

また、カウンタ回路１０は、一対のデータ保持回路ＦＦ１，ＦＦ２の内の第２のデータ保持回路ＦＦ２の出力に基づいて、インクリメント演算を行って、演算した結果をＯＲ回路ＯＲ０、ＯＲ１・・・ＯＲｎに出力する第２インクリメント回路１１ｂを備える。

ＯＲ回路ＯＲ０、ＯＲ１・・・ＯＲｎは、第１インクリメント回路１１ａ及び第２インクリメント回路１１ｂそれぞれから入力した演算した結果に基づいて論理和を求め、初期値設定回路１２を介して、求めた論理和を一対のデータ保持回路ＦＦ１，ＦＦ２それぞれに出力する。

図６は、本明細書に開示するカウンタ回路の第４実施形態を示す図である。

本実施形態のカウンタ回路１０は、一対のデータ保持回路ＦＦ１，ＦＦ２の内の第１のデータ保持回路ＦＦ１の出力に基づいて、デクリメント演算を行って、演算した結果をＡＮＤ回路ＡＮＤ０、ＡＮＤ１・・・ＡＮＤｎに出力する第１デクリメント回路１３ａを備える。

また、カウンタ回路１０は、一対のデータ保持回路ＦＦ１，ＦＦ２の内の第２のデータ保持回路ＦＦ２の出力に基づいて、デクリメント演算を行って、演算した結果をＡＮＤ回路ＡＮＤ０、ＡＮＤ１・・・ＡＮＤｎに出力する第２デクリメント回路１３ｂを備える。

ＡＮＤ回路ＡＮＤ０、ＡＮＤ１・・・ＡＮＤｎは、第１デクリメント回路１３ａ及び第２デクリメント回路１３ｂそれぞれから入力した演算した結果に基づいて論理積を求め、初期値設定回路１２を介して、求めた論理積を一対のデータ保持回路ＦＦ１，ＦＦ２それぞれに出力する。

図７は、本明細書に開示するカウンタ回路の第５実施形態を示す図である。

本実施形態のカウンタ回路１０は、上述した第１〜４実施形態のカウンタ回路とは異なって、電磁ノイズ又は放射線等の影響によりビットデータの反転が生じた場合、カウントする時間が所定の時間よりも長くなることは許容する。しかし、カウンタ回路１０は、電磁ノイズ又は放射線等の影響によりビットデータの反転が生じても、誤動作を訂正して、カウントする時間が所定の時間よりも短くなることを許容しない。この点は、後述する第６〜８実施形態のカウンタ回路も同様である。

カウンタ回路１０は、同一クロックに基づいて、同じデータを入力して保持する一対のデータ保持回路ＦＦ１，ＦＦ２と、一対のデータ保持回路ＦＦ１，ＦＦ２それぞれの出力に基づいて論理積を求めるＡＮＤ回路ＡＮＤ０、ＡＮＤ１・・・ＡＮＤｎとを備える。

また、カウンタ回路１０は、ＡＮＤ回路ＡＮＤ０、ＡＮＤ１・・・ＡＮＤｎから入力した論理積に基づいて、インクリメント演算を行って、演算した結果を、初期値設定回路１２を介して、一対のデータ保持回路ＦＦ１，ＦＦ２それぞれに出力するインクリメント回路１１を備える。

ＡＮＤ回路ＡＮＤ０は、データ保持回路ＦＦ１の出力部Ｑ１０から入力したデータとデータ保持回路ＦＦ２の出力部Ｑ２０から入力したデータとの論理積を求め、求めた論理積をインクリメント回路１１に出力する。ＡＮＤ回路ＡＮＤ１は、データ保持回路ＦＦ１の出力部Ｑ１１から入力したデータとデータ保持回路ＦＦ２の出力部Ｑ２１から入力したデータとの論理積を求め、求めた論理積をインクリメント回路１１に出力する。同様にして、ＡＮＤ回路ＡＮＤｎは、データ保持回路ＦＦ１の出力部Ｑ１ｎから入力したデータとデータ保持回路ＦＦ２の出力部Ｑ２ｎから入力したデータとの論理積を求めて、求めた論理積をインクリメント回路１１に出力する。

このようにして、インクリメント回路１１には、一対のデータ保持回路ＦＦ１，ＦＦ２の出力に基づいて求められたｎ＋１個の論理積が入力される。

インクリメント回路１１は、ｎ＋１個の論理積を入力して、インクリメント演算を行う。具体的には、インクリメント回路１１は、ｎ＋１個のビットを有するデータを入力し、入力したデータに１を加算して、加算結果のｎ＋１個のビットを有するデータを初期値設定回路１２に出力する。

図８（Ａ）は、一対のデータ保持回路ＦＦ１，ＦＦ２において、誤動作が生じた場合の動作例を示す。

図８（Ａ）では、鎖線の囲みで示すように、データ保持回路ＦＦ１の出力部Ｑ１１が出力するビットデータが０から１へ反転する誤動作が生じている。

一方、データ保持回路ＦＦ１の出力部Ｑ１１に対応するデータ保持回路ＦＦ２の出力部Ｑ２１が出力するビットデータは、０のままである。

従って、ＡＮＤ回路ＡＮＤ１は、出力部Ｑ１１が出力するビットデータが０から１へ反転しても、出力部Ｑ２１が出力するビットデータに基づいて、論理積として０を出力し続ける。

図８（Ｂ）は、一対のデータ保持回路ＦＦ１，ＦＦ２において、誤動作が生じた場合の他の動作例を示す。

図８（Ｂ）では、鎖線の囲みで示すように、データ保持回路ＦＦ１の出力部Ｑ１１が出力するビットデータが１から０へ反転する誤動作が生じている。

一方、データ保持回路ＦＦ１の出力部Ｑ１１に対応するデータ保持回路ＦＦ２の出力部Ｑ２１が出力するビットデータは１のままである。

従って、ＡＮＤ回路ＡＮＤ１が出力する論理積は、出力部Ｑ１１が出力するビットデータが１から０へ反転すると、０から１へ変化する。

その結果、インクリメント回路１１は、入力状態がｋからｋ-２に変化するのに伴って、出力状態がｋ＋１からｋ-１に変化する。そのため、インクリメント回路１１の出力状態は、データ保持回路ＦＦ１の誤動作によって、本来の出力状態ｋ＋１からｋ-１へとカウントが２つ戻った状態へ変化することになる。

図２に示すインクリメント回路１１の論理テーブルの具体例で説明すると、入力が数値２の時に、Ｄｉ１はＨ状態にあり、出力は３である。ここで、Ｄｉ１がＬ状態に反転すると、入力は数値０に変化して、出力は１に変化する。即ち、出力状態は、カウントが２つ戻った状態へ変化する。

そして、カウンタ回路１０は、カウントが２つ戻った状態からカウントを続ける。

従って、カウンタ回路１０は、図８（Ｂ）に示すような誤動作が生じた場合には、カウントする時間が、本来カウントするべき所定の時間よりも長くなることになる。

しかし、カウンタ回路１０は、図８（Ａ）に示すような誤動作が生じても、誤動作を訂正して本来カウントするべき所定の時間をカウントできるので、カウントする時間が所定の時間よりも短くなることはない。

上述した本実施形態のカウンタ回路１０によれば、電磁ノイズ又は放射線等の影響によりビットデータの反転が生じた場合、カウントする時間が所定の時間よりも長くなることは許容する。しかし、カウンタ回路１０は、電磁ノイズ又は放射線等の影響によりビットデータの反転が生じても、誤動作を訂正して、カウントする時間が所定の時間よりも短くなることを許容しない。

図９は、本明細書に開示するカウンタ回路の第６実施形態を示す図である。

また、カウンタ回路１０は、ＯＲ回路ＯＲ０、ＯＲ１・・・ＯＲｎから入力した論理和に基づいて、デクリメント演算を行って、初期値設定回路１２を介して、演算した結果を一対のデータ保持回路ＦＦ１，ＦＦ２それぞれに出力するデクリメント回路１３を備える。

ＯＲ回路ＯＲ０は、データ保持回路ＦＦ１の出力部Ｑ１０から入力したデータとデータ保持回路ＦＦ２の出力部Ｑ２０から入力したデータとの論理和を求め、求めた論理和をデクリメント回路１３に出力する。ＯＲ回路ＯＲ１は、データ保持回路ＦＦ１の出力部Ｑ１１から入力したデータとデータ保持回路ＦＦ２の出力部Ｑ２１から入力したデータとの論理和を求め、求めた論理和をデクリメント回路１３に出力する。同様にして、ＯＲ回路ＯＲｎは、データ保持回路ＦＦ１の出力部Ｑ１ｎから入力したデータとデータ保持回路ＦＦ２の出力部Ｑ２ｎから入力したデータとの論理和を求めて、求めた論理和をデクリメント回路１３に出力する。

このようにして、デクリメント回路１３には、一対のデータ保持回路ＦＦ１，ＦＦ２の出力に基づいて求められたｎ＋１個の論理和が入力される。

デクリメント回路１３は、ｎ＋１個の論理和を入力して、デクリメント演算を行う。具体的には、デクリメント回路１３は、ｎ＋１個のビットを有するデータを入力し、入力したデータから１を減算して、減算結果のｎ＋１個のビットを有するデータを初期値設定回路１２に出力する。

図１０は、本明細書に開示するカウンタ回路の第７実施形態を示す図である。

本実施形態のカウンタ回路１０は、一対のデータ保持回路ＦＦ１，ＦＦ２の内の第１のデータ保持回路ＦＦ１の出力に基づいて、インクリメント演算を行って、演算した結果をＡＮＤ回路ＡＮＤ０、ＡＮＤ１・・・ＡＮＤｎに出力する第１インクリメント回路１１ａを備える。

また、カウンタ回路１０は、一対のデータ保持回路ＦＦ１，ＦＦ２の内の第２のデータ保持回路ＦＦ２の出力に基づいて、インクリメント演算を行って、演算した結果をＡＮＤ回路ＡＮＤ０、ＡＮＤ１・・・ＡＮＤｎに出力する第２インクリメント回路１１ｂを備える。

ＡＮＤ回路ＡＮＤ０、ＡＮＤ１・・・ＡＮＤｎは、第１インクリメント回路１１ａ及び第２インクリメント回路１１ｂそれぞれから入力した演算した結果に基づいて論理積を求め、初期値設定回路１２を介して、求めた論理積を一対のデータ保持回路ＦＦ１，ＦＦ２それぞれに出力する。

図１１は、本明細書に開示するカウンタ回路の第８実施形態を示す図である。

本実施形態のカウンタ回路１０は、一対のデータ保持回路ＦＦ１，ＦＦ２の内の第１のデータ保持回路ＦＦ１の出力に基づいて、デクリメント演算を行って、演算した結果をＯＲ回路ＯＲ０、ＯＲ１・・・ＯＲｎに出力する第１デクリメント回路１３ａを備える。

また、カウンタ回路１０は、一対のデータ保持回路ＦＦ１，ＦＦ２の内の第２のデータ保持回路ＦＦ２の出力に基づいて、デクリメント演算を行って、演算した結果をＯＲ回路ＯＲ０、ＯＲ１・・・ＯＲｎに出力する第２デクリメント回路１３ｂを備える。

ＯＲ回路ＯＲ０、ＯＲ１・・・ＯＲｎは、第１デクリメント回路１３ａ及び第２デクリメント回路１３ｂそれぞれから入力した演算した結果に基づいて論理和を求め、初期値設定回路１２を介して、求めた論理和を一対のデータ保持回路ＦＦ１，ＦＦ２それぞれに出力する。

次に、上述した本明細書に開示するカウンタ回路を備えた電子装置の例を、図面を参照して以下に説明する。

図１２は、本明細書に開示するカウンタ回路を備えたマイコンの一実施形態を示す図である。

マイコン２０は、外部メモリ３０に記憶されたデータを読み取って処理を行う。

マイコン２０は、外部メモリ３０への読み取り動作を制御するアクセスコントローラ２１と、アクセスコントローラ２１の処理時間を計測するタイマ２２と、外部メモリ３０から読み取ったデータを記憶するデータメモリ２３とを備える。

アクセスコントローラ２１は、外部メモリ３０のアドレスデータを出力すると共に、指定したアドレスに記憶されたデータを読み取る信号であるリードストロボを外部メモリ３０に出力する。また、アクセスコントローラ２１は、アドレスデータ及びリードストロボを出力するのと共に、トリガ信号をタイマ２２に出力する。

タイマ２２は、アクセスコントローラ２１からトリガ信号を入力すると、所定の時間を計測した後、タイムアウト信号を、アクセスコントローラ２１及びデータメモリ２３に出力する。

アクセスコントローラ２１は、タイムアウト信号を入力すると、アドレスデータ及びリードストロボの出力を停止する。また、データメモリ２３は、タイムアウト信号を入力すると、読み取りデータの記憶を停止する。

マイコン２０のタイマ２２は、上述した第５〜８実施形態の内の何れかのカウンタ回路を有している。従って、タイマ２２は、電磁ノイズ又は放射線等の影響によりビットデータの反転が生じた場合、カウントする時間が所定の時間よりも長くなることは許容する。しかし、タイマ２２は、電磁ノイズ又は放射線等の影響によりビットデータの反転が生じても、誤動作を訂正して、カウントする時間が所定の時間よりも短くなることを許容しない。

次に、上述したマイコン２０の動作を、図面を参照して、以下に説明する。

図１３（Ａ）は、タイマ２２において誤動作が生じない場合の動作例を示す。

アクセスコントローラ２１は、アドレスデータ及びリードストロボを出力するのと共に、トリガ信号をタイマ２２に出力する。

外部メモリ３０から所定のデータＤが読み取られて、読み取りデータＤがデータメモリ２３に記憶される。トリガ信号とタイムアウト信号との間である所定の時間は、通常、外部メモリ３０からデータを読み出すのに要する時間が確保されるように設定される。

図１３（Ｂ）は、タイマ２２において、誤動作が生じた場合の動作例を示す。

タイマ２２は、アクセスコントローラ２１からトリガ信号を入力すると、所定の時間の計測を開始する。ここで、タイマ２２のカウンタ回路に誤動作が生じて、カウントする時間が本来カウントするべき所定の時間よりも長くなっている。そして、タイマ２２は、タイムアウト信号を、アクセスコントローラ２１及びデータメモリ２３に出力する。

トリガ信号とタイムアウト信号との間の時間が、本来カウントするべき所定の時間よりも長くなっても、外部メモリ３０からデータＤを読み出すのに要する時間が確保されるので、外部メモリ３０から正常にデータＤを読み出すことができる。

図１３（Ｃ）は、本明細書に開示するカウンタ回路を有していないタイマ２２において、誤動作が生じた場合の動作例を示す。

タイマ２２は、アクセスコントローラ２１からトリガ信号を入力すると、所定の時間の計測を開始する。ここで、タイマ２２のカウンタ回路に誤動作が生じて、カウントする時間が本来カウントするべき所定の時間よりも短くなったとする。そして、タイマ２２は、タイムアウト信号を、アクセスコントローラ２１及びデータメモリ２３に出力する。

トリガ信号とタイムアウト信号との間の時間が、本来カウントするべき所定の時間よりも短いので、外部メモリ３０からデータを読み出すのに要する時間が確保されないため、外部メモリ３０から正常にデータを読み出すことができない。

マイコン２０によれば、本明細書に開示するカウンタ回路を有しており、カウントする時間が所定の時間よりも長くなることは許容するが、誤動作を訂正して、カウントする時間が所定の時間よりも短くなることを許容しない。そのため、図１３（Ｃ）に示すような、外部メモリからのデータの読み取りエラーを防止できる。

本発明では、上述した実施形態のカウンタ回路は、本発明の趣旨を逸脱しない限り適宜変更が可能である。また、一の実施形態が有する構成要件は、他の実施形態にも適宜適用することができる。

例えば、上述した各実施形態のカウンタ回路では、一対のデータ保持回路ＦＦ１，ＦＦ２それぞれは、ｎ＋１ビットのデータを保持していたが、一対のデータ保持回路ＦＦ１，ＦＦ２それぞれは、少なくとも１ビットのデータを保持するものであれば良い。

また、上述した各実施形態のカウンタ回路は、初期値設定回路を有していたが、カウンタ回路は、図１４に示すように、初期値設定回路を有しなくても良い。図１４の例のカウンタ回路１０では、一対のデータ保持回路ＦＦ１，ＦＦ２において、固定された初期値から全てのビットが１となるまでの時間がカウントされる。

ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。

１０カウンタ回路
ＦＦ１、ＦＦ２データ保持回路
ＯＲ０、ＯＲ１、ＯＲｎＯＲ回路
１１、１１ａ、１１ｂインクリメント回路
１２初期値設定回路
ＡＮＤ０、ＡＮＤ１、ＡＮＤｎＡＮＤ回路
１３、１３ａ、１３ｂデクリメント回路
２０マイコン
２１アクセスコントローラ
２２タイマ
２３データメモリ
３０外部メモリ

Claims

所定の時間をカウントするカウンタ回路であって、
同一クロックに基づいて同じデータを入力して保持する一対のデータ保持回路と、
前記一対のデータ保持回路のそれぞれに保持された複数のデータが入力され、前記複数のデータの両方の論理が同じ論理である場合は、前記複数のデータの論理に応じたデータを出力し、前記複数のデータの一方の論理が第１の論理で他方の論理が第２の論理である場合は、前記第１の論理のデータ入力に応じたデータを出力する論理回路と、
前記論理回路の出力をインクリメント演算又はデクリメント演算を行って、演算した結果を前記一対のデータ保持回路それぞれに出力する演算回路と、
を備えるカウンタ回路。
前記論理回路は論理和回路である、請求項１に記載のカウンタ回路。
前記論理回路は、論理積回路である、請求項１に記載のカウンタ回路。
所定の時間をカウントするカウンタ回路であって、
同一クロックに基づいて同じデータを入力して保持する一対のデータ保持回路、
前記一対のデータ保持回路の内の第１のデータ保持回路の出力に基づいて、インクリメント演算を行って、演算した結果を前記論理回路に出力する第１演算回路と、
前記一対のデータ保持回路の内の第２のデータ保持回路の出力に基づいて、インクリメント演算を行って、演算した結果を前記論理回路に出力する第２演算回路と、
前記第１演算回路と第２演算回路のそれぞれから出力された複数のデータを論理処理して前記一対のデータ保持回路それぞれに出力する論理回路であって、前記複数のデータの両方の論理が同じ論理である場合は、前記複数のデータの論理に応じたデータを出力し、前記複数のデータの一方の論理が第１の論理で他方の論理が第２の論理である場合は、前記第１の論理のデータ入力に応じたデータを出力する論理回路と、
を備えるカウンタ回路。
前記論理回路は論理和回路である、請求項４に記載のカウンタ回路。
前記論理回路は、論理積回路である、請求項４に記載のカウンタ回路。
前記一対のデータ保持回路それぞれに初期値を設定する初期値設定回路を備える請求項１〜６の何れか一項に記載のカウンタ回路。