JP2003258628A

JP2003258628A - カウンタ回路

Info

Publication number: JP2003258628A
Application number: JP2002107056A
Authority: JP
Inventors: Hirokazu Kobayashi; 洋和小林; Yuji Tanaka; 勇司田中
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2001-12-28
Filing date: 2002-04-09
Publication date: 2003-09-12
Anticipated expiration: 2022-04-09
Also published as: US6895070B2; JP3949995B2; US20030123602A1

Abstract

(57)【要約】【課題】回路規模が増大することなくそれぞれ周期の異
なった複数のパルス信号を形成することのできるカウン
タ回路を提供する。【解決手段】Ｎ個の初期値を記憶する初期値レジスタ５
０が割り当てられている初期値レジスタシングルポート
ＲＡＭ５と、Ｎ個のカウンタレジスタ６０が配置されて
いるカウンタレジスタシングルポートＲＡＭ６と、各カ
ウンタに対するカウンタ処理を行う制御回路７とで構成
される。制御回路７は、１つの演算回路７０によって各
カウンタ処理を時分割で且つ繰り返して行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、周期がそれぞれ異
なった複数のパルス信号をカウンタを用いて連続的に発
生させるカウンタ回路に関する。

【０００２】

【従来の技術】従来のカウンタ回路を図１に示す。

【０００３】このカウンタ回路は、初期値を記録する初
期レジスタ１と、カウンタレジスタ２と、カウントアッ
プ信号を出力するカウントアップ回路３と、初期レジス
タ１及びカウンタレジスタ２の間に配置される制御回路
４とで構成される。

【０００４】リセット信号によってカウンタレジスタ２
が０にクリアされると、図外のＣＰＵによって初期レジ
スタ１に初期値が書き込まれる。この初期値はカウンタ
レジスタ２によってカウントする最初の値である。クロ
ックがカウンタレジスタ２に入力すると、カウンタレジ
スタ２の値が０の場合、制御回路４内のセレクタ回路４
０を介して初期値がカウンタレジスタ２に書き込まれ
る。比較器４１は、カウンタレジスタの出力値が０にな
っているか判定し、０でなければ演算器４２においてカ
ウンタレジスタ出力値から−１した値をセレクタ４０を
介してカウンタレジスタ２に再書き込みする。これによ
り、カウンタレジスタ２に初期値が書き込まれた後、ク
ロック入力ごとに−１されていく。カウンタレジスタ２
の値が０になった時、カウントアップ回路３がカウント
アップ信号を出力する。その後、再びカウンタレジスタ
２に初期値が書き込まれ上記と同様の動作を繰り返す。
この動作が繰り返されることによって、カウントアップ
回路３からは、クロック周期×初期値の長さを周期とす
るパルス信号がカウントアップ回路３から出力される。

【０００５】従来、それぞれ異なった周期を有する多数
のパルス信号を形成する場合、上記の構成からなるカウ
ンタ回路をその周期の種類の数だけ用意して、各カウン
タ回路の初期値をそれぞれ異なった値に設定していた。

【０００６】

【発明が解決しようとする課題】しかし、上記の構成の
カウンタ回路では、必要とする周期の数と同数のカウン
タ回路が必要であるために、たとえば、数千種類の周期
のパルス信号を形成する場合には、その数と同数のカウ
ンタ回路を並べなくてはならなくなり、全体の回路実装
のために膨大な面積を必要とする問題がある。

【０００７】この問題に対して、特開平３−８５８１６
号に示されるタイマ多重化回路が提案されている。この
回路では、タイマ回路を共有することによって回路規模
を減少させることができる。しかし、同一周期の割り込
みは複数発生させることができるが、タイマの周期を設
定できないために、それぞれ異なった周期の複数のパル
ス信号を形成することが困難である。また、特開平８−
１７９９９８号の多段ハードウェアタイマでは、ＲＡＭ
に初期値を代入することによって複数のカウンタ値を複
数個格納できるようにしているが、初期値が設定される
とカウントアップ信号を１回発生するだけの単発のパル
ス信号しか発生することができず、周期の異なった複数
のパルス信号を形成することができない。

【０００８】本発明の目的は、回路規模が増大すること
なくそれぞれ周期の異なった複数のパルス信号を形成す
ることのできるカウンタ回路を提供することにある。

【０００９】

【課題を解決するための手段】本発明は、上記の課題を
解決するため、Ｎ個の初期値を記憶する初期値記憶手段
と、前記各初期値が設定され、クロックに同期してカウ
ントするＮ個のカウンタが割り当てられたカウンタ記憶
手段と、前記各初期値を前記各カウンタに設定し、その
後前記カウントの制御を行うカウンタ処理を時分割で繰
り返して行う制御回路と、を備えたものである。

【００１０】本発明では、初期値記憶手段にＮ個の初期
値を記憶するとともに、カウンタ記憶手段に、Ｎ個のカ
ウンタが割り当てられている。この初期値記憶手段とカ
ウンタ記憶手段は、それぞれＲＡＭによって構成するこ
とができる。そして、各初期値が各カウンタに設定さ
れ、各カウンタでのカウンタ処理を、時分割で各初期値
（各カウンタ）ごとに行う。また、その処理を繰り返し
て連続的に行う。これにより、制御回路は１つでよく、
カウンタ回路全体の規模を大きくするのを防ぐことがで
きる。また、カウンタ処理が繰り返して行われるため
に、それぞれ周期の異なるパルス信号を多数出力するこ
とができる。

【００１１】初期値記憶手段及びカウンタ記憶手段にシ
ングルポートＲＡＭを使用することによって、初期値記
憶手段の出力ポートとカウンタ記憶手段の入力ポート間
に上記制御回路が配置される。各ＲＡＭは、時分割処理
によって各スロット（クロックを分周して得られる単位
割当て時間）ごとにアドレスが割り当てられ、初期値及
びカウンタがセレクトされるようになる。本発明では、
図１に示すような制御回路４をＮ個用意する必要がな
く、１個でよいこと、及び、多数のトランジスタを必要
とするフリップフロップで構成される図１のようなカウ
ンタ回路に対しトランジスタが少なくてすむＲＡＭ等の
記憶手段で構成することができることから、回路規模が
大幅に縮小可能となる。

【００１２】

【発明の実施の形態】図２は、本発明の実施形態のカウ
ンタ回路の概略構成図である。

【００１３】初期値レジスタシングルポートＲＡＭ５に
は、Ｎ個の初期値レジスタ５０が割り当てられている。
また、カウンタレジスタシングルポートＲＡＭ６には、
Ｎ個のカウンタレジスタ６０が割り当てられている。初
期値ｎのレジスタ５０ｎは、カウンタｎのカウンタレジ
スタ６０ｎに対応する。すなわち、後述のアドレスカウ
ンタによってこれらの対応する初期値レジスタとカウン
タレジスタのアドレスが同期してセレクトされるように
なっている。

【００１４】初期値レジスタシングルポートＲＡＭ５と
カウンタレジスタシングルポートＲＡＭ６との間には制
御回路７が配置されている。この制御回路７は、前記各
初期値を前記各カウンタに設定し、その後各カウンタで
のカウンタ処理を行う。カウンタ処理は時分割で且つ繰
り返して行われる。この制御回路７は、演算回路７０
と、カウントアップ回路７１とアドレスカウンタ回路７
２とを少なくとも含んでいる。

【００１５】前記演算回路７０は、カウンタ処理を行う
ための回路である。基本的には、図１の制御回路４に示
す機能を持っている。すなわち、セレクトされているカ
ウンタの値を読みだして。所定値の減算又は加算（カウ
ントダウン又はカウントアップ）を行い、その後に演算
結果を当該カウンタに再書き込みする処理を行う。ま
た、リセット信号が入力された場合とカウンタの値が０
の場合、カウンタに対し対応の初期値を初期値レジスタ
５０から読みだしてセットする処理も行う。

【００１６】この演算回路７０は、上記カウンタ処理を
各カウンタごとに時分割で行うために、１つでよい。

【００１７】前記カウントアップ回路７１は、図１に示
す従来のカウンタ回路のカウントアップ回路３に対応す
るものである。このカウントアップ回路７１は、Ｎ個の
周期を持つカウントアップ信号をそれぞれ出力するため
に、Ｎ個のカウントアップ用フリップフロップを備えて
いる。

【００１８】前記アドレスカウンタ回路７２は、クロッ
クに同期して、初期値レジスタシングルポートＲＡＭ５
及びカウンタレジスタシングルポートＲＡＭ６に対しア
ドレス信号を出力する。アドレス信号は、初期値レジス
タシングルポートＲＡＭ５の初期値レジスタ５０のアド
レスと、カウンタレジスタシングルポートＲＡＭ６のカ
ウンタレジスタ６０のアドレスを指定する。そのときの
両者のアドレスは、初期値ｎとカウンタｎの各レジスタ
を示すアドレスである。また、両者のアドレスは、時分
割処理における一つのスロットで同時に指定される。

【００１９】以上により、図３に示すように、スロット
ごとにカウンタｎおよび初期値ｎが選択され、各カウン
タでは上記カウンタ処理が時分割で繰り返して行われて
いく。本実施形態では、図３に示すように、各スロット
がＴＡ、ＴＢ、ＴＣ、ＴＤに４分割されている。これら
の区間はクロックを分周することによって形成される。
区間ＴＡおよび区間ＴＣでは、ＣＰＵが初期値レジスタ
シングルポートＲＡＭ５またはカウンタレジスタシング
ルポートＲＡＭ６に対するアクセスが可能となってい
る。読み出し時は、ＲＡＭ選択信号によって、初期値レ
ジスタシングルポートＲＡＭ５から読み出すか、カウン
タレジスタシングルポートＲＡＭ６から読み出す。書込
み時は、ＣＰＵ初期値ライト信号を入力するか、ＣＰＵ
カウントライト信号により、いずれのＲＡＭへのアクセ
スかを決める。このように、これらの区間において、Ｃ
ＰＵは必要に応じてデータのリードライトを行うことが
できる。区間ＴＢでは、カウンタの内容が演算回路７０
によって読みだされる。そして、その値が０かどうか判
定され、０の場合に、そのときのスロットで指定されて
いる初期値レジスタから初期値が読みだされ、且つ、カ
ウントアップ回路７１の対応フリップフロップからカウ
ントアップ信号が出力される。０でない場合には、カウ
ント値から１を減算してその値を保持する。

【００２０】区間ＴＤにおいては、上記保持していた値
をカウンタに対し書き込む。以上のようにして、ＴＡ〜
ＴＤの４区間において１サイクルのカウンタ処理を終了
する。カウンタｎに対する処理を終了すると、続いて次
のスロットに移ってカウンタｎ＋１に対する処理を行
う。Ｎ番目のカウンタＮに対するカウンタ処理を行う
と、次に、カウンタ１に対する処理を繰り返す。こうし
て、各カウンタレジスタ６０に対し、時分割で且つ繰り
返してカウンタ処理を行っていく。これにより、カウン
トアップ回路７１のＮ個のフリップフロップからは、そ
れぞれ周期の異なったパルス信号が連続出力される。

【００２１】以上の構成において、演算回路７０は、１
つの回路ですむために、Ｎが大きいほど、全体としての
回路規模をより縮小することができる。

【００２２】図４は、上記カウンタ回路の第１の実施例
のブロック図である。

【００２３】演算回路７０は、初期値レジスタシングル
ポートＲＡＭ５からのデータをセレクタ７００を介して
レジスタで構成される保持回路７０１に一旦保持する。
この保持されたデータは、セレクタ７０２を介して、カ
ウンタレジスタシングルポートＲＡＭ６に入力し現在の
処理スロットに対応するカウンタに書き込まれる。カウ
ンタレジスタシングルポートＲＡＭ６から出力されるデ
ータは、比較器７０３で０になっているかどうかの判定
が行われ、０の時には、セレクタ７００によって初期値
レジスタシングルポートＲＡＭ５から出力されるデータ
を選択する。これにより、カウンタ処理が行われている
カウンタの値が０になるとそのカウンタに対応する初期
値レジスタから初期値が再度保持回路７０１に保持され
る。また、上記データが０でない時には、減算器７０４
によって所定値である「−１」が減算され、セレクタ７
００によってこの減算結果が選択されて保持回路７０１
に保持される。なお、減算器７０４によって減算される
値は「−１」に限らない。減算される値を適当に設定す
ることで、カウンタの値が０になるまでの時間を早くし
たり遅くすることが出来る。また、減算器７０４を加算
器に代えて、「＋１」等の所定値を加算するようにして
も良い。この場合には、カウンタの値は増えていくこと
になるから、オーバフローしてゼロになったタイミング
が比較器７０３で検出されることになる。

【００２４】上記初期値が保持回路７０１に保持される
タイミングは、図３の区間ＴＡまたはＴＣでＣＰＵ初期
値ライト信号が入力されたときである。また、減算器７
０４によって−１されたデータが保持回路７０１に保持
されるタイミングはセレクト信号が０のときのクロック
の立ち上がりであり、図３の区間ＴＢおよびＴＤであ
る。保持回路７０１に一旦保持されたデータは、区間Ｔ
ＤにおいてカウンタレジスタシングルポートＲＡＭ６の
対応カウンタに書き込まれる。保持回路７０１には、セ
レクト信号とクロックが入力している。セレクト信号
は、区間ＴＡ〜ＴＤを決める信号である。なお、動作開
始時にはリセット信号によってセレクタ７００が初期値
レジスタシングルポートＲＡＭ５の出力データを選択す
るようにしている。これにより、動作開始時の区間ＴＣ
において保持回路７０１に初期値が保持されるようにし
ている。

【００２５】セレクタ７０５には、カウンタライト信号
とＣＰＵカウンタライト信号が入力し、いずれかの信号
がセレクト信号によってセレクトされ、カウンタレジス
タシングルポートＲＡＭ６のライト端子（書込み制御端
子）に入力する。このＣＰＵ初期値ライト信号又はＣＰ
Ｕカウンタライト信号は、初期値レジスタシングルポー
トＲＡＭ５又はカウンタレジスタシングルポートＲＡＭ
６に対しＣＰＵ側からデータの書き込みを行う時の制御
信号である。

【００２６】区間ＴＡおよび区間ＴＣは、ＣＰＵから初
期値レジスタシングルポートＲＡＭ５又はカウンタレジ
スタシングルポートＲＡＭ６に対してアクセスすること
のできる区間である。したがって、区間ＴＡおよび区間
ＴＣにおいてＣＰＵカウントライト信号がアクティブで
且つセレクト信号が１の時にはセレクタ７０５はカウン
タレジスタシングルポートＲＡＭ６のライト端子にＣＰ
Ｕカウンタライト信号を出力する。初期値レジスタシン
グルポートＲＡＭ５への初期値の書き込みについては、
ライト端子にＣＰＵ初期値ライト信号が直接入力してい
るため、上記区間とは関係なく書き込むことが可能であ
る。

【００２７】一方、カウンタライト信号は、保持回路７
０１に保持されているデータをカウンタレジスタシング
ルポートＲＡＭ６内のカウンタ処理を行っているカウン
タに対して書き込むために形成される制御信号である。
このカウンタライト信号は、セレクト信号によって区間
ＴＤが選択されている時にカウンタレジスタシングルポ
ートＲＡＭ６のライト端子に入力する。この結果、区間
ＴＤにおいては、保持回路７２に保持されているデータ
が対応のカウンタに対して書き込まれる。

【００２８】制御回路７０は、さらにセレクタ７０６と
保持回路７０７とを備えている。セレクタ７０６は、Ｒ
ＡＭ選択信号によって初期値レジスタシングルポートＲ
ＡＭ５からのデータかカウンタレジスタシングルポート
ＲＡＭ６からのデータをセレクトする。セレクトされた
データはセレクト信号が１で且つクロックの立ち上がり
で保持回路７０７に保持され、ＣＰＵからその値を読み
出せる。初期値レジスタシングルポートＲＡＭ５のデー
タ入力端子にはＣＰＵライトデータが直接入力し、カウ
ンタレジスタシングルポートＲＡＭ６のデータ入力端子
にはＣＰＵライトデータがセレクタ７０２を介して入力
している。ＣＰＵライトデータはＣＰＵからＲＡＭ５又
は６に書き込まれるデータである。このデータは、初期
値レジスタシングルポートＲＡＭ５に対し初期値として
書き込まれ、カウンタレジスタシングルポートＲＡＭ６
に対しては、必要に応じて、カウンタに対する初期値に
代わるプリセットデータとして書き込まれる。

【００２９】カウントアップ回路７１は、デコード出力
が０〜Ｎ−１となっているデコード回路７１０と、各デ
コード出力端子に接続されるフリップフロップからなる
カウントアップフリップフロップ７１１とで構成されて
いる。各カウントアップフリップフロップ７１１から
は、カウンタレジスタシングルポートＲＡＭ６の各カウ
ンタ１〜Ｎに対応してカウントアップ信号が出力され
る。各カウントアップフリップフロップ７１１のＤ入力
端子には比較器７０３が０を検出した時のアクティブ信
号が入力されるため、各カウントアップフリップフロッ
プ７１１は、対応のカウンタがカウントアップした時に
カウントアップ信号を出力する。デコード回路７１０の
入力にはアドレスカウンタ回路７２からのアドレス信号
が入力する。すなわち、デコード回路７１０は、現在示
しているスロット対応アドレスをデコードして該アドレ
スに対応するカウントアップフリップフロップ７１１を
選択する。

【００３０】アドレスカウンタ回路７２は、アドレスカ
ウンタ７２０と、このアドレスカウンタ７２０が示すア
ドレス又はＣＰＵによって指定されるＣＰＵアドレスの
いずれかをセレクトするセレクタ７２１とで構成され
る。ＣＰＵから、初期値レジスタシングルポートＲＡＭ
５又はカウンタレジスタシングルポートＲＡＭ６を直接
選択してデータの読み書きを行う時には、ＣＰＵアドレ
スがセレクトされる。カウンタ処理を行う時にはアドレ
スカウンタ７２０のアドレスが選択される。すなわち、
セレクタ７２１は、区間ＴＡ及びＴＣにおいてＣＰＵア
ドレスを選択し、区間ＴＢ及び区間ＴＤにおいてアドレ
スカウンタ７２０のアドレスを選択する。

【００３１】図５は、制御信号形成回路を示している。
この回路は、Ｄフリップフロップ８、９と排他的論理和
回路１０とで構成される。カウンタライト及びセレクト
信号は図６に示すようになる。図７は、上記カウンタ回
路によるタイミングチャートを示している。図に示すよ
うに、４クロック分で１スロットを形成し、スロット内
の区間ＴＡ及び区間ＴＣにおいて、ＣＰＵから初期値レ
ジスタシングルポートＲＡＭ５又はカウンタレジスタシ
ングルポートＲＡＭ６へアクセスが可能となる。また、
区間ＴＢにおいてカウンタレジスタシングルポートＲＡ
Ｍ６内のスロット対応カウンタからデータが読みださ
れ、比較器７０３においてそのデータが０かどうかの判
定が行われる。０の場合に、初期値がスロット対応初期
値レジスタから読み出され、保持回路７０１に保持され
る。また、同時にスロット対応カウントアップフリップ
フロップ７１１からカウントアップ信号が出力される。
０でない場合には、演算器７０４で読みだされたデータ
が−１され、その結果が保持回路７０１に保持される。
そして、区間ＴＤにおいて保持回路７０１に保持されて
いたデータがスロット対応カウンタに対し再書き込みさ
れる。

【００３２】以下、次のスロット（サイクル）に対する
処理が同様にして行われる。

【００３３】上記のようにして、シングルポートＲＡＭ
５及び６を用い、カウンタ処理を行う制御回路７０を各
スロットで共用することによってカウンタ回路全体の回
路規模を大幅に縮小することができる。また、カウンタ
１からカウンタＮまでの処理を終えると、再びカウンタ
１に対する処理を繰り返すため、カウントアップ信号
は、それぞれ周期の異なったＮ個のパルス信号列とな
る。

【００３４】図８〜図１０は、本発明の第２の実施例を
示している。この第２の実施例のカウンタ回路構成図は
図４に示すものと同一であり、制御信号発生回路が図８
に示すように異なったものとなっている。制御信号発生
回路は、２つのＤフリップフロップ８、９とＤフリップ
フロップ８のＤ入力端子に接続される論理和回路１１と
で構成され、セレクト信号とカウンタライトのタイミン
グは図９に示すようになる。この回路では、１スロット
はＴＡ、ＴＢ、ＴＣの３つの区間で構成され、区間ＴＡ
はＣＰＵが初期値レジスタシングルポートＲＡＭ５又は
カウンタレジスタシングルポートＲＡＭ６に対するアク
セスが可能となり、区間ＴＢは図７の区間ＴＢと同じ機
能となり、区間ＴＣは図７の区間ＴＤと同じ機能とな
る。すなわち、区間ＴＢではカウンタレジスタシングル
ポートＲＡＭ６のスロット対応カウンタからデータ（カ
ウント値）が読みだされ、その値が０かどうかの比較が
比較器７０３で行われ、０の場合、スロット対応初期値
レジスタから初期値が保持回路７０１に保持される。ま
た、スロット対応カウントアップフリップフロップ７１
１からカウントアップ信号が出力される。０でない場合
には、上記データ（カウント値）から演算器７０４によ
って−１され、その値が保持回路７０１に保持される。
そして、区間ＴＣにおいて、保持回路７０１に保持され
たデータがスロット対応カウンタに書き込まれる。

【００３５】以下同様にして、各カウンタに対するカウ
ンタ処理が時分割に且つ繰り返して実行されていく。

【００３６】本実施例では、１スロットが３区間で構成
されるために、第１の実施例に比べて３／４の周期でカ
ウンタを動作させることができるから、より高速処理が
可能となる。

【００３７】なお、上記の実施形態で使用した初期値レ
ジスタシングルポートＲＡＭ５及びカウンタレジスタシ
ングルポートＲＡＭ６は、その外の記憶手段に変えるこ
とも可能である。

【００３８】（別の実施形態１）図１１は、本発明の別
の実施形態のカウンタ回路を示している。

【００３９】構成において、図４に示す実施形態と相違
する点は、アドレスカウンタ回路７２の構成である。

【００４０】このアドレスカウンタ回路７２は、カウン
タの使用数Ｘ（カウンタレジスタシングルポートＲＡＭ
６に割り当てられているカウンタ数をＮとしたとき、Ｘ
＝＜Ｎ）を記憶する使用カウンタ数保持回路７２２と、
この使用カウンタ数保持回路７２２に記憶されているカ
ウンタ数の範囲内においてカウンタを順次選択し（カウ
ンタアドレスを０→１→２・・・のように順次選択す
る）、且つその順次選択動作を繰り返して行うカウンタ
アドレス更新回路とを備えている。

【００４１】カウンタアドレス更新回路は、現在のカウ
ンタアドレスを保持するアドレス保持回路７２３と、こ
のアドレス保持回路７２３で保持しているカウンタアド
レスと上記使用カウンタ数保持回路７２２で保持してい
るカウンタ数とを比較する比較器７２４と、アドレス保
持回路７２３で保持しているカウンタアドレスに＋１す
る加算器７２５と、比較器７２４の比較結果に応じて、
加算器７２５の出力か０を選択するセレクタ７２６と、
区間ＴＡ及び区間ＴＣにおいてＣＰＵアドレスを選択
し、区間ＴＢ及び区間ＴＤにおいてアドレス保持回路７
２３で保持しているカウンタアドレスを選択するセレク
タ７２１とで構成される。

【００４２】上記カウンタアドレス更新回路は、例え
ば、使用カウンタ数保持回路７２２に４が記憶されてい
るとすると、セレクタ７２１は、１カウンタ処理毎に区
間ＴＢ及び区間ＴＤにおいて、カウンタアドレスを０→
１→２→３→４→０→２・・・・と繰り返し出力する。
このため、カウンタレジスタシングルポートＲＡＭ６に
多数のカウンタが割り当てられていても、カウンタの更
新は、使用カウンタ数保持回路に７２２に記憶されてい
るカウンタ数においてだけ行われる。そのため、無駄な
カウンタ更新がなくなり、その分高速にカウント出来る
ようになる。なお、使用カウンタ数保持回路７２２に
は、予め、ＣＰＵによって使用カウンタ数が記憶され
る。

【００４３】（別の実施形態２）図１２は、本発明のさ
らに別の実施形態のカウンタ回路を示している。

【００４４】構成において、図４に示す実施形態と相違
する点は、演算回路７０の構成である。すなわち、演算
回路７０のセレクタ７０５には、ＯＲゲート７０８を介
してＣＰＵカウンタライト信号とＣＰＵ初期値ライト信
号が入力し、また、セレクタ７００のセレクト信号は比
較器７０３の出力信号だけで形成されるようになってい
る。したがって、ＣＰＵ初期値ライト信号は、初期値レ
ジスタシングルポートＲＡＭ５と共に、カウンタレジス
タシングルポートＲＡＭ６にも同時に入力し、そのとき
のＣＰＵライトデータが双方のＲＡＭ５、６に記憶され
る。すなわち、初期値が初期値レジスタシングルポート
ＲＡＭ５とカウンタレジスタシングルポートＲＡＭ６と
に記憶されることになる。図４に示す回路では、リセッ
ト信号をセレクタ７００のセレクト信号として入力する
ことにより、初期値レジスタシングルポートＲＡＭ５に
記憶されている初期値をカウンタレジスタシングルポー
トＲＡＭ６に入力するようにしているが、本実施形態で
は、初期値レジスタシングルポートＲＡＭ５に初期値を
入力して記憶させるときに同時に、その初期値をカウン
タレジスタシングルポートＲＡＭ６にも入力して記憶さ
せる。これにより、リセット信号を形成するリセット回
路がなくても初期値をカウンタレジスタシングルポート
ＲＡＭ６に記憶させることが出来、その分回路規模を小
さくすることが出来る。

【００４５】

【発明の効果】本発明によれば、多数のカウンタに対す
るカウンタ処理を時分割で且つ繰り返して行い、制御回
路を各カウンタのカウンタ処理において共用することが
できるため、カウンタ回路の回路規模を大幅に縮小する
ことができる。

【００４６】また、カウント動作を行わせるカウンタの
使用数を使用カウンタ数記憶手段に記憶しておくことに
より、カウンタの更新は、使用するカウンタにおいてだ
け行われる。そのため、無駄なカウンタ更新がなくな
り、その分、使用するカウンタのカウント動作を高速に
出来、より短い周期のパルス信号を形成出来る。

【図面の簡単な説明】

【図１】従来のカウンタ回路の構成図

【図２】本発明のカウンタ回路の実施形態の構成図

【図３】時分割処理について説明する図

【図４】第１の実施例の構成図

【図５】第１の実施例の制御信号発生回路の構成図

【図６】第１の実施例のセレクト信号及びカウンタライ
トのタイミングチャート

【図７】カウンタ処理のカウンタ処理のタイミングチャ
ート

【図８】第２の実施例の制御信号発生回路の構成図

【図９】第２の実施例のセレクト信号及びカウンタライ
トのタイミングチャート

【図１０】第２の実施例のカウンタ処理のタイミングチ
ャート

【図１１】本発明のカウンタ回路の別の実施形態の構成
図

【図１２】本発明のカウンタ回路のさらに別の実施形態
の構成図

Claims

【特許請求の範囲】

【請求項１】Ｎ個の初期値を記憶する初期値記憶手段
と、前記各初期値が設定され、クロックに同期してカウ
ントするＮ個のカウンタが割り当てられたカウンタ記憶
手段と、前記各初期値を前記各カウンタに設定し、その
後カウンタ処理を時分割で繰り返して行う制御回路と、
を備えてなるカウンタ回路。
【請求項２】前記制御回路が行うカウンタ処理は、前記
各カウンタの値を読み出して所定値の加減算後に再度各
カウンタに書込む処理を含むことを特徴とする請求項１
記載のカウンタ回路。
【請求項３】前記制御回路は、前記各カウンタの値を時
分割で読み出してその値が所定値になったか否かを検出
する手段を備え、所定値になったことを検出したときに
カウントアップ信号を出力するカウントアップ回路を備
えたことを特徴とする、請求項１または２に記載のカウ
ンタ回路。
【請求項４】前記制御回路は、クロックを分周して得ら
れる複数のスロットで１つのカウンタに対する前記カウ
ンタ処理を行い、該カウンタ処理は、前記複数のスロッ
トの内の２つのスロットの各々において、前記カウンタ
の値を読み出して所定値の加減算を行う処理と、その結
果を再度前記カウンタに書込む処理とを行うことを特徴
とする請求項１〜３のいずれかに記載のカウンタ回路。
【請求項５】前記制御回路は、前記複数のスロットを３
つのスロットで構成し、１番目のスロットで、カウンタ
を制御するＣＰＵが前記初期値を前記カウンタに書き込
んだり、または値を読み出したりする処理を行い、２番
目のスロットで、前記カウンタの値を読み出して前記所
定値の加減算処理を行い、３番目のスロットで、その結
果を再度前記カウンタに書込む処理を行うことを特徴と
する請求項４に記載のカウンタ回路。
【請求項６】前記制御回路は、前記カウンタを順次選択
するアドレスカウンタ回路を備え、該アドレスカウンタ
回路は、カウント動作を行わせるカウンタの使用数Ｘ
（Ｘ＝＜Ｎ）を記憶する使用カウンタ数記憶手段と、該
使用カウンタ数記憶手段に記憶されているカウンタ数の
範囲においてカウンタを順次選択し、且つその順次選択
動作を繰り返して行うカウンタアドレス更新回路と、を
備えてなる請求項１〜５のいずれかに記載のカウンタ回
路。
【請求項７】前記制御回路は、前記初期値記憶手段と前
記カウンタ記憶手段のそれぞれのデータ書込みを可能に
するライト信号端子に対して、同時にライト信号を出力
するゲート回路を備えたことを特徴とする、請求項１〜
６のいずれかに記載のカウンタ回路。