JPS6235949A

JPS6235949A - メモリ−装置

Info

Publication number: JPS6235949A
Application number: JP60176100A
Authority: JP
Inventors: Noboru Murayama; 村山　登
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1985-08-10
Filing date: 1985-08-10
Publication date: 1987-02-16
Anticipated expiration: 2010-04-10
Also published as: US5007011A; JPH0731627B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の分野］本発明はメモリー装置に関し、特にアクセス時間の長い
メモリーユニットを用いてデータ読み出しの高速アクセ
スを可能にしたメモリー装置に関する。

［従来の技術］メモリーの読み出し制御又は書き込み制御を開始してか
ら実際にデータの読み書きが行なわれるまでに必要とさ
れる時間が、アクセスタイムと呼ばれている。最近の半
導体メモリー（ＲＡＭ等）においては、アクセスタイム
は標準的なもので、約２００ナノ秒程度である。

一般に、コンピュータは、メモリからプログラム又はデ
ータを順次読み出して、その情報に応じた動作を行なう
ので、コンピュータのデータ処理速度は、メモリアクセ
スの時間によって大きく左右される。そこで、高速処理
を行なうコンピュータにおいては、アクセスタイムが短
い特別なメモリーを採用している。しかしながら、この
種の高速タイプのメモリーは、非常に高価である。

［発明の目的］本発明は、アクセスタイムの長いメモリーユニットを用
いて、データ読み出しの高速アクセスを可能にすること
を目的とする。

［発明の構成］上記目的を達成するため、本発明においては、＝３− 過去の指定アドレスの変化の傾向から未来の指定アドレ
スを予測し、メモリが外部（例えば中央処理装置）から
アクセスされない時に、予測したアドレスのデータを読
み出してそれを内部のレジスタに格納しておく。そして
、外部からメモリ読み出し指示がある時に、その指定ア
ドレスと予測アドレスとが一致したら、その予測アドレ
スのデータを格納しであるレジスタからデータを読み出
して、それを外部のデータラインに出力する。

マイクロプロセッサの場合、一般に、命令の読取り、命
令解析および命令実行の各処理を順次行なって１つのマ
シンサイクルを実行するので、実際にメモリのアクセス
が行なわれる期間に比較してメモリがアクセスされない
期間の割合いはかなり大きい。従って、メモリがアクセ
スされない期間に、中央処理装置等とは別に、メモリ装
置の内部で独立してデータ読み出し制御を行なうことが
可能である。

一方、プログラムデータにおいては、各命令データが順
次配置されているので、マイクロプロセラサが、ジャン
プ令令、サブルーチンコール命令等の特殊な命令を実行
する場合を除き、プログラム読み出し指定アドレスの変
化は連続的である。従って、マイクロプロセッサがもし
プログラム読み込み以外のメモリ読み出し動作を行なわ
ないものと仮定すれば、メモリ読み出し指定アドレスは
、ｎ。

ｆｉ　＋　１　、ｎ　＋２　、　ｎ　＋　３　、　　・
・・というように所定値ずつ更新されることになる。メ
モリ読み出し動作には、実際には、プログラム中で割り
当てたデータ領域からのデータ読み出しや、スタックか
らのデータ読み出しなどが含まれるが、それらの場合で
も所定値ずつ指定アドレスを更新しながらデータ読み出
しを繰り返す場合が多い。メモリ読み出し動作の指定ア
ドレスが規則的に変化しない割合いは、１０％以下であ
る。

従って、メモリ読み出し指定アドレスが規則的に変化す
るものと仮定すれば、過去の指定アドレスの変化から、
未来の指定アドレスを予測することができる。そこで、
メモリが外部からアクセスされない期間を利用して、メ
モリ装置内部で予測したアドレスからメモリのデータを
読み出して、それを高速読み出し可能なレジスタ（例え
ばラッチ）に格納しておけば、外部からメモリアクセス
があった時に、レジスタに格納しであるデータを出力す
ることで、中央処理装置側から見たメモリ装置全体とし
てのデータ読み出しのアクセスタイムを大幅に短縮でき
る。指定アドレスの予測が外れた場合には、従来のよう
に直接メモリをアクセスすればよい。しかし、予測が外
れる割合いは前記のように１０％以下であるので１本発
明によって、例えばアクセスタイムが２００ナノ秒のメ
モリを用いて５５０〜５５ナノ秒のアクセスタイムを実
現できる。

本発明の他の目的及び特徴は、以下の図面を参照した実
施例説明によって明らかになろう。

［実施例コ以下１図面を参照して本発明の一実施例を説明する。

第１図に、メモリー装置の一実施例の構成概略を示す。

第１図を参照すると、この装置にはレジスタ１０，２０
．減算器３０．制御ユニット４０゜メモリユニット５０
．バラフッ６０１選択回路７０、シフトレジスタ８０等
々が備わっている。このメモリ装置は、コンピュータの
システムバスに接続される。

レジスタ１０は、システムバスから得られるアドレス情
報をデータ読み出しタイミングで保持する。

レジスタ２０は、レジスタ１０が出力する情報をデータ
読み出しタイミングで保持する。従って、２回のデータ
読み出しを行なうと、第１回目のデータ読み出しアドレ
スの値はレジスタ１０を介してレジスタ２０に保持され
、第２回目のデータ読み出しアドレスの値はレジスタ１
０に保持される。

つまり、レジスタ１０の値とレジスタ２０の値との差は
、第１回目と第２回目との指定アドレスの更新量と一致
する。この更新量が、減算器３０の出力に得られる。

制御ユニッｊ−４０は、減算器３０が出力する指定アド
レス更新量と現アドレス（レジスタ１０の出力）から未
来の指定アドレスを予測し、システムバス側からメモリ
アクセス指示がない時に、予測したアドレスでメモリユ
ニット５０をアクセスし、読み出したデータをシフトレ
ジスタ８０にセットする。システムバス側からのアクセ
スが無ければ、更に次のアドレスを予測して、メモリユ
ニット５０をアクセスし、読み出したデータをシフトレ
ジスタ８０に格納し、以後上記動作を繰り返し、シフト
レジスタ８０内に、多数の予測データを格納する。

システムバス側からメモリ読み出し指示があると、制御
ユニット４０は、その時の指定アドレスと。

予測した１つ又は複数のアドレスとが一致するかどうか
を判定し、−Ｍする場合には、そのアドレスから読んで
あるデータの、シフトレジスタ内位置に応じて、選択信
号を生成し、それを選択回路７０及びバッファ６０に与
えて、目的のデータを、シフトレジスタ８０から、選択
回路７０及びバッファ６０を介して、システムバスのデ
ータラインに出力する。

第１図のメモリー装置の回路を具体化した回路＝８− を、第２ａ図、第２ｂ図、第２ｃ図及び第２ｄ図に示す
。なお、各回に示すオーバラインを付した記号は、その
信号がロウ・アクティブであることを示しているが、明
細書の説明においては特に区別を表示しない。各図を参
照して説明する。

第２ａ図のラッチ１０５，１．０６及び減算器１０４は
、第１図のレジスタ１０．２０及び減算器３０に、それ
ぞれ対応している。ラッチ１．０５のデータ入力端子に
は、システムバスのアドレス端子ＡＤＲ５が接続されて
いる。ランチ１０６のデータ入力端子には、ラッチ１０
５の出力端子が接続されている。ラッチ１０５及び１０
６の各ラッチ制御端子（ｃｐ）には、システムバスから
得られる読み出しストローブＲＤとＩＱリクエスト信号
ｌ０Ｒ（１との論理積を演算したメモリリード信号ＭＲ
Ｄが印加される。

従って、システムバスに接続される図示しない中央処理
装置がメモリからデー多を読み出す時に、システムバス
のアドレス情報がラッチ１０５に保持され、ラッチ１０
５の保持データがラッチ１０６に保持さ九る。従って、
ラッチ１０５に保持されるデータが第ｎ回目のデータ読
み出し時のアドレス情報であるとすわば、ラッチ１０６
のデータは第ｎ−１回目のデータ読み出し時のアドレス
情報になる。

ラッチ１０５の出力データ及びラッチ１０６の出力デー
タは５それぞれ、減算器１０４の入力端子Ａ及びＢに印
加される。減算器１０４の出力端子Ａ−Ｈには、ラッチ
１０５の出力データとラッチ１０６の出力データとの差
の値、即ち、システムバスからのデータ読み出し制御に
おける指定アドレス更新量の最新値（以下ΔＡＤで示す
）が出力される。

マルチプレクサ１０１．加算器１０２及びラッチ１０３
で楕成される回路が、予測アドレスを生成する。マルチ
プレクサ１０１は、最初は入力端子Ｂのデータ、即ち前
回データ読み出し時アドレス情報（以下Ａ　Ｄ　ｏで示
す）を出力端子ＯＵＴに出力する。従って、加算器１０
２はＡ　Ｄ　ｏ＋ΔＡＤの値を出力する。この値が次回
の予測アドレスである。

即ち、システムバスに接続されるマイクロプロセッサが
連続するアドレスから順次データを読み出す動作を繰り
返している場合、アドレスの更新量は＋１で一定である
から、アドレスはｎ−１，ｎ。

ｎ＋１．ｎ＋２．　　・・・・と変化する。アドレスｎ
のデータを読んだ直後は、ラッチ１０５にｎがセットさ
れ、ラッチ１０６にｎ−１がセットされているから、Ａ
Ｄｏはｎになり、ΔＡＤは１シニなり、予測アドレス（
以下ＡＤｇで示す）はｎ＋１になるから、次回の読み出
しアドレスとＡＤｇとが一致する。

マルチプレクサＬｏｔの選択制御端子ＳＥＬに印加する
信号は、フリップフロップ１１３及び１１４が生成する
。フリップフロップ１１３の出力端子Ｑは、通常は低レ
ベルしてあるがメモリ読み出し動作を終了する時、即ち
メモリリードストローブＭＲＤの立ち上がりエツジで高
レベルＨにセットされる。フリッププロップ１１４の出
力端子Ｑは、通常は低レベルＬであるが、フリッププロ
ップ１１３の出力端一１１＝子Ｑが高レベルＨにセットされた後でクロックパルスＧ
Ｋ２が印加されると、そのパルスの立ち下がりエツジで
高レベルＨにセットされる。フリップフロップ１１４の
出力端子Ｑが高レベルＨになると、ブリップフロップ１
１３及び１１４のクリア制御端子ＣＬＲが高レベルＨに
なり、フリッププロップ１１３及び１１４はクリアされ
る。従って、マルチプレクサ１０１の選択制御端子ＳＥ
Ｌは、メモリ読み出し動作を行なった直後の短時間だけ
Ｈになる。但し信号ＴＳＴがＨになるとＬのままである
。マルチプレクサ１０１は、端子ＳＥＬがＨの時に入力
端子Ｂの信号を出力端子ＯＵＴに出力し、端子Ｓｌ！Ｌ
がＬの時に入力端子Ａの信号を出力端子ＯＵＴに出力す
る。

マルチプレクサ１０１が入力端子Ｂを選択している時に
、その直前の読み出し指定アドレスＡＤｏとアドレス更
新量ΔＡＤとを加算した値、即ちその直後の予測アドレ
スが生成され、それがクロックパルスＣＫ２に同期して
ラッチ１０３に保持される。そのクロックパルスＣＫ２
の立ち下がりで。

マルチプレクサ１０１が入力端子Ａを選択する状＝１２
＝態に切り換わるので、更に次のクロックパルスＣＫ２が
現われると、加算器の出力には第２番目の予測アドレス
（ＡＤｏ＋２ΔＡＤ）が呪われ、それがラッチ１０３に
保持される。同様に、クロックパルスＣＫ２が現われる
毎に、新しい予測アドレスが順次生成される。

メモリユニット５０のアドレス指定端子にはマルチプレ
クサ１０７の出力端子が接続され、マルチプレクサ１０
７の入力端子Ａ及びＢには、それぞれ、現アドレスＡＤ
Ｒ８及び予測アドレスＡＤｇが印加される。マルチプレ
クサ１０７の選択制御端子ＳＥＬにはメモリ読み出しス
トローブとメモリ書込みストローブとの論理和が印加さ
れる。こわにより、マルチプレクサ１０７は、システム
バスからメモリアクセス指示がある時には、システムバ
ス上の指定アドレスＡＤＲ５をメモリユニット５０のア
ドレス端子に印加し、システムバスがメモリアクセスを
要求しない時には、ラッチ１０３が出力する予測アドレ
スＡＤｇをメモリユニット５０のアドレス端子に印加す
る。

なお、システムバスから得られるＩ○リクエスト信号ｌ
０ＲＱは、高レベルＨの時にメモリを選択し、低レベル
Ｌの時に入出力装置（１０）を選択する。

従って、この信号ｌ０ＲＱが高レベルＨの時に、メモリ
読み出しストローブＭＲＤ及びメモリ書き込みストロー
ブＭＷＲがアクティブになる。

メモリユニット５０のデータ出力端子Ｄ○から出力され
る出力データＤ　ｏｕｔは、第２ｂ図のマルチプレクサ
１２１及びラッチ１２２の入力端子に印加される。ラッ
チ１２２の出力端子には、ラッチ１２３．１２４，１２
５，１２６及び１２７が直列に接続されている。従って
、これらのラッチ１２２〜１２７で、６段のシフトレジ
スタを構成している。このシフトレジスタは、第１図の
シフトレジスタ８０に対応する。このシフトレジスタは
、クロックパルスＣＫ３が印加されると、読み出しデー
タＤａｕｂをラッチし、内部データをシフトする。

ラッチ１２２，１２３，１２４，１２５，１２６及び１
２７の出力端子は、マルチプレクサ１２１の入力端子Ｂ
、Ｃ，Ｄ、Ｅ、Ｆ及びＧにそれぞれ接続されている。こ
のマルチプレクサ１２１は、第１図の選択回路７０に対
応する。マルチプレクサ１２１の出力端子ＯＵＴは、バ
ッファ１２０を介して、システムバスのデータラインＤ
ＡＴＡに接続されている。なお、バッファ１２０はスリ
ーステート出力になっている。バッファ１２０の出力許
可制御端子ＯＥに、メモリ読み出しストローブＭＲＤが
印加される。

第２ｃ図に示す回路は、予測アドレスＡＤｇと指定アド
レスＡＤＲ８との比較を行なう。予測アドレスＡＤＨは
、ラッチ１３９の入力端子に印加される。ラッチ１３９
の出力端子には、ラッチ１４０．１４１，１４２，１４
３及び１４４が直列に接続されている。従って、これら
のラッチ１３９〜１４４が、６段のシフトレジスタを構
成している。このシフトレジスタは、第２ｂｌｌのシフ
トレジスタ（１２２〜１２７）と同様にクロックパルス
ＣＫ３が印加されると、予測アドレスＡＤｇをラッチし
、内部データをシフトする。従って、各ラッチ１３９〜
１４４には、ラッチ１２２〜１２７に保持されるデータ
（Ｄｏｕｔ）に対応するメモリアドレス（予測アドレス
）が、それぞれ保持される。

ラッチ１３９，１４０，１４１，１４２，１４３及び１
４４の各出力端子は、それぞれ、デジタル比較器１３３
，１３４，１．３５，１３６，１３７及び１３８の各入
力端子Ｂに接続されている。デジタル比較器１３３〜１
３８の入力端子Ａには、指定アドレスＡＤＲ８が印加さ
れる。デジタル比較器１３３〜１３８の各出力端子Ａ＝
Ｂは、入力端子Ａの値と入力端子Ｂの値とが一致すると
高レベルＨを出力し、そうでなければ低レベルＬを出力
する。

つまり、それまでに予測した１つ又は複数（６以下）の
予測アドレスの中に、指定アドレスＡＤＲ８と同一のも
のが存在する場合には、それに応じた１つのデジタル比
較器から、高レベルＨが出力される。予測が全て外れた
場合には、デジタル比較器１３３〜１３８の出力端子は
、全て低レベルＬになる。

デジタル比較器１３３〜１３８の出力端子は、エンコー
ダ１３１及びオアゲート１３２に接続されている。オア
ゲート１３２は、デジタル比較器１３３〜１３８のいず
れか１つが高レベルＨを出力すると信号ＴＳＴを高レベ
ルＨにセットし、そうでなければ信号ＴＳＴを低レベル
Ｌにセットする。

エンコーダ１３１が出力するデータＤｓは、デジタル比
較器１３３〜１３８の全てが低レベルＬを出力する時に
０になり、各デジタル比較器１３３゜１３４．１３５，
１３６，１３７及び１３８が高レベルＨを出力する時に
、それぞれ１，２，３゜４．５及び６になる。

エンコーダ１３１の出力データＤｓは、第２ｂ［のマル
チプレクサ１２１の選択制御端子ＳＥＬに印加される。

マルチプレクサ１２１は、選択制御端子ＳＥＬにＯｐ　
１＋　２＋　３ｐ　４＋　５及び６が印加されると、そ
れぞれ、入力端子Ａ；　Ｂ、Ｃ，Ｄ。

Ｅ、Ｆ及びＧの信号を出力端子ＯＵＴに出力する。

従って、予測アドレス（シフトレジスタに保持されたＡ
Ｄｇ）の中に指定アドレスＡＤＲ３と一致するものが存
在すると、そのアドレスに対応するデータを保持するラ
ッチ（１２３〜１２７のいずれか）の保持データを、バ
ッファ１２０を介して選択的にシステムバスに出力する
。

次に第２ｄ図を参照する。発振器１６２は常時所定周期
のクロックパルスＣＫＩを出力する。カウンタ］、　５
１のパルス入力端子ＣＰには、アンドゲート１５２が接
続されている。アンドゲート１５２の４つの入力端子に
は、それぞれ、メモリ読み出しス１−ローブＭＲＤ、メ
モリ書き込みストローブＭＷＲ，クロックパルスＣＫＩ
及びインバータ１５３の出力信号が印加さ九る。

従って、システムバスがメモリアクセスを要求しない場
合、クロックパルスＣＫＩがカウンタ１５１に印加され
、カウンタ１５１はそれを計数する。

計数値は、カウンタ１５１の出力端子ＯＵＴに出力され
る。この端子は、デジタル比較器１５０の入力端子Ｂに
接続されている。デジタル比較器１５０のもう１つの入
力端子Ａには、予め定めた固定値Ｒｍａｘ　　（この例
では７）が、常時印加さ九ている。

デジタル比較器１５０の出力端子Ａ＝Ｂに現われる信号
ＣＴＲＬは、入力端子Ａの値と入力端子Ｂの値とが一致
すると高レベルＨになり、そうでなければ低レベル乙に
なる。信号ＣＴＲＬが高レベルＨになると、インバータ
１５３を介してアンドゲート１５２の１つの入力端子が
低レベルＬになり、アンドゲート１５２の出力端子は常
時りになる。即ち、クロックパルスがカウンタ１５１に
印加されなくなるので、カウンタ１５１の計数はＲｍａ
ｘの値で停止する。

制御信号ＣＴＲＬは、アンドゲート１１５の一方の入力
端子に印加される。アンドゲート１１５のもう一方の入
力端子には、メモリ読み出しストローブＭＲＤが印加さ
れる。アンドゲート１１５の出力信号は、メモリユニッ
ト５０の読み出し制御端子ＲＤに印加される。従って、
制御信号ＣＴＲＬが低レベルＬの時、即ちカウンタ１５
１が計数を行なっている間、メモリユニット５０からの
データ読み出しが行なわれる。

第２ｄ図に示すように、クロックパルスＧＫ２を遅延回
ｗｉ１５４で少し遅らせた信号がクロックパルスＣＫ３
になっている。従って、カウンタ１５１が計数を行なう
間、即ち最大でクロックパルスＣＫ２が６個現われるま
での間、クロックパルス（ＣＫ３）がシフトレジスタ（
１２２〜１２７）に印加されることになる。このシフト
レジスタは、クロックパルスが現われる毎に、メモリユ
ニット５０の出力データＤｏｕｔをラッチし、ラッチ済
みのデータを各々シフトするので、６個のクロックパル
スが印加されると、６つのデータがシフトレジスタ　（
１２２〜１２７）内に蓄えられる。

一方、クロックパルスＣＫ２の各パルスが発生する毎に
、ラッチ１０３が、新しい予測アドレスＡＤＨを生成し
てそれをメモリユニット５０に印加するので、シフトレ
ジスタ（１２２〜１２７）に蓄えられる各データは、予
測アドレスのデータである。つまり、この例では最大で
６つの予測アドレスからのデータを、実際に読み出しが
行なわれ一２０＝る前にシフトレジスタ（１２２〜１２７）に保持する。

クロックパルスＣＫ２が７つ出力される前であっても、
システムバスからメモリアクセス要求があると、メモリ
読み出しストローブＭＲＤ又はメモリ書込みストローブ
ＭＷＲが低レベルＬになるため、そわ以上のパルスの出
力は禁止され、カウンタ１５１の計数動作は停止する。

１つの例をあげて説明する。予めメモリユニット５０か
らの予測データ読み出しを行なった後で、システムバス
からメモリ読み出し要求があった時に、指定アドレスＡ
ＤＲ３と一致する予測アドレスデータがラッチ１４３に
格納されていれば、デジタル比較器１３７の出力端子高
レベルＨになる。

この時、エンコーダ１３１から出力されるデータＤｓの
値は５になる。

Ｒ，て、マルチプレクサ１２１は、ラッチ１２６に保持
されたデータを選択的に出力する。この場合、ラッチか
らのデータ読み出しなので、メモリアクセス時間は非常
に短くなる。またこの時、工ンツーダ１３１の出力デー
タＤｓがカウンタ１５１のデータ端子ＤＡＴに印加され
、メモリ読み出しストローブＭＲＤがカウンタ１５１の
プリセット制御端子ＰＳＴに印加されるので、それによ
ってカウンタ１５１の計数値が５にプリセットされる。

従って、システムバスからのメモリアクセスが終了する
と、カウンタ１５１の計数は５からスタートし、７でス
トップする。その間にクロックパルスＣＫ２は２つ出力
されるので、新しいデータは２つだけ読み出される。２
回の予測データ読み出しが行なわれると、それまでラッ
チ１２２，１２３．１２４及び１２５に格納されていた
データは、それぞれラッチ１２４，１２５，１２６及び
１２７に転送され、新しいデータがラッチ１２３及び１
２２に格納される。

つまり、今回読み出したラッチ１２６のデータより先の
予測データは、シフトレジスタ内に保存される。予測が
当たると、信号ＴＳＴが高レベルＨになるので、インバ
ータ１１７の出力が低レベルＬになり、アンドゲート１
１６の出力端子は低レベルＬの状態を維持する。従って
、この場合には、予測アドレスの演算に利用する前回読
み出しアドレスＡ　Ｄ　ｏの値は、その時の指定アドレ
スＡＤＲ８に更新されず、それまでに予測した最も未来
の予測アドレス（ラッチ１０３の出力）になる。即ち、
ラッチ１２６に格納されていたデータを第ｎ番目のデー
タと仮定すれば、データを読み出した時点で、既にｎ＋
１番目、ｎ＋２番目、ｎ＋３番目及びｎ＋４番目の未来
の予測データが各ラッチ１２５．１２４，１２３及び１
２２に格納さ九ているので、それらを再び読み出す必要
はなく、それらに続くｎ＋５番目のデータから予測アド
レスを生成すればよい。

このような制御を行なうことにより、システムバスのメ
モリアクセスの周期が一時的に短くなった場合でも、そ
れ以前に予測データ読み出しを完了していればそのデー
タを出力できる。

もし予測が外れた場合には、エンコーダ１３１がデータ
Ｄｓとして０を出力するので、マルチプレフサ１２１は
メモリユニット５０からの直接の出力データＤｏｕ七を
システムバスに出力する。この場合、メモリユニット５
０のアドレス端子はＡＤＲ３になる。また、信号ＴＳＴ
が低レベルＬのままなので、メモリ読み出し終了のタイ
ミングで、フリッププロップ１１３から出力されるパル
スによって、マルチプレクサ１０１がその時の読み出し
アドレス（ラッチ１０５の出力）を、予測アドレス演算
用の前回アドレスＡＤｏとして選択し、その直後のクロ
ックパルスＧＫ２によって、次回の第１の予測アドレス
が生成される。

つまり、予測が外れた場合には、前回アドレスＡＤＯを
最新のものに更新し、新たに予測動作を開始する。この
場合、エンコーダ出力のデータＤｓは０なので、カウン
タ１５１には０がプリセットされ、これによってラッチ
１２２〜１２７は全てクリアされる。

この例では、システムバス側から見たメモリ読み出しの
アクセス時間が、予測が当たった場合と外わた場合とで
大きく変わるので、この実施例では、＝２４− システムバス側に接続されるマイクロプロセッサのため
に、同期信号ＲＥＡＤＹを出力する。この信号を生成す
る回路は第２ｄ図に示されている。

第２ｄ図を参照すると、この信号ＲＥＡＤＹは、遅延回
路１５５，１５６．インバータ１５７．ナントゲート１
５８．オアゲート１５９，１６０及びアンドゲート１６
１を用い、制御信号ＴＳＴ及びＭＲＤをもとにして生成
されている。

遅延回路１５５は比較的長い遅延時間ＴＬ（この例では
約２００ナノ）を有し、遅延回路１５６は比較的短い遅
延時間ＴＳ（この例では約５０ナノ秒）を有している。

従って、予測が当たった場合には、メモリ読み出しスト
ローブＭＲＤが出力されてから５０ナノ秒経過した時に
信号ＲＥＡＤＹが出力され、予測が外れた場合には、２
００ナノ秒を経過した時に出力される。

従って、システムバスに接続される中央処理装置等は、
信号ＲＥＡＤＹが出力されるまで、ストローブ信号ＲＤ
の出力時間を引き延ばせばよい。これにより、予測が当
たった場合には短時間で読み出しを完了でき、予測が外
れた場合でも従来と同様のアクセス時間で読み出しでき
る。

第３図、第４ａ図及び第４ｂ図に５この実施例の各信号
のタイミングの例が示しであるので参照されたい。なお
、第３図のＴａｃｃが、読み出しアクセス時間である。

第５図に、この実施例のメモリー装置の動作の概略（一
部省略）をフローチャートとして示しである。

第５図を参照して全体の動作を説明する。まず、データ
保持数カウンタＣＮ（第２ｄ図の１５１に対応）をクリ
アし、メモリアクセス要求の有無をチェックする。メモ
リアクセス要求がなければ、カウンタＣＮをチェックし
、ＣＮが最大値を越えてなければ、以下の動作を行なう
。

まず、前回読み出しアドレスＡ　Ｄ　ｏにアドレス更新
量ΔＡＤを加算し、その結果を予測アドレスＡＤｇにす
る。そしてカウンタＣＮを＋１し、生成した予測アドレ
スＡＤｇでメモリをアクセスする。

それによって読み出されたデータ（Ｄｏｕｔ）を、シフ
トレジスタ（１２２）に保持し、それまでのシフトレジ
スタのデータはシフトする。

メモリアクセス要求があるか、又はカウンタＣＮが最大
値を越えるまで、上記処理を繰り返す。

メモリアクセス要求があると、最新の２つのアドレス値
を保持するレジスタ（１０５，１０６）の内容を新しい
ものに更新し、その結果に応じてアドレス更新量ΔＡＤ
も更新する。

次に指定されたアドレスと１つ又は複数の予測アドレス
とを比較し、予測が成功かどうかを判定する。成功の場
合には、指定アドレスと一致する予測アドレスから読ん
だデータをシフトレジスタから読み出して、それをデー
タバスに出力する。予測が失敗した場合には、システム
バスの指定アドレスＡＤＲ８をメモリに与えて、メモリ
から読み出したデータを直接、システムバスのデータバ
スに出力する。

そして、データを読み出した位置に応じて、カウンタＣ
Ｎの値をプリセットする。

以後、上記動作を繰り返し行なう。

なお、上記実施例ではアクセスタイムが２００ナノ秒程
度のＲＡＭをメモリユニットとして用いているが、アク
セスタイムがもつと短いメモリやアクセスタイムの非常
に長いメモリも利用でき、また半導体メモリに限らず様
々な記憶ユニットを用いることができる。勿論、読み出
し専用メモリを利用してもよい。

［効果コ以上のとおり本発明によれば、アクセスタイムの長いメ
モリユニットを用いて、そのアクセスタイムよりも遥か
に短い時間で、データの読み出しができる。これにより
、メモリー装置の大幅なコス１−ダウンが可能である。

【図面の簡単な説明】

第１図は、本発明の一実施例の構成の概略を示すブロッ
ク図である。第２ａ図、第２ｂ図、第２Ｃ図及び第２ｄ図は、第１図
の装置を具体的に示すブロック図である。第３図、第４ａ図及び第４ｂ図は、実施例の装置各部の
信号タイミングの一例を示すタイミングチャートである
。第５図は、実施例装置の動作の概略を示すフローチャー
トである。５０：メモリユニット（メモリ手段）１２２、１．２３．１２４．１．２５．１２６，１２７
　ｊランチ（レジスタ）１０２：加算器（アドレス予測
手段）１０１．１０７，１２１：マルチプレクサ１０５．１０
６：ラッチ１３１：エンコーダ１１３３．１３４Ｊ３５，１．３６，１３７，１３８　
：デジタル比較器１３９．１４０，１４１，１／１２，
１４３，１４４　：ラッチ１５１：カウンタ

Claims

【特許請求の範囲】

（１）アドレス指定端子；データ端子；複数のアドレスに各々データを格納する領域を備えるメ
モリ手段；前記メモリ手段から読み出したデータを一時的に保持す
る、複数のレジスタ；前記アドレス指定端子に現われた過去の信号変化の傾向
から、その先に現われるアドレス信号を予測して生成す
るアドレス予測手段；外部からのメモリアクセスがない時に、前記アドレス予
測手段が予測したアドレスを順次指定して前記メモリ手
段をアクセスし、該メモリ手段から読み出したデータを
前記レジスタに格納する先読み制御手段；および外部からのメモリ読み出し指示がある時に、前記アドレ
ス指定端子に現われた信号を参照し、それが前記レジス
タに格納されているデータのアドレスと一致するかどう
か判定し、一致したらそのアドレスのデータを保持する
レジスタのデータを前記データ端子に出力し、一致しな
ければ前記メモリ手段をアクセスして読み出したデータ
を前記データ端子に出力する、データ読み出し制御手段
；を備えるメモリー装置。
（２）アドレス予測手段は、メモリ読み出し指示がある
時に前記アドレス端子に現われる信号を保持する第１の
アドレス保持手段、該第１のアドレス保持手段の出力信
号を保持する第２のアドレス保持手段、第１のアドレス
保持手段の出力信号と第２のアドレス保持手段の出力信
号との差を出力する第１の演算手段、第１の演算手段の
出力信号に基づいてアドレス情報を生成する第２の演算
手段、を備える、前記特許請求の範囲第（１）項記載の
メモリー装置。
（３）データ読み出し制御手段は、前記レジスタと同数
のアドレス保持手段を備え、各々のアドレス保持手段に
、前記レジスタに予測データを格納する時に生成される
予測アドレスの値を各々格納する、前記特許請求の範囲
第（１）項記載のメモリー装置。
（４）先読み制御手段は、カウンタを備え、該カウンタ
の計数値が所定値になるまで、前記レジスタに予測アド
レスのデータ格納を行ない、外部からのデータ読み出し
指示がある時にアドレスの予測と指定アドレスが一致す
ると、その一致したアドレスのデータを保持するレジス
タの位置に応じて前記カウンタの計数値を更新する、前
記特許請求の範囲第（１）項、第（２）項又は第（３）
項記載のメモリー装置。