JP3455356B2 - 多チャンネルタイマ - Google Patents
多チャンネルタイマInfo
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- Electronic Switches (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は複写機等の機械を制
御するコントローラのタイマや入力タイミング取り込み
装置等に用いられる多チャンネルタイマに関する。
御するコントローラのタイマや入力タイミング取り込み
装置等に用いられる多チャンネルタイマに関する。
【０００２】
【従来の技術】複写機等の機械では、制御対象が非常に
多く、タイマによるパルス出力、インタラプト発生、入
力信号の変化点取り込み（インプットキャプチャ）等の
処理が多数存在する。これらの多数の処理はハードウェ
アで別個に行われている。特開昭６０ー１７０８７０号
公報には、インタラプト入力のマルチプレクス処理を行
う複写機の制御装置が記載されている。また、特開昭６
０ー１７３６０５号公報には、タイマ、コンパレータを
用いてモータ制御を行う電子機器が記載されている。
多く、タイマによるパルス出力、インタラプト発生、入
力信号の変化点取り込み（インプットキャプチャ）等の
処理が多数存在する。これらの多数の処理はハードウェ
アで別個に行われている。特開昭６０ー１７０８７０号
公報には、インタラプト入力のマルチプレクス処理を行
う複写機の制御装置が記載されている。また、特開昭６
０ー１７３６０５号公報には、タイマ、コンパレータを
用いてモータ制御を行う電子機器が記載されている。
【０００３】
【発明が解決しようとする課題】複写機等の機械では、
多数の処理をハードウェアで別個に行うので、非常に大
規模になり、しかも、汎用性に乏しい構成となる。本発
明は、上記問題点を改善し、小型化が可能で汎用性を有
する多チャンネルタイマを提供することを目的とする。
多数の処理をハードウェアで別個に行うので、非常に大
規模になり、しかも、汎用性に乏しい構成となる。本発
明は、上記問題点を改善し、小型化が可能で汎用性を有
する多チャンネルタイマを提供することを目的とする。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る発明は、所定周波数の入力クロック
に同期して動作するフリーランニングカウンタと、前記
入力クロックの周波数に対する整数倍の周波数のクロッ
クに同期して複数のタイマチャンネルを順次に選択する
タイマチャンネルセレクタと、このタイマチャンネルセ
レクタで選択されたタイマチャンネルの入力信号がある
場合に該タイマチャンネルのタイマに設定された周期を
示す値と前記フリーランニングカウンタの値とを加算す
る加算手段と、この加算手段の加算結果を前記タイマチ
ャンネルセレクタによるタイマチャンネルの選択に従っ
て各タイマチャンネル毎に記憶手段に格納する第１の手
段と、前記加算結果を前記記憶手段から前記タイマチャ
ンネルセレクタによるタイマチャンネルの選択に従って
読み出して前記フリーランニングカウンタの値と一致し
た時に一致信号を出し該一致信号を各タイマチャンネル
毎に振り分ける第２の手段とを備えたものであり、多数
のタイマ機能を搭載して小型化することが可能である。
め、請求項１に係る発明は、所定周波数の入力クロック
に同期して動作するフリーランニングカウンタと、前記
入力クロックの周波数に対する整数倍の周波数のクロッ
クに同期して複数のタイマチャンネルを順次に選択する
タイマチャンネルセレクタと、このタイマチャンネルセ
レクタで選択されたタイマチャンネルの入力信号がある
場合に該タイマチャンネルのタイマに設定された周期を
示す値と前記フリーランニングカウンタの値とを加算す
る加算手段と、この加算手段の加算結果を前記タイマチ
ャンネルセレクタによるタイマチャンネルの選択に従っ
て各タイマチャンネル毎に記憶手段に格納する第１の手
段と、前記加算結果を前記記憶手段から前記タイマチャ
ンネルセレクタによるタイマチャンネルの選択に従って
読み出して前記フリーランニングカウンタの値と一致し
た時に一致信号を出し該一致信号を各タイマチャンネル
毎に振り分ける第２の手段とを備えたものであり、多数
のタイマ機能を搭載して小型化することが可能である。
【０００５】請求項２に係る発明は、請求項１記載の多
チャンネルタイマにおいて、前記第２の手段で出される
一致信号と外部からのトリガ信号とのいずれかを選択し
て前記第１の手段に前記入力信号として入力する第３の
手段と、前記第１の手段にて各タイマチャンネル毎に前
記加算手段の加算結果を前記記憶手段に一度書き込むと
再書き込みを不可とする機能を有し前記入力信号発生時
の前記フリーランニングカウンタの値を前記記憶手段に
格納し得るように構成した第４の手段とを備えたもので
あり、簡単な構成でタイマ機能にワンショット機能、リ
ピート機能、インプットキャプチャ機能を追加すること
ができる。
チャンネルタイマにおいて、前記第２の手段で出される
一致信号と外部からのトリガ信号とのいずれかを選択し
て前記第１の手段に前記入力信号として入力する第３の
手段と、前記第１の手段にて各タイマチャンネル毎に前
記加算手段の加算結果を前記記憶手段に一度書き込むと
再書き込みを不可とする機能を有し前記入力信号発生時
の前記フリーランニングカウンタの値を前記記憶手段に
格納し得るように構成した第４の手段とを備えたもので
あり、簡単な構成でタイマ機能にワンショット機能、リ
ピート機能、インプットキャプチャ機能を追加すること
ができる。
【０００６】請求項３に係る発明は、請求項１記載の多
チャンネルタイマにおいて、各タイマチャンネルに設定
された周期を示す値と前記加算手段の各タイマチャンネ
ル毎の加算結果とをそれぞれＣＰＵと同じメモリ空間に
配置されたＲＡＭの連続した位置もしくは内部に格納す
るようにし、タイマチャンネル数を可変とし、タイマチ
ャンネル数に応じて前記入力クロック、前記タイマチャ
ンネルセレクタの出力を制御する第５の手段を設け、前
記ＲＡＭへのリードライト及び前記ＣＰＵから前記ＲＡ
Ｍへのリードライトを時分割処理にてそれぞれ独立にア
クセスするようにしたものであり、タイマチャンネル
数、動作周波数を簡単に変更でき、汎用性を大いに増す
ことができる。
チャンネルタイマにおいて、各タイマチャンネルに設定
された周期を示す値と前記加算手段の各タイマチャンネ
ル毎の加算結果とをそれぞれＣＰＵと同じメモリ空間に
配置されたＲＡＭの連続した位置もしくは内部に格納す
るようにし、タイマチャンネル数を可変とし、タイマチ
ャンネル数に応じて前記入力クロック、前記タイマチャ
ンネルセレクタの出力を制御する第５の手段を設け、前
記ＲＡＭへのリードライト及び前記ＣＰＵから前記ＲＡ
Ｍへのリードライトを時分割処理にてそれぞれ独立にア
クセスするようにしたものであり、タイマチャンネル
数、動作周波数を簡単に変更でき、汎用性を大いに増す
ことができる。
【０００７】
【発明の実施の形態】図１は請求項１に係る発明の一実
施形態を示す。タイマチャンネルセレクタを構成するカ
ウンタ１は、例えば８ＭＨＺのクロックが入力され、こ
のクロックをカウントすることにより複数のタイマチャ
ンネルをカウントして１ＭＨＺのタイマチャンネルセレ
クト信号をタイマインターバルレジスタ２、タイマ比較
値レジスタ３、タイマ制御レジスタを含む制御部４、デ
コード・ラッチ回路８へ出力する。フリーランニングカ
ウンタ５はカウンタ１からの１ＭＨＺのカウントパルス
をカウントするが、複数のチャンネル、例えば８チャン
ネルのタイマ１〜８の分割処理が１ＭＨＺに対応する１
μｓを８分割した１２５μｓ毎になされる。
施形態を示す。タイマチャンネルセレクタを構成するカ
ウンタ１は、例えば８ＭＨＺのクロックが入力され、こ
のクロックをカウントすることにより複数のタイマチャ
ンネルをカウントして１ＭＨＺのタイマチャンネルセレ
クト信号をタイマインターバルレジスタ２、タイマ比較
値レジスタ３、タイマ制御レジスタを含む制御部４、デ
コード・ラッチ回路８へ出力する。フリーランニングカ
ウンタ５はカウンタ１からの１ＭＨＺのカウントパルス
をカウントするが、複数のチャンネル、例えば８チャン
ネルのタイマ１〜８の分割処理が１ＭＨＺに対応する１
μｓを８分割した１２５μｓ毎になされる。
【０００８】すなわち、タイマインターバルレジスタ２
はタイマ１〜８にそれぞれ設定された周期を示す値（イ
ンターバル）が格納される。このタイマインターバルレ
ジスタ２は、カンウタ１からのタイマチャンネルセレク
ト信号によりアドレスが指定され、カウンタ１がタイマ
チャンネル１〜８を選択する各フェーズでタイマ１〜８
の各インターバルがそれぞれ読み出される。このタイマ
インターバルレジスタ２から読み出されたインターバル
は加算器６にてフリーランニングカウンタ５のカウント
値と加算される。
はタイマ１〜８にそれぞれ設定された周期を示す値（イ
ンターバル）が格納される。このタイマインターバルレ
ジスタ２は、カンウタ１からのタイマチャンネルセレク
ト信号によりアドレスが指定され、カウンタ１がタイマ
チャンネル１〜８を選択する各フェーズでタイマ１〜８
の各インターバルがそれぞれ読み出される。このタイマ
インターバルレジスタ２から読み出されたインターバル
は加算器６にてフリーランニングカウンタ５のカウント
値と加算される。
【０００９】制御部４は、各タイマ１〜８のトリガ信号
ＴＲＧが入力され、カンウタ１からのタイマチャンネル
セレクト信号に基づいて、カウンタ１がタイマチャンネ
ル１〜８を選択する各フェーズでタイマ１〜８のトリガ
信号が入力された時に、そのタイマの比較値として加算
器６の加算結果をタイマ比較値レジスタ３に格納する。
ＴＲＧが入力され、カンウタ１からのタイマチャンネル
セレクト信号に基づいて、カウンタ１がタイマチャンネ
ル１〜８を選択する各フェーズでタイマ１〜８のトリガ
信号が入力された時に、そのタイマの比較値として加算
器６の加算結果をタイマ比較値レジスタ３に格納する。
【００１０】この場合、タイマ比較値レジスタ３は、カ
ンウタ１からのタイマチャンネルセレクト信号によりア
ドレスが指定され、そのアドレスに加算器６の加算結果
がタイマの比較値として格納される。したがって、タイ
マ比較値レジスタ３はタイマ１〜８の各比較値が格納さ
れる。制御部４は、例えばカウンタ１がタイマチャンネ
ル１を選択するフェーズでタイマ１のトリガ信号が入力
されると、加算器６の加算結果をタイマ１の比較値とし
てタイマ比較値レジスタ３に格納する。
ンウタ１からのタイマチャンネルセレクト信号によりア
ドレスが指定され、そのアドレスに加算器６の加算結果
がタイマの比較値として格納される。したがって、タイ
マ比較値レジスタ３はタイマ１〜８の各比較値が格納さ
れる。制御部４は、例えばカウンタ１がタイマチャンネ
ル１を選択するフェーズでタイマ１のトリガ信号が入力
されると、加算器６の加算結果をタイマ１の比較値とし
てタイマ比較値レジスタ３に格納する。
【００１１】また、制御部４は、カウンタ１がタイマチ
ャンネル１〜８を選択する各フェーズでタイマ１〜８の
各比較値をそれぞれタイマ比較値レジスタ３から読み出
す。コンパレータ７は、タイマ比較値レジスタ３から読
み出されたタイマ１〜８の各比較値をフリーランニング
カウンタ５のカウント値と比較して両者が一致したとき
に一致信号を出力する。
ャンネル１〜８を選択する各フェーズでタイマ１〜８の
各比較値をそれぞれタイマ比較値レジスタ３から読み出
す。コンパレータ７は、タイマ比較値レジスタ３から読
み出されたタイマ１〜８の各比較値をフリーランニング
カウンタ５のカウント値と比較して両者が一致したとき
に一致信号を出力する。
【００１２】デコード・ラッチ回路８は、上記カウンタ
１の入力クロックに同期してコンパレータ７からの一致
信号をカンウタ１からのタイマチャンネルセレクト信号
により各タイマチャンネル毎にラッチして振り分け（デ
コードし）、各タイマ１〜８の出力信号として出力す
る。このように、この実施形態の多チャンネルタイマは
８チャンネルの独立に動作するタイマとして利用でき
る。
１の入力クロックに同期してコンパレータ７からの一致
信号をカンウタ１からのタイマチャンネルセレクト信号
により各タイマチャンネル毎にラッチして振り分け（デ
コードし）、各タイマ１〜８の出力信号として出力す
る。このように、この実施形態の多チャンネルタイマは
８チャンネルの独立に動作するタイマとして利用でき
る。
【００１３】図２は本実施形態のＩＣ（ＲＦ５Ａ２３
０）を示し、図３はその動作説明図である。図示しない
クロック発生器からのクロックはプレスケーラ１０によ
り分周されてカウンタ１に入力され、タイマメインコン
トロールレジスタ（ＭＴＭＣＡ）９はコントロールロジ
ック回路１３から入力されたデータによりプレスケーラ
１０の分周比などを制御する。カウンタ１からのタイマ
チャンネルセレクト信号と加算器６の加算結果はマルチ
プレクサ１１を介してＲＡＭ１２へ送られ、マルチプレ
クサ１１はコントロールロジック回路１３により制御さ
れる。コントロールロジック回路１３及びタイマ制御レ
ジスタ２０は上記制御部４を構成する。
０）を示し、図３はその動作説明図である。図示しない
クロック発生器からのクロックはプレスケーラ１０によ
り分周されてカウンタ１に入力され、タイマメインコン
トロールレジスタ（ＭＴＭＣＡ）９はコントロールロジ
ック回路１３から入力されたデータによりプレスケーラ
１０の分周比などを制御する。カウンタ１からのタイマ
チャンネルセレクト信号と加算器６の加算結果はマルチ
プレクサ１１を介してＲＡＭ１２へ送られ、マルチプレ
クサ１１はコントロールロジック回路１３により制御さ
れる。コントロールロジック回路１３及びタイマ制御レ
ジスタ２０は上記制御部４を構成する。
【００１４】コントロールロジック回路１３は、タイマ
制御レジスタ２０、ＲＡＭ１２内のタイマインターバル
レジスタ２に設定値を書き込んだ後に、タイマ制御レジ
スタ２０へのスタートビットの書き込み、あるいは外部
からのトリガ信号ＴＲＧの入力によりタイマ１〜８の起
動を行う。例えばタイマ１の分割処理では、コントロー
ルロジック回路１３は、まず、カウンタ１がタイマチャ
ンネル１を選択するフェーズ（Ｐｈａｓｅ）０で、ＲＡ
Ｍ１２内のタイマインターバルレジスタ２に設定されて
いるタイマ１の設定値（インターバル）をＲＡＭ１２の
レジスタファイルのポートＡから読み出す。
制御レジスタ２０、ＲＡＭ１２内のタイマインターバル
レジスタ２に設定値を書き込んだ後に、タイマ制御レジ
スタ２０へのスタートビットの書き込み、あるいは外部
からのトリガ信号ＴＲＧの入力によりタイマ１〜８の起
動を行う。例えばタイマ１の分割処理では、コントロー
ルロジック回路１３は、まず、カウンタ１がタイマチャ
ンネル１を選択するフェーズ（Ｐｈａｓｅ）０で、ＲＡ
Ｍ１２内のタイマインターバルレジスタ２に設定されて
いるタイマ１の設定値（インターバル）をＲＡＭ１２の
レジスタファイルのポートＡから読み出す。
【００１５】このタイマインターバルレジスタ２から読
み出されたタイマ１の設定値は加算器６でフリーランニ
ングカウンタ５のカウント値と加算され、コントロール
ロジック回路１３は加算器６の加算結果をマルチプレク
サ１１を介してＲＡＭ１２内のレジスタファイルのポー
トＣよりＲＡＭ１２内のタイマ比較値レジスタ３に書き
込む。
み出されたタイマ１の設定値は加算器６でフリーランニ
ングカウンタ５のカウント値と加算され、コントロール
ロジック回路１３は加算器６の加算結果をマルチプレク
サ１１を介してＲＡＭ１２内のレジスタファイルのポー
トＣよりＲＡＭ１２内のタイマ比較値レジスタ３に書き
込む。
【００１６】次に、コントロールロジック回路１３は、
カウンタ１がタイマチャンネル２を選択するフェーズ１
で、ＲＡＭ１２内のタイマ比較値レジスタ３からタイマ
１の比較値として上記加算結果をＲＡＭ１２内のレジス
タファイルのポートＢから読み出す。このタイマ比較値
レジスタ３から読み出された加算結果はコンパレータ７
にてフリーランニングカウンタ５のカウント値と比較さ
れ、この比較結果は両者が一致すれば“１”となる。
カウンタ１がタイマチャンネル２を選択するフェーズ１
で、ＲＡＭ１２内のタイマ比較値レジスタ３からタイマ
１の比較値として上記加算結果をＲＡＭ１２内のレジス
タファイルのポートＢから読み出す。このタイマ比較値
レジスタ３から読み出された加算結果はコンパレータ７
にてフリーランニングカウンタ５のカウント値と比較さ
れ、この比較結果は両者が一致すれば“１”となる。
【００１７】コンパレータ７の比較結果はシフトレジス
タ１４によりデコード・ラッチ回路８へ転送される。デ
コード・ラッチ回路８は、上記カウンタ１の入力クロッ
クに同期してシフトレジスタ１４からの一致信号をカン
ウタ１からのタイマチャンネルセレクト信号により各タ
イマチャンネル毎にカウンタ１からフリーランニングカ
ウンタ５へのカウントパルスの立ち上がりから次のカウ
ントパルスの立ち上がりまでラッチして振り分け（デコ
ードし）、各タイマ１〜８の出力信号として出力する。
タイマ２〜８の分割処理はタイマ１の分割処理と同様に
行われる。
タ１４によりデコード・ラッチ回路８へ転送される。デ
コード・ラッチ回路８は、上記カウンタ１の入力クロッ
クに同期してシフトレジスタ１４からの一致信号をカン
ウタ１からのタイマチャンネルセレクト信号により各タ
イマチャンネル毎にカウンタ１からフリーランニングカ
ウンタ５へのカウントパルスの立ち上がりから次のカウ
ントパルスの立ち上がりまでラッチして振り分け（デコ
ードし）、各タイマ１〜８の出力信号として出力する。
タイマ２〜８の分割処理はタイマ１の分割処理と同様に
行われる。
【００１８】このように、請求項１に係る発明の一実施
形態では、所定周波数の入力クロックに同期して動作す
るフリーランニングカウンタ５と、前記入力クロックの
周波数に対する整数倍の周波数のクロックに同期して複
数のタイマチャンネルを順次に選択するタイマチャンネ
ルセレクタとしてのカウンタ１と、このタイマチャンネ
ルセレクタ１で選択されたタイマチャンネルの入力信号
がある場合に該タイマチャンネルのタイマに設定された
周期を示す値とフリーランニングカウンタ５の値とを加
算する加算手段としての加算器６と、この加算手段６の
加算結果をタイマチャンネルセレクタ１によるタイマチ
ャンネルの選択に従って各タイマチャンネル毎に記憶手
段としてのタイマ比較値レジスタ３に格納する第１の手
段としての制御部４と、前記加算結果を前記記憶手段３
からタイマチャンネルセレクタ１によるタイマチャンネ
ルの選択に従って読み出してフリーランニングカウンタ
５の値と一致した時に一致信号を出し該一致信号を各タ
イマチャンネル毎に振り分ける第２の手段としての制御
部４、コンパレータ７及びデコード・ラッチ回路８とを
備えたので、多数のタイマ機能を搭載して小型化するこ
とが可能である。
形態では、所定周波数の入力クロックに同期して動作す
るフリーランニングカウンタ５と、前記入力クロックの
周波数に対する整数倍の周波数のクロックに同期して複
数のタイマチャンネルを順次に選択するタイマチャンネ
ルセレクタとしてのカウンタ１と、このタイマチャンネ
ルセレクタ１で選択されたタイマチャンネルの入力信号
がある場合に該タイマチャンネルのタイマに設定された
周期を示す値とフリーランニングカウンタ５の値とを加
算する加算手段としての加算器６と、この加算手段６の
加算結果をタイマチャンネルセレクタ１によるタイマチ
ャンネルの選択に従って各タイマチャンネル毎に記憶手
段としてのタイマ比較値レジスタ３に格納する第１の手
段としての制御部４と、前記加算結果を前記記憶手段３
からタイマチャンネルセレクタ１によるタイマチャンネ
ルの選択に従って読み出してフリーランニングカウンタ
５の値と一致した時に一致信号を出し該一致信号を各タ
イマチャンネル毎に振り分ける第２の手段としての制御
部４、コンパレータ７及びデコード・ラッチ回路８とを
備えたので、多数のタイマ機能を搭載して小型化するこ
とが可能である。
【００１９】図４は請求項２に係る発明の一実施形態の
一部を示す。この実施形態はワンショットタイマとリピ
ートタイマとの切り換えを可能としたものである。この
実施形態では、上記請求項１に係る発明の一実施形態に
おいて、コンパレータ７の出力信号がラッチ回路１５に
より８ＭＨＺのクロックでラッチされ、セレクタ１６は
ラッチ回路１５の出力信号と外部からのトリガ信号との
いずれかを選択して書き込みパルス発生回路１７に入力
する。この書き込みパルス発生回路１７は制御部４に含
まれるものである。
一部を示す。この実施形態はワンショットタイマとリピ
ートタイマとの切り換えを可能としたものである。この
実施形態では、上記請求項１に係る発明の一実施形態に
おいて、コンパレータ７の出力信号がラッチ回路１５に
より８ＭＨＺのクロックでラッチされ、セレクタ１６は
ラッチ回路１５の出力信号と外部からのトリガ信号との
いずれかを選択して書き込みパルス発生回路１７に入力
する。この書き込みパルス発生回路１７は制御部４に含
まれるものである。
【００２０】セレクタ１６によりラッチ回路１５の出力
信号を選択した場合には、コンパレータ７がタイマ比較
値レジスタ３から読み出されたＮチャンネルのタイマの
比較値をフリーランニングカウンタ５のカウント値と比
較して両者が一致したと判断して一致信号を出力する
と、この一致信号がラッチ回路１５によりラッチされて
セレクタ１６を通して書き込みパルス発生回路１７に入
力されることにより書き込みパルス発生回路１７が書き
込みパルスを発生する。
信号を選択した場合には、コンパレータ７がタイマ比較
値レジスタ３から読み出されたＮチャンネルのタイマの
比較値をフリーランニングカウンタ５のカウント値と比
較して両者が一致したと判断して一致信号を出力する
と、この一致信号がラッチ回路１５によりラッチされて
セレクタ１６を通して書き込みパルス発生回路１７に入
力されることにより書き込みパルス発生回路１７が書き
込みパルスを発生する。
【００２１】タイマ比較値レジスタ３は、書き込みパル
ス発生回路１７からの書き込みパルスにより加算器６の
加算結果がＮチャンネルのタイマの次の比較値として格
納される。したがって、タイマインターバルレジスタ２
にＮチャンネルのタイマのインターバル値としてＴを設
定すると、ＮチャンネルのタイマはＴ＋１の周期のリピ
ートタイマとして動作する。
ス発生回路１７からの書き込みパルスにより加算器６の
加算結果がＮチャンネルのタイマの次の比較値として格
納される。したがって、タイマインターバルレジスタ２
にＮチャンネルのタイマのインターバル値としてＴを設
定すると、ＮチャンネルのタイマはＴ＋１の周期のリピ
ートタイマとして動作する。
【００２２】また、本実施形態を外部からのトリガ信号
により起動するワンショットタイマとして動作させたい
ときは、セレクタ１６で外部からのトリガ信号を選択し
て書き込みパルス発生回路１７に入力すればよい。この
場合、書き込みパルス発生回路１７は外部からのトリガ
信号がセレクタ１６を通して入力されることにより書き
込みパルスを発生し、タイマ比較値レジスタ３は書き込
みパルス発生回路１７からの書き込みパルスにより加算
器６の加算結果をＮチャンネルのタイマの比較値として
格納する。したがって、Ｎチャンネルのタイマは外部か
らのトリガ信号により起動するワンショットタイマとし
て動作する。
により起動するワンショットタイマとして動作させたい
ときは、セレクタ１６で外部からのトリガ信号を選択し
て書き込みパルス発生回路１７に入力すればよい。この
場合、書き込みパルス発生回路１７は外部からのトリガ
信号がセレクタ１６を通して入力されることにより書き
込みパルスを発生し、タイマ比較値レジスタ３は書き込
みパルス発生回路１７からの書き込みパルスにより加算
器６の加算結果をＮチャンネルのタイマの比較値として
格納する。したがって、Ｎチャンネルのタイマは外部か
らのトリガ信号により起動するワンショットタイマとし
て動作する。
【００２３】また、タイマインターバルレジスタ２にＮ
チャンネルのタイマのインターバル値として０を設定す
ると、外部からのトリガ信号が変化して書き込みパルス
発生回路１７が書き込みパルスを発生したときのフリー
ランニングカウンタ５のカウント値がそのままタイマ比
較値レジスタ３にＮチャンネルのタイマの比較値として
格納され、Ｎチャンネルのタイマがインプットキャプチ
ャとして機能する。
チャンネルのタイマのインターバル値として０を設定す
ると、外部からのトリガ信号が変化して書き込みパルス
発生回路１７が書き込みパルスを発生したときのフリー
ランニングカウンタ５のカウント値がそのままタイマ比
較値レジスタ３にＮチャンネルのタイマの比較値として
格納され、Ｎチャンネルのタイマがインプットキャプチ
ャとして機能する。
【００２４】ここに、外部からトリガ信号が入力される
端子とコンパレータ７のイネーブル信号入力端子との間
には図５に示すような回路が付加されている。外部から
のトリガ信号はゲート１８を通してフリップフロップ１
９に入力され、フリップフロップ１９はクロックにより
ゲート１８からのトリガ信号をラッチして保持する。コ
ンパレータ７は、フリップフロップ１９の出力信号がイ
ネーブル信号として入力され、フリップフロップ１９が
外部からのトリガ信号をラッチして保持しているときに
はイネーブル信号がオフされて動作しない。
端子とコンパレータ７のイネーブル信号入力端子との間
には図５に示すような回路が付加されている。外部から
のトリガ信号はゲート１８を通してフリップフロップ１
９に入力され、フリップフロップ１９はクロックにより
ゲート１８からのトリガ信号をラッチして保持する。コ
ンパレータ７は、フリップフロップ１９の出力信号がイ
ネーブル信号として入力され、フリップフロップ１９が
外部からのトリガ信号をラッチして保持しているときに
はイネーブル信号がオフされて動作しない。
【００２５】ゲート１８は、フリップフロップ１９の出
力信号が入力され、フリップフロップ１９が外部からの
トリガ信号をラッチしたときにはオフとなって外部から
のトリガ信号を阻止する。フリップフロップ１９はＣＰ
Ｕにてソフトウェアによりリセットされる。したがっ
て、一度外部からトリガ信号が入力されてフリップフロ
ップ１９がそのトリガ信号をラッチして保持すると、そ
の後にフリップフロップ１９がリセットされるまでの間
はコンパレータ７へのイネーブル信号がオフされてタイ
マ比較値レジスタ３に対するインプットキャプチャ値の
再書き込みが防止される。
力信号が入力され、フリップフロップ１９が外部からの
トリガ信号をラッチしたときにはオフとなって外部から
のトリガ信号を阻止する。フリップフロップ１９はＣＰ
Ｕにてソフトウェアによりリセットされる。したがっ
て、一度外部からトリガ信号が入力されてフリップフロ
ップ１９がそのトリガ信号をラッチして保持すると、そ
の後にフリップフロップ１９がリセットされるまでの間
はコンパレータ７へのイネーブル信号がオフされてタイ
マ比較値レジスタ３に対するインプットキャプチャ値の
再書き込みが防止される。
【００２６】このように、請求項２に係る発明の一実施
形態は、請求項１記載の多チャンネルタイマにおいて、
前記第２の手段としての制御部４、コンパレータ７及び
デコード・ラッチ回路８で出される一致信号と外部から
のトリガ信号とのいずれかを選択して第１の手段として
の制御部４の書き込みパルス発生回路１７に入力信号と
して入力する第３の手段としてのセレクタ１６と、第１
の手段としての制御部４の書き込みパルス発生回路１７
にて各タイマチャンネル毎に加算手段６の加算結果を記
憶手段としてのタイマ比較値レジスタ３に一度書き込む
と再書き込みを不可とする機能を有し入力信号（外部か
らのトリガ信号）発生時のフリーランニングカウンタ５
の値を記憶手段３に格納し得るように構成した第４の手
段としてのゲート１８及びフリップフロップ１９とを備
えたので、簡単な構成でタイマ機能にワンショット機
能、リピート機能、インプットキャプチャ機能を追加す
ることができる。
形態は、請求項１記載の多チャンネルタイマにおいて、
前記第２の手段としての制御部４、コンパレータ７及び
デコード・ラッチ回路８で出される一致信号と外部から
のトリガ信号とのいずれかを選択して第１の手段として
の制御部４の書き込みパルス発生回路１７に入力信号と
して入力する第３の手段としてのセレクタ１６と、第１
の手段としての制御部４の書き込みパルス発生回路１７
にて各タイマチャンネル毎に加算手段６の加算結果を記
憶手段としてのタイマ比較値レジスタ３に一度書き込む
と再書き込みを不可とする機能を有し入力信号（外部か
らのトリガ信号）発生時のフリーランニングカウンタ５
の値を記憶手段３に格納し得るように構成した第４の手
段としてのゲート１８及びフリップフロップ１９とを備
えたので、簡単な構成でタイマ機能にワンショット機
能、リピート機能、インプットキャプチャ機能を追加す
ることができる。
【００２７】請求項３に係る発明の一実施形態は、上記
請求項１に係る発明の一実施形態において、ＲＡＭ領域
のうちタイマインターバルレジスタ２及びタイマ比較値
レジスタ３を可変に設定できるようにしたものであり、
タイマチャンネル数を可変としている。
請求項１に係る発明の一実施形態において、ＲＡＭ領域
のうちタイマインターバルレジスタ２及びタイマ比較値
レジスタ３を可変に設定できるようにしたものであり、
タイマチャンネル数を可変としている。
【００２８】例えば４チャンネルのタイマを構成すると
きには、制御部４はタイマインターバルレジスタ２及び
タイマ比較値レジスタ３として図６に示すように４チャ
ンネル分のタイマインターバルレジスタＩＮＴＶＬ０〜
ＩＮＴＶＬ３及びタイマ比較値レジスタＡＤＤ０〜ＡＤ
Ｄ３をＲＡＭ１２の連続した位置もしくは内部に配置す
る。また、ｎチャンネルのタイマを構成するときには、
制御部４はタイマインターバルレジスタ２及びタイマ比
較値レジスタ３として図７に示すようにｎチャンネル分
のタイマインターバルレジスタＩＮＴＶＬ０〜ＩＮＴＶ
Ｌｎ−１及びタイマ比較値レジスタＡＤＤ０〜ＡＤＤｎ
−１をＲＡＭ１２の連続した位置もしくは内部に配置す
る。
きには、制御部４はタイマインターバルレジスタ２及び
タイマ比較値レジスタ３として図６に示すように４チャ
ンネル分のタイマインターバルレジスタＩＮＴＶＬ０〜
ＩＮＴＶＬ３及びタイマ比較値レジスタＡＤＤ０〜ＡＤ
Ｄ３をＲＡＭ１２の連続した位置もしくは内部に配置す
る。また、ｎチャンネルのタイマを構成するときには、
制御部４はタイマインターバルレジスタ２及びタイマ比
較値レジスタ３として図７に示すようにｎチャンネル分
のタイマインターバルレジスタＩＮＴＶＬ０〜ＩＮＴＶ
Ｌｎ−１及びタイマ比較値レジスタＡＤＤ０〜ＡＤＤｎ
−１をＲＡＭ１２の連続した位置もしくは内部に配置す
る。
【００２９】タイマインターバルレジスタ２及びタイマ
比較値レジスタ３は、ＣＰＵと同じメモリ空間に配置す
るので、時分割でアクセスしなくてはならない。例えば
２ＭＨＺの分解能を有する４チャンネルのタイマを構成
するときには、制御部４は、図８に示すように２ＭＨＺ
でチャンネルＣＨ０〜ＣＨ３のタイマの処理を行い、１
チャンネルのタイマの処理は８ＭＨＺで行う。
比較値レジスタ３は、ＣＰＵと同じメモリ空間に配置す
るので、時分割でアクセスしなくてはならない。例えば
２ＭＨＺの分解能を有する４チャンネルのタイマを構成
するときには、制御部４は、図８に示すように２ＭＨＺ
でチャンネルＣＨ０〜ＣＨ３のタイマの処理を行い、１
チャンネルのタイマの処理は８ＭＨＺで行う。
【００３０】さらに、制御部４は、１チャンネルのタイ
マの処理を４つのステートＳＴ０〜ＳＴ３に分割し、例
えばｉチャンネルのタイマの処理ではステートＳＴ０で
タイマインターバルレジスタ２からｉチャンネルのタイ
マの設定インターバルＩＮＴＶＬｉを読み出し、書き込
み要求があればステートＳＴ１でタイマ比較値レジスタ
３に加算器６の加算結果ＡＤＤｉを書き込み、ステート
ＳＴ２で加算器６の加算結果ＡＤＤｉをタイマ比較値レ
ジスタ３から読み出してコンパレータ７に入力する。ス
テートＳＴ３はＣＰＵによりＲＡＭの読み書きが行われ
る。
マの処理を４つのステートＳＴ０〜ＳＴ３に分割し、例
えばｉチャンネルのタイマの処理ではステートＳＴ０で
タイマインターバルレジスタ２からｉチャンネルのタイ
マの設定インターバルＩＮＴＶＬｉを読み出し、書き込
み要求があればステートＳＴ１でタイマ比較値レジスタ
３に加算器６の加算結果ＡＤＤｉを書き込み、ステート
ＳＴ２で加算器６の加算結果ＡＤＤｉをタイマ比較値レ
ジスタ３から読み出してコンパレータ７に入力する。ス
テートＳＴ３はＣＰＵによりＲＡＭの読み書きが行われ
る。
【００３１】図９は本実施形態のアドレス切り換え回路
を示す。設定部２１はタイマチャンネル数を任意に設定
し、カウンタ１がクロックをカウントすることでタイマ
チャンネル数をカウントする。コンパレータ（ＣＭＰ）
２２は、カウンタ１のカウント数を設定部２１の設定値
と比較し、その両者が一致したときに出力信号をカウン
タ１へリセット信号として出力してカウンタ１を０にリ
セットする。
を示す。設定部２１はタイマチャンネル数を任意に設定
し、カウンタ１がクロックをカウントすることでタイマ
チャンネル数をカウントする。コンパレータ（ＣＭＰ）
２２は、カウンタ１のカウント数を設定部２１の設定値
と比較し、その両者が一致したときに出力信号をカウン
タ１へリセット信号として出力してカウンタ１を０にリ
セットする。
【００３２】ラッチ回路２３はクロックによりカウンタ
１のカウント値をラッチし、加算器２４はラッチ回路２
３の値と設定部２１の設定値を加算する。例えば図７に
示すようなアドレス配置のときには、タイマ比較値レジ
スタＡＤＤ０〜ＡＤＤｎ−１の値をアクセスするときに
はセレクタ２５でラッチ回路２３の値が選択され、加算
結果ＡＤＤ０〜ＡＤＤｎ−１をアクセスするときにはセ
レクタ２５で加算器２４の出力信号が選択される。
１のカウント値をラッチし、加算器２４はラッチ回路２
３の値と設定部２１の設定値を加算する。例えば図７に
示すようなアドレス配置のときには、タイマ比較値レジ
スタＡＤＤ０〜ＡＤＤｎ−１の値をアクセスするときに
はセレクタ２５でラッチ回路２３の値が選択され、加算
結果ＡＤＤ０〜ＡＤＤｎ−１をアクセスするときにはセ
レクタ２５で加算器２４の出力信号が選択される。
【００３３】セレクタ２５の出力信号は、加算部２６に
よりベースアドレスが加算され、セレクタ２７で選択さ
れることによりＲＡＭ１２内のタイマインターバルレジ
スタ２及びタイマ比較値レジスタ３のアクセスアドレス
となる。ＣＰＵがＲＡＭ１２をアクセスするときにはセ
レクタ２７によりＣＰＵによるＲＡＭ１２のアクセスア
ドレスが選択される。カウンタ１及びラッチ回路２３へ
のクロックの周波数をＦとすると、設定部２１でタイマ
チャンネル数が４チャンネルに設定されたときには１チ
ャンネルのタイマ当りの動作周波数がＦ／Ｎになり、分
解能がＮ／Ｆとなる。
よりベースアドレスが加算され、セレクタ２７で選択さ
れることによりＲＡＭ１２内のタイマインターバルレジ
スタ２及びタイマ比較値レジスタ３のアクセスアドレス
となる。ＣＰＵがＲＡＭ１２をアクセスするときにはセ
レクタ２７によりＣＰＵによるＲＡＭ１２のアクセスア
ドレスが選択される。カウンタ１及びラッチ回路２３へ
のクロックの周波数をＦとすると、設定部２１でタイマ
チャンネル数が４チャンネルに設定されたときには１チ
ャンネルのタイマ当りの動作周波数がＦ／Ｎになり、分
解能がＮ／Ｆとなる。
【００３４】このように、この請求項３に係る発明の一
実施形態は、請求項１記載の多チャンネルタイマにおい
て、各タイマチャンネルに設定された周期を示す値と加
算手段６の各タイマチャンネル毎の加算結果とをそれぞ
れＣＰＵと同じメモリ空間に配置されたＲＡＭ１２の連
続した位置もしくは内部に格納するようにし、タイマチ
ャンネル数を可変とし、タイマチャンネル数に応じてフ
リーランニングカウンタ５の入力クロック、タイマチャ
ンネルセレクタとしてのカウンタ１の出力を制御する第
５の手段としての設定部２１、コンパレータ２２、ラッ
チ回路２３、加算器２４、セレクタ２５、２７、加算部
２６を設け、ＲＡＭ１２へのリードライト及びＣＰＵか
らＲＡＭ１２へのリードライトを時分割処理にてそれぞ
れ独立にアクセスするようにしたので、タイマチャンネ
ル数、動作周波数を簡単に変更でき、汎用性を大いに増
すことができる。
実施形態は、請求項１記載の多チャンネルタイマにおい
て、各タイマチャンネルに設定された周期を示す値と加
算手段６の各タイマチャンネル毎の加算結果とをそれぞ
れＣＰＵと同じメモリ空間に配置されたＲＡＭ１２の連
続した位置もしくは内部に格納するようにし、タイマチ
ャンネル数を可変とし、タイマチャンネル数に応じてフ
リーランニングカウンタ５の入力クロック、タイマチャ
ンネルセレクタとしてのカウンタ１の出力を制御する第
５の手段としての設定部２１、コンパレータ２２、ラッ
チ回路２３、加算器２４、セレクタ２５、２７、加算部
２６を設け、ＲＡＭ１２へのリードライト及びＣＰＵか
らＲＡＭ１２へのリードライトを時分割処理にてそれぞ
れ独立にアクセスするようにしたので、タイマチャンネ
ル数、動作周波数を簡単に変更でき、汎用性を大いに増
すことができる。
【００３５】
【発明の効果】以上のように請求項１に係る発明によれ
ば、所定周波数の入力クロックに同期して動作するフリ
ーランニングカウンタと、前記入力クロックの周波数に
対する整数倍の周波数のクロックに同期して複数のタイ
マチャンネルを順次に選択するタイマチャンネルセレク
タと、このタイマチャンネルセレクタで選択されたタイ
マチャンネルの入力信号がある場合に該タイマチャンネ
ルのタイマに設定された周期を示す値と前記フリーラン
ニングカウンタの値とを加算する加算手段と、この加算
手段の加算結果を前記タイマチャンネルセレクタによる
タイマチャンネルの選択に従って各タイマチャンネル毎
に記憶手段に格納する第１の手段と、前記加算結果を前
記記憶手段から前記タイマチャンネルセレクタによるタ
イマチャンネルの選択に従って読み出して前記フリーラ
ンニングカウンタの値と一致した時に一致信号を出し該
一致信号を各タイマチャンネル毎に振り分ける第２の手
段とを備えたので、多数のタイマ機能を搭載して小型化
することが可能である。
ば、所定周波数の入力クロックに同期して動作するフリ
ーランニングカウンタと、前記入力クロックの周波数に
対する整数倍の周波数のクロックに同期して複数のタイ
マチャンネルを順次に選択するタイマチャンネルセレク
タと、このタイマチャンネルセレクタで選択されたタイ
マチャンネルの入力信号がある場合に該タイマチャンネ
ルのタイマに設定された周期を示す値と前記フリーラン
ニングカウンタの値とを加算する加算手段と、この加算
手段の加算結果を前記タイマチャンネルセレクタによる
タイマチャンネルの選択に従って各タイマチャンネル毎
に記憶手段に格納する第１の手段と、前記加算結果を前
記記憶手段から前記タイマチャンネルセレクタによるタ
イマチャンネルの選択に従って読み出して前記フリーラ
ンニングカウンタの値と一致した時に一致信号を出し該
一致信号を各タイマチャンネル毎に振り分ける第２の手
段とを備えたので、多数のタイマ機能を搭載して小型化
することが可能である。
【００３６】請求項２に係る発明によれば、請求項１記
載の多チャンネルタイマにおいて、前記第２の手段で出
される一致信号と外部からのトリガ信号とのいずれかを
選択して前記第１の手段に前記入力信号として入力する
第３の手段と、前記第１の手段にて各タイマチャンネル
毎に前記加算手段の加算結果を前記記憶手段に一度書き
込むと再書き込みを不可とする機能を有し前記入力信号
発生時の前記フリーランニングカウンタの値を前記記憶
手段に格納し得るように構成した第４の手段とを備えた
ので、簡単な構成でタイマ機能にワンショット機能、リ
ピート機能、インプットキャプチャ機能を追加すること
ができる。
載の多チャンネルタイマにおいて、前記第２の手段で出
される一致信号と外部からのトリガ信号とのいずれかを
選択して前記第１の手段に前記入力信号として入力する
第３の手段と、前記第１の手段にて各タイマチャンネル
毎に前記加算手段の加算結果を前記記憶手段に一度書き
込むと再書き込みを不可とする機能を有し前記入力信号
発生時の前記フリーランニングカウンタの値を前記記憶
手段に格納し得るように構成した第４の手段とを備えた
ので、簡単な構成でタイマ機能にワンショット機能、リ
ピート機能、インプットキャプチャ機能を追加すること
ができる。
【００３７】請求項３に係る発明によれば、請求項１記
載の多チャンネルタイマにおいて、各タイマチャンネル
に設定された周期を示す値と前記加算手段の各タイマチ
ャンネル毎の加算結果とをそれぞれＣＰＵと同じメモリ
空間に配置されたＲＡＭの連続した位置もしくは内部に
格納するようにし、タイマチャンネル数を可変とし、タ
イマチャンネル数に応じて前記入力クロック、前記タイ
マチャンネルセレクタの出力を制御する第５の手段を設
け、前記ＲＡＭへのリードライト及び前記ＣＰＵから前
記ＲＡＭへのリードライトを時分割処理にてそれぞれ独
立にアクセスするようにしたので、タイマチャンネル
数、動作周波数を簡単に変更でき、汎用性を大いに増す
ことができる。
載の多チャンネルタイマにおいて、各タイマチャンネル
に設定された周期を示す値と前記加算手段の各タイマチ
ャンネル毎の加算結果とをそれぞれＣＰＵと同じメモリ
空間に配置されたＲＡＭの連続した位置もしくは内部に
格納するようにし、タイマチャンネル数を可変とし、タ
イマチャンネル数に応じて前記入力クロック、前記タイ
マチャンネルセレクタの出力を制御する第５の手段を設
け、前記ＲＡＭへのリードライト及び前記ＣＰＵから前
記ＲＡＭへのリードライトを時分割処理にてそれぞれ独
立にアクセスするようにしたので、タイマチャンネル
数、動作周波数を簡単に変更でき、汎用性を大いに増す
ことができる。
【図１】請求項１に係る発明の一実施形態を示すブロッ
ク図である。
ク図である。
【図２】同実施形態のＩＣを示すブロック図である。
【図３】同実施形態の動作説明図である。
【図４】請求項２に係る発明の一実施形態の一部を示す
ブロック図である。
ブロック図である。
【図５】同実施形態の一部を示すブロック図である。
【図６】請求項３に係る発明の一実施形態のチャンネル
数を４チャンネルに設定したときのタイマインターバル
レジスタ及びタイマ比較値レジスタのアドレス配置を示
す図である。
数を４チャンネルに設定したときのタイマインターバル
レジスタ及びタイマ比較値レジスタのアドレス配置を示
す図である。
【図７】同実施形態のチャンネル数をｎチャンネルに設
定したときのタイマインターバルレジスタ及びタイマ比
較値レジスタのアドレス配置を示す図である。
定したときのタイマインターバルレジスタ及びタイマ比
較値レジスタのアドレス配置を示す図である。
【図８】同実施形態のタイマ処理を説明するための図で
ある。
ある。
【図９】同実施形態のアドレス切り換え回路を示すブロ
ック図である。
ック図である。
【符号の説明】
１ カウンタ
２ タイマインターバルレジスタ
３ タイマ比較値レジスタ
４ タイマ制御レジスタを含む制御部
５ フリーランニングカウンタ
６、２４ 加算器
７ コンパレータ
８ デコード・ラッチ回路
９ クロック発生器
１０ プレスケーラ
１１ マルチプレクサ
１２ ＲＡＭ
１３ コントロールロジック回路
１４ シフトレジスタ
１５、２３ ラッチ回路
１６、２５、２７ セレクタ
１７ 書き込みパルス発生回路
１８ ゲート
１９ フリップフロップ
２０ タイマ制御レジスタ
２１ 設定部
２２ コンパレータ
２６ 加算部
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G04F 3/00 301
G06F 1/14
Claims (3)
- 【請求項１】所定周波数の入力クロックに同期して動作
するフリーランニングカウンタと、前記入力クロックの
周波数に対する整数倍の周波数のクロックに同期して複
数のタイマチャンネルを順次に選択するタイマチャンネ
ルセレクタと、このタイマチャンネルセレクタで選択さ
れたタイマチャンネルの入力信号がある場合に該タイマ
チャンネルのタイマに設定された周期を示す値と前記フ
リーランニングカウンタの値とを加算する加算手段と、
この加算手段の加算結果を前記タイマチャンネルセレク
タによるタイマチャンネルの選択に従って各タイマチャ
ンネル毎に記憶手段に格納する第１の手段と、前記加算
結果を前記記憶手段から前記タイマチャンネルセレクタ
によるタイマチャンネルの選択に従って読み出して前記
フリーランニングカウンタの値と一致した時に一致信号
を出し該一致信号を各タイマチャンネル毎に振り分ける
第２の手段とを備えたことを特徴とする多チャンネルタ
イマ。 - 【請求項２】請求項１記載の多チャンネルタイマにおい
て、前記第２の手段で出される一致信号と外部からのト
リガ信号とのいずれかを選択して前記第１の手段に前記
入力信号として入力する第３の手段と、前記第１の手段
にて各タイマチャンネル毎に前記加算手段の加算結果を
前記記憶手段に一度書き込むと再書き込みを不可とする
機能を有し前記入力信号発生時の前記フリーランニング
カウンタの値を前記記憶手段に格納し得るように構成し
た第４の手段とを備えたことを特徴とする多チャンネル
タイマ。 - 【請求項３】請求項１記載の多チャンネルタイマにおい
て、各タイマチャンネルに設定された周期を示す値と前
記加算手段の各タイマチャンネル毎の加算結果とをそれ
ぞれＣＰＵと同じメモリ空間に配置されたＲＡＭの連続
した位置もしくは内部に格納するようにし、タイマチャ
ンネル数を可変とし、タイマチャンネル数に応じて前記
入力クロック、前記タイマチャンネルセレクタの出力を
制御する第５の手段を設け、前記ＲＡＭへのリードライ
ト及び前記ＣＰＵから前記ＲＡＭへのリードライトを時
分割処理にてそれぞれ独立にアクセスするようにしたこ
とを特徴とする多チャンネルタイマ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00550896A JP3455356B2 (ja) | 1996-01-17 | 1996-01-17 | 多チャンネルタイマ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00550896A JP3455356B2 (ja) | 1996-01-17 | 1996-01-17 | 多チャンネルタイマ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09197067A JPH09197067A (ja) | 1997-07-31 |
| JP3455356B2 true JP3455356B2 (ja) | 2003-10-14 |
Family
ID=11613146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00550896A Expired - Fee Related JP3455356B2 (ja) | 1996-01-17 | 1996-01-17 | 多チャンネルタイマ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3455356B2 (ja) |
-
1996
- 1996-01-17 JP JP00550896A patent/JP3455356B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09197067A (ja) | 1997-07-31 |
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