JPS6339939B2 - - Google Patents
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- JPS6339939B2 JPS6339939B2 JP54138566A JP13856679A JPS6339939B2 JP S6339939 B2 JPS6339939 B2 JP S6339939B2 JP 54138566 A JP54138566 A JP 54138566A JP 13856679 A JP13856679 A JP 13856679A JP S6339939 B2 JPS6339939 B2 JP S6339939B2
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- Japan
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- machine
- clock signal
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- signal
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- 230000008859 change Effects 0.000 claims description 3
- 230000004044 response Effects 0.000 claims description 3
- 230000015654 memory Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000002459 sustained effect Effects 0.000 description 1
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- Microcomputers (AREA)
- Information Transfer Systems (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明は、入出力機器もしくは外部メモリとの
データ転送を制御するのに適したデータ処理装置
に関する。
データ転送を制御するのに適したデータ処理装置
に関する。
従来、データ処理装置は演算機能、プログラム
制御機能を有するマイクロプロセツサ装置を含
み、このマイクロプロセツサと外部の入出力機器
（以下、Ｉ／Ｏ装置という）、もしくはメモリとの
間でデータ転送を行なう場合、これらの間では所
定の同期がとられていなければならない。しかし
ながら、マイクロプロセツサの処理、転送時間に
比べＩ／Ｏ装置もしくはメモリの処理、転送時間
（アクセスタイム）が非常に長い場合、マイクロ
プロセツサが通常外部周辺機器（メモリＩ／Ｏ
等）とのデータ転送に用いる入出力命令では正し
くデータを送受できないことがある。特にマイク
ロプロセツサは所定のマシンサイクルが決められ
ており、このサイクル中で命令を実行するように
構成されている。従つて、データの転送時間が異
なるとマシンサイクルが狂つてしまい、以後の処
理を実行できなくなる。従つて、データ転送の期
間はマイクロプロセツサ自身を待ち状態においた
り、別にマシンサイクルを付け加えたりして、デ
ータ転送時のサイクルを引き延ばすことにより入
出力制御に必要な制御信号を時間的に延長させて
いた。すなわち、マイクロプロセツサを入出力動
作時に待ち（ウエイト）状態におき、Ｉ／Ｏもし
くはメモリからの応答信号（データ転送完了信
号）でマイクロプロセツサのウエイト状態を解除
させるようにして、この待ち期間中はプロセツサ
内では次の命令を実行ずに、入出力制御に必要な
制御信号を延ばしてやる方法、あるいはマシンサ
イクルを多くした別の入出力命令を持たせ、マシ
ンサイクルを多くした分、入出力制御に必要な制
御信号を延ばしてやるようという方法がとられて
いた。
制御機能を有するマイクロプロセツサ装置を含
み、このマイクロプロセツサと外部の入出力機器
（以下、Ｉ／Ｏ装置という）、もしくはメモリとの
間でデータ転送を行なう場合、これらの間では所
定の同期がとられていなければならない。しかし
ながら、マイクロプロセツサの処理、転送時間に
比べＩ／Ｏ装置もしくはメモリの処理、転送時間
（アクセスタイム）が非常に長い場合、マイクロ
プロセツサが通常外部周辺機器（メモリＩ／Ｏ
等）とのデータ転送に用いる入出力命令では正し
くデータを送受できないことがある。特にマイク
ロプロセツサは所定のマシンサイクルが決められ
ており、このサイクル中で命令を実行するように
構成されている。従つて、データの転送時間が異
なるとマシンサイクルが狂つてしまい、以後の処
理を実行できなくなる。従つて、データ転送の期
間はマイクロプロセツサ自身を待ち状態においた
り、別にマシンサイクルを付け加えたりして、デ
ータ転送時のサイクルを引き延ばすことにより入
出力制御に必要な制御信号を時間的に延長させて
いた。すなわち、マイクロプロセツサを入出力動
作時に待ち（ウエイト）状態におき、Ｉ／Ｏもし
くはメモリからの応答信号（データ転送完了信
号）でマイクロプロセツサのウエイト状態を解除
させるようにして、この待ち期間中はプロセツサ
内では次の命令を実行ずに、入出力制御に必要な
制御信号を延ばしてやる方法、あるいはマシンサ
イクルを多くした別の入出力命令を持たせ、マシ
ンサイクルを多くした分、入出力制御に必要な制
御信号を延ばしてやるようという方法がとられて
いた。
第１図は上述した従来の入出力制御の様子を示
すタイミング図である。
すタイミング図である。
同図において、ａはマイクロプロセツサが内部
で通常の処理を実行する場合の処理タミング図、
ｂはマイクロプロセツサが待ち状態を有する動作
タイミング図、ｃは新たに別のマシンサイクルを
追加した場合のタイミング図を夫々示す。尚、同
図ａ，ｂ，ｃにおいて、φは内部クロツク信号、
Ｍはマシンサイクル、CSは入出力制御信号、WS
はウエイト信号である。
で通常の処理を実行する場合の処理タミング図、
ｂはマイクロプロセツサが待ち状態を有する動作
タイミング図、ｃは新たに別のマシンサイクルを
追加した場合のタイミング図を夫々示す。尚、同
図ａ，ｂ，ｃにおいて、φは内部クロツク信号、
Ｍはマシンサイクル、CSは入出力制御信号、WS
はウエイト信号である。
第１図ａから明らかなように、内部クロツク２
周期で１マシンサイクルが与えられており、通常
のデータ処理はM1〜M4の４マシンサイクルで１
命令が実行される。従つて外部とのデータ転送が
必要な場合には、マシンサイクルM2で入出力制
御信号CSを出力する。しかしながら、外部の
Ｉ／Ｏあるいはメモリのアクセスタイムが長い場
合には、このマシンサイクル内ではデータの授受
ができない。従つて同図ｂに示すようにウエイト
信号WSを発生することによつて、入出力制御信
号CSの出力期間即ちマシンサイクルM2を持続さ
せるようにして、データの転送期間を延長させて
いた。あるいは同図ｃに示すように、新たなマシ
ンサイクルM2′を付加して、実質的に入出力制御
信号CSの出力期間を延長させるようにしていた。
周期で１マシンサイクルが与えられており、通常
のデータ処理はM1〜M4の４マシンサイクルで１
命令が実行される。従つて外部とのデータ転送が
必要な場合には、マシンサイクルM2で入出力制
御信号CSを出力する。しかしながら、外部の
Ｉ／Ｏあるいはメモリのアクセスタイムが長い場
合には、このマシンサイクル内ではデータの授受
ができない。従つて同図ｂに示すようにウエイト
信号WSを発生することによつて、入出力制御信
号CSの出力期間即ちマシンサイクルM2を持続さ
せるようにして、データの転送期間を延長させて
いた。あるいは同図ｃに示すように、新たなマシ
ンサイクルM2′を付加して、実質的に入出力制御
信号CSの出力期間を延長させるようにしていた。
しかしながらいずれの場合においても、種々の
異なつたアクセスタイムを有するＩ／Ｏやメモリ
の制御を行なうには、マイクロプロセツサ内部の
制御回路が複雑になり処理効率も低下してしま
う。特に、ウエイト状態におく方法ｂでは外部に
ウエイト信号の入力あるいは解除のための信号の
入力ピンを必要としピン使用に制限を及ぼす。ま
た新たなマシンサイクルを付加するような入出力
命令で制御する場合ｃは、外部に有するメモリや
Ｉ／Ｏ等のアクセスタイムに応じてその異なるア
クセスタイムの数だけ対応する入出力命令を必要
とし、余分なプログラム領域を設けなければなら
ず内部回路が複雑になるとともに、メモリ容量の
増大を招く。
異なつたアクセスタイムを有するＩ／Ｏやメモリ
の制御を行なうには、マイクロプロセツサ内部の
制御回路が複雑になり処理効率も低下してしま
う。特に、ウエイト状態におく方法ｂでは外部に
ウエイト信号の入力あるいは解除のための信号の
入力ピンを必要としピン使用に制限を及ぼす。ま
た新たなマシンサイクルを付加するような入出力
命令で制御する場合ｃは、外部に有するメモリや
Ｉ／Ｏ等のアクセスタイムに応じてその異なるア
クセスタイムの数だけ対応する入出力命令を必要
とし、余分なプログラム領域を設けなければなら
ず内部回路が複雑になるとともに、メモリ容量の
増大を招く。
本発明の目的は、上記欠点を除去し簡単な制御
機構であらゆるＩ／Ｏおよびメモリとのデータ転
送を容易に制御できるデータ処理装置を提供する
ことにある。
機構であらゆるＩ／Ｏおよびメモリとのデータ転
送を容易に制御できるデータ処理装置を提供する
ことにある。
従来のデータ処理装置では外部からの信号によ
りマシンサイクルをくり返し発生させたり、新た
なマシンサイクルを付け加えたりしたのに対し、
本発明では内部クロツクの周期をレジスタの値に
よつて変更する制御機構を有する。
りマシンサイクルをくり返し発生させたり、新た
なマシンサイクルを付け加えたりしたのに対し、
本発明では内部クロツクの周期をレジスタの値に
よつて変更する制御機構を有する。
従つてマシンサイクルの長さを任意に変えてや
ることができ、Ｉ／Ｏもしくはメモリとのデータ
転送に必要な入出力制御信号を実質的に延長して
やることができ、以下に詳しく述べる通りその制
御は極めて容易である。
ることができ、Ｉ／Ｏもしくはメモリとのデータ
転送に必要な入出力制御信号を実質的に延長して
やることができ、以下に詳しく述べる通りその制
御は極めて容易である。
以下、本発明の一実施例を図面を参照して説明
する。
する。
第２図は本実施例のデータ処理装置、特にマイ
クロプロセツサの要部を示す回路図で１はクロツ
ク発生回路、２はマシンサイクル発生回路、３は
外部クロツクCLK１９を分周しないで出力する
か又は分周して出力することが可能な分周回路、
４はレジスタの内容によりクロツク分周比を制御
する分周制御回路、５はマシンサイクルを選択す
るマシンサイクル選択回路、６は命令により任意
の値が設定可能なレジスタを示す。
クロプロセツサの要部を示す回路図で１はクロツ
ク発生回路、２はマシンサイクル発生回路、３は
外部クロツクCLK１９を分周しないで出力する
か又は分周して出力することが可能な分周回路、
４はレジスタの内容によりクロツク分周比を制御
する分周制御回路、５はマシンサイクルを選択す
るマシンサイクル選択回路、６は命令により任意
の値が設定可能なレジスタを示す。
同図において、クロツク発生回路１は分周回路
３からのクロツクを内部クロツクφ１５として発
生させる回路と、前記分周回路３からのクロツク
を夫々入力し直列に接続された２段のフリツプフ
ロツプ１６，１７とこのフリツプフロツプ１７の
２値出力を入力とし分周クロツク（内部クロツク
１５）によつて開閉制御されるNORゲート２０
とを有し、NORゲート２０の出力が夫々マシン
サイクル発生回路２（計数回路、シフトレジスタ
等でよい）の制御信号φ1，φ2として用いられる。
一方、分周回路３は外部クロツクCLK１９を入
力し、これを1/2，1/4，1/8に夫々分周するバイ
ナリカウンタ７と、その各出力８，９，１０を分
周制御回路４からの制御信号１１，１２，１３に
より選択するゲート手段としてNORゲート群２
１と、制御信号１１ないし１３がすべて“１”の
ときに外部クロツクCLK１９を分周しないで出
力するANDゲート３０とを含む。更に分周制御
回路４は、マシンサイクル選択回路５とレジスタ
C2，C4，C8との入力状態に応じて制御信号１１
〜１３のいずれかを発生させるNANDゲート群
２２を有し、これらNANDゲート群２２から出
力される制御信号はトランスフアーゲート群２３
を介して伝送される。トランスフアーゲート群２
３の導通、非導通の制御は制御信号φ1によつて
行なわれ、この信号は同時にリセツト回路２４に
も入力され、バイナリカウンタをリセツトし各分
周信号８〜１０をＨレベルにするリセツト信号１
４の発生をも制御する。マシンサイクル発生回路
２は、４マシンサイクル信号M1〜M4を基本マシ
ンサイクル信号として発生する。以下、回路動作
を詳述する。まず、第３図Ａを参照していずれの
マシンサイクルM1ないしM4を変更する必要のな
いときについて説明する。この場合、選択許可信
号ENB１８は発生しない（すなわち、Ｌレベ
ル）。したがつて、NANDゲート群２２の出力は
レジスタ６の内容にかかわらず、Ｈレベルであ
る。すなわち、制御信号１１ないし１３はすべて
Ｈレベルとなる。したがつて、制御信号１１ない
し１３を受けるNORゲート群２１の出力はＬレ
ベルであり、外部クロツクCLK１９が分周され
ないでANDゲート３０およびその出力を受ける
NORゲートを介してクロツク発生回路１へ供給
される。クロツク発生回路１は外部クロツク
CLK１９に基づき内部クロツクφ１５および制
御信号φ1，φ2を発生する。この結果、すべての
マシンサイクルM1ないしM4の長さは互いに等し
くなり、外部クロツクCLK１９の２周期分とな
る。
３からのクロツクを内部クロツクφ１５として発
生させる回路と、前記分周回路３からのクロツク
を夫々入力し直列に接続された２段のフリツプフ
ロツプ１６，１７とこのフリツプフロツプ１７の
２値出力を入力とし分周クロツク（内部クロツク
１５）によつて開閉制御されるNORゲート２０
とを有し、NORゲート２０の出力が夫々マシン
サイクル発生回路２（計数回路、シフトレジスタ
等でよい）の制御信号φ1，φ2として用いられる。
一方、分周回路３は外部クロツクCLK１９を入
力し、これを1/2，1/4，1/8に夫々分周するバイ
ナリカウンタ７と、その各出力８，９，１０を分
周制御回路４からの制御信号１１，１２，１３に
より選択するゲート手段としてNORゲート群２
１と、制御信号１１ないし１３がすべて“１”の
ときに外部クロツクCLK１９を分周しないで出
力するANDゲート３０とを含む。更に分周制御
回路４は、マシンサイクル選択回路５とレジスタ
C2，C4，C8との入力状態に応じて制御信号１１
〜１３のいずれかを発生させるNANDゲート群
２２を有し、これらNANDゲート群２２から出
力される制御信号はトランスフアーゲート群２３
を介して伝送される。トランスフアーゲート群２
３の導通、非導通の制御は制御信号φ1によつて
行なわれ、この信号は同時にリセツト回路２４に
も入力され、バイナリカウンタをリセツトし各分
周信号８〜１０をＨレベルにするリセツト信号１
４の発生をも制御する。マシンサイクル発生回路
２は、４マシンサイクル信号M1〜M4を基本マシ
ンサイクル信号として発生する。以下、回路動作
を詳述する。まず、第３図Ａを参照していずれの
マシンサイクルM1ないしM4を変更する必要のな
いときについて説明する。この場合、選択許可信
号ENB１８は発生しない（すなわち、Ｌレベ
ル）。したがつて、NANDゲート群２２の出力は
レジスタ６の内容にかかわらず、Ｈレベルであ
る。すなわち、制御信号１１ないし１３はすべて
Ｈレベルとなる。したがつて、制御信号１１ない
し１３を受けるNORゲート群２１の出力はＬレ
ベルであり、外部クロツクCLK１９が分周され
ないでANDゲート３０およびその出力を受ける
NORゲートを介してクロツク発生回路１へ供給
される。クロツク発生回路１は外部クロツク
CLK１９に基づき内部クロツクφ１５および制
御信号φ1，φ2を発生する。この結果、すべての
マシンサイクルM1ないしM4の長さは互いに等し
くなり、外部クロツクCLK１９の２周期分とな
る。
次に、第３図Ｂを参照して、プロセツサが異な
るアクセスタイムを有する外部機器との間でデー
タ転送を行なう例えば入出力命令について説明す
る。長くしたいマシンサイクルを指定する情報を
レジスタ６のCM1ないしCM4に、長さを指定す
る情報をレジスタC2，C4，C8に予じめそれぞれ
格納しておく、この処理は、パワーオン時あるい
はシステムリセツト時にもとづく初期設定におい
て行なつてもよいし、入出力命令を実行する前に
行なつてもよい。第３図Ｂの例では、レジスタ
CM2，CM4およびC4にＨレベルが格納され残り
のレジスタにはＬレベルが格納されている。すな
わち、長くしたいマシンサイクルとしてM2，M4
が指定され、その長さとして外部クロツクCLK
１９の８周期分が指定される。入出力命令はデコ
ードされる結果、選択許可信号ENBはハイレベ
ルとなる。まず、M1の状態では、レジスタCM1
はＬレベルであるため制御信号１１ないし１３は
すべてＨレベルとなつている。したがつて、M1
では通常の処理モードと変わらず、M1の長さは
外部クロツクCLK１９の２周期分となる。M2の
状態になると、レジスタCM2がＨレベルである
ので、制御信号１２のみがＬレベルとなる。した
がつて、分周回路３は外部クロツクCLK１９を
１／４分周したクロツクを発生することになり、こ
のクロツクに応じてφ1からφ2までの期間および
φ2からφ1までの期間はそれぞれ外部クロツク
CLK１９の４周期分となる。この結果マシンサ
イクルM2は外部クロツクCLK１９の８周期分と
なる。M3の状態では、レジスタCM3はＬレベル
であるから、M1の状態と同様にM3の長さは外部
クロツク１９の２周期分となる。M4では、M2と
同じ状態になり、外部クロツクCLK１９の８周
期分となる。
るアクセスタイムを有する外部機器との間でデー
タ転送を行なう例えば入出力命令について説明す
る。長くしたいマシンサイクルを指定する情報を
レジスタ６のCM1ないしCM4に、長さを指定す
る情報をレジスタC2，C4，C8に予じめそれぞれ
格納しておく、この処理は、パワーオン時あるい
はシステムリセツト時にもとづく初期設定におい
て行なつてもよいし、入出力命令を実行する前に
行なつてもよい。第３図Ｂの例では、レジスタ
CM2，CM4およびC4にＨレベルが格納され残り
のレジスタにはＬレベルが格納されている。すな
わち、長くしたいマシンサイクルとしてM2，M4
が指定され、その長さとして外部クロツクCLK
１９の８周期分が指定される。入出力命令はデコ
ードされる結果、選択許可信号ENBはハイレベ
ルとなる。まず、M1の状態では、レジスタCM1
はＬレベルであるため制御信号１１ないし１３は
すべてＨレベルとなつている。したがつて、M1
では通常の処理モードと変わらず、M1の長さは
外部クロツクCLK１９の２周期分となる。M2の
状態になると、レジスタCM2がＨレベルである
ので、制御信号１２のみがＬレベルとなる。した
がつて、分周回路３は外部クロツクCLK１９を
１／４分周したクロツクを発生することになり、こ
のクロツクに応じてφ1からφ2までの期間および
φ2からφ1までの期間はそれぞれ外部クロツク
CLK１９の４周期分となる。この結果マシンサ
イクルM2は外部クロツクCLK１９の８周期分と
なる。M3の状態では、レジスタCM3はＬレベル
であるから、M1の状態と同様にM3の長さは外部
クロツク１９の２周期分となる。M4では、M2と
同じ状態になり、外部クロツクCLK１９の８周
期分となる。
以上の様に本実施例によれば、サイクル期間を
延長させたいマシンサイクルを選択する情報と、
その延長期間を指示する情報とをプログラム制御
等によりレジスタに予め書き込むようにすること
で、第４図に示すように所定のマシンサイクルを
任意に変更でき、入出力制御信号の出力期間を自
由に調整できる。又その制御も内部クロツクの周
期を変えるだけでよいので、極めて容易である。
従つて、Ｉ／Ｏやメモリのアクセスタイムに応じ
てレジスタに情報を設定することにより、余分な
入出力命令や待ち状態設定回路及びその解除回路
等を必要とすることなく、データ転送を確実に実
行できる。
延長させたいマシンサイクルを選択する情報と、
その延長期間を指示する情報とをプログラム制御
等によりレジスタに予め書き込むようにすること
で、第４図に示すように所定のマシンサイクルを
任意に変更でき、入出力制御信号の出力期間を自
由に調整できる。又その制御も内部クロツクの周
期を変えるだけでよいので、極めて容易である。
従つて、Ｉ／Ｏやメモリのアクセスタイムに応じ
てレジスタに情報を設定することにより、余分な
入出力命令や待ち状態設定回路及びその解除回路
等を必要とすることなく、データ転送を確実に実
行できる。
尚、第４図ａは通常の基本マシンサイクルのタ
イミング図で、ｂ及びｃは夫々マシンサイクル
M2を２倍、４倍に延長した時のクロツクと入出
力制御信号とのタイミング図である。同図ではマ
シンサイクルの延長をM2の期間に限つて表わし
たものであるが、上述の動作から明らかなように
M2のみならず、M1，M3，M4のマシンサイクル
及びそれらの任意のサイクルを自由に延長できる
ことは言うまでもない。更に、バイナリカウンタ
のビツト数あるいはマシンサイクル数等を増減す
ることにより、目的に応じた多角的な制御が可能
となる。更に、マシンサイクルの延長を行なう場
合のマシンサイクル選択回路のゲートを制御する
選択許可信号ENBの発生手段としては、入出力
命令を実行するアドレスを解読してその解読出力
をENB信号としてもよいし、このENB信号を入
出力命令以外の通常の処理時に発生させることに
より、任意のマシンサイクルを引き延ばし、処理
理速度を制御して汎用性のあるプログラム処理用
データ処理装置を提供することもできる。又、内
部クロツクとして外部からのクロツクCLKに基
づく制御例を提示したが、外部クロツクを使用す
ることなくプロセツサ内部で発生したクロツクパ
ルスを用いてもよいことは明らかである。
イミング図で、ｂ及びｃは夫々マシンサイクル
M2を２倍、４倍に延長した時のクロツクと入出
力制御信号とのタイミング図である。同図ではマ
シンサイクルの延長をM2の期間に限つて表わし
たものであるが、上述の動作から明らかなように
M2のみならず、M1，M3，M4のマシンサイクル
及びそれらの任意のサイクルを自由に延長できる
ことは言うまでもない。更に、バイナリカウンタ
のビツト数あるいはマシンサイクル数等を増減す
ることにより、目的に応じた多角的な制御が可能
となる。更に、マシンサイクルの延長を行なう場
合のマシンサイクル選択回路のゲートを制御する
選択許可信号ENBの発生手段としては、入出力
命令を実行するアドレスを解読してその解読出力
をENB信号としてもよいし、このENB信号を入
出力命令以外の通常の処理時に発生させることに
より、任意のマシンサイクルを引き延ばし、処理
理速度を制御して汎用性のあるプログラム処理用
データ処理装置を提供することもできる。又、内
部クロツクとして外部からのクロツクCLKに基
づく制御例を提示したが、外部クロツクを使用す
ることなくプロセツサ内部で発生したクロツクパ
ルスを用いてもよいことは明らかである。
第１図は従来のデータ処理装置における入出力
制御のタイミング図で、第２図は、本発明の一実
例のプロセツサ要部回路図で、第３図，第４図は
夫々その動作タイミング図である。 １…クロツク発生回路、２…マシン発生回路、
３…分周回路、４…分周制御回路、５…マシン選
択回路、６…レジスタ、７…バイナリイカウン
タ、８，９，１０…バイナリイカウンタ７の1/2，
1/4，1/8の分周出力信号、１１，１２，１３…制
御信号、１４…バイナリイカウンタのリセツト信
号、１５…内部クロツク信号（φ）、１８…マシ
ンサイクル選択許可信号（ENB）、１９…外部ク
ロツク信号（CLK）。
制御のタイミング図で、第２図は、本発明の一実
例のプロセツサ要部回路図で、第３図，第４図は
夫々その動作タイミング図である。 １…クロツク発生回路、２…マシン発生回路、
３…分周回路、４…分周制御回路、５…マシン選
択回路、６…レジスタ、７…バイナリイカウン
タ、８，９，１０…バイナリイカウンタ７の1/2，
1/4，1/8の分周出力信号、１１，１２，１３…制
御信号、１４…バイナリイカウンタのリセツト信
号、１５…内部クロツク信号（φ）、１８…マシ
ンサイクル選択許可信号（ENB）、１９…外部ク
ロツク信号（CLK）。
Claims (1)
- １ 供給されたクロツク信号に基づいて長さが規
定されたマシンサイクルを発生するマシンサイク
ル発生回路を有し所定数のマシンサイクルで一つ
の命令を実行するデータ処理装置において、前記
所定数のサイクルの中の所定番目のマシンサイク
ルを指定するマシンサイクル指定手段と、第１の
周期をもつた第１のクロツク信号および第１の周
期よりも長い第２の周期をもつた第２のクロツク
信号を発生する手段と、マシンサイクル変更許可
信号がないとき又は前記マシンサイクル指定手段
によつて指定されたマシンサイクルでないときは
前記第１のクロツク信号を選択してこれを前記マ
シンサイクル発生回路に供給し、前記マシンサイ
クル変更許可信号がありかつ前記マシンサイクル
指定手段によつて指定された場合マシンサイクル
の始まりに応答して前記第２のクロツク信号を選
択しこれを前記マシンサイクル発生回路に供給す
るゲート手段とを備え、前記マシンサイクル発生
回路によつて発生する前記指定されたマシンサイ
クルの長さを前記第２のクロツク信号に応答して
前記第１のクロツク信号に基づいて規定された長
さよりも長くできるようにしたことを特徴とする
データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13856679A JPS5663628A (en) | 1979-10-25 | 1979-10-25 | Data processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13856679A JPS5663628A (en) | 1979-10-25 | 1979-10-25 | Data processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5663628A JPS5663628A (en) | 1981-05-30 |
| JPS6339939B2 true JPS6339939B2 (ja) | 1988-08-09 |
Family
ID=15225128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13856679A Granted JPS5663628A (en) | 1979-10-25 | 1979-10-25 | Data processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5663628A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58136521A (ja) * | 1982-02-05 | 1983-08-13 | Kubota Ltd | 四輪駆動車輌の前輪駆動制御装置 |
| GB2181578B (en) * | 1985-10-09 | 1990-04-18 | Sun Microsystems Inc | Clock delay for a central processing unit |
| JPS62221719A (ja) * | 1986-03-20 | 1987-09-29 | Fujitsu Ltd | クロツク制御方式 |
| JPS6329845A (ja) * | 1986-07-23 | 1988-02-08 | Hitachi Ltd | デ−タ処理システム |
| JP2762670B2 (ja) * | 1990-03-30 | 1998-06-04 | 松下電器産業株式会社 | データ処理装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5245844A (en) * | 1975-10-08 | 1977-04-11 | Hitachi Ltd | Microprogram input/output control unit |
| JPS5255449A (en) * | 1975-10-31 | 1977-05-06 | Toshiba Corp | Microprocessor |
| JPS54527A (en) * | 1977-06-03 | 1979-01-05 | Hitachi Ltd | Control circuit for terminal unit |
| JPS5464941A (en) * | 1977-11-01 | 1979-05-25 | Fuji Electric Co Ltd | Weight generator circuit |
-
1979
- 1979-10-25 JP JP13856679A patent/JPS5663628A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5245844A (en) * | 1975-10-08 | 1977-04-11 | Hitachi Ltd | Microprogram input/output control unit |
| JPS5255449A (en) * | 1975-10-31 | 1977-05-06 | Toshiba Corp | Microprocessor |
| JPS54527A (en) * | 1977-06-03 | 1979-01-05 | Hitachi Ltd | Control circuit for terminal unit |
| JPS5464941A (en) * | 1977-11-01 | 1979-05-25 | Fuji Electric Co Ltd | Weight generator circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5663628A (en) | 1981-05-30 |
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