JPS63148346A - 情報処理装置 - Google Patents
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- JPS63148346A JPS63148346A JP61297036A JP29703686A JPS63148346A JP S63148346 A JPS63148346 A JP S63148346A JP 61297036 A JP61297036 A JP 61297036A JP 29703686 A JP29703686 A JP 29703686A JP S63148346 A JPS63148346 A JP S63148346A
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- 230000010365 information processing Effects 0.000 claims description 24
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3814—Implementation provisions of instruction buffers, e.g. prefetch buffer; banks
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
-
- G—PHYSICS
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- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置に関し、特に外部にプログラム
エリアを拡張しても、ＣＰＵ内部のプログラムメモリの
高速アクセスを可能にした情報処理装置に関するもので
ある。
エリアを拡張しても、ＣＰＵ内部のプログラムメモリの
高速アクセスを可能にした情報処理装置に関するもので
ある。
従来より、ＣＰＵの内部にプログラムを格納するメモリ
エリアを持ちながら、内部メモリ容量が不足するときの
ために、ＣＰＵの外部にもプログラムエリアを拡張でき
るようにした情報処理装置が多い。そのような情報処理
装置では、内蔵プロダラムメモリを使用している時も、
外部プログラムメモリを使用している時と同じアクセス
タイムとなっているものが殆んどであった。
エリアを持ちながら、内部メモリ容量が不足するときの
ために、ＣＰＵの外部にもプログラムエリアを拡張でき
るようにした情報処理装置が多い。そのような情報処理
装置では、内蔵プロダラムメモリを使用している時も、
外部プログラムメモリを使用している時と同じアクセス
タイムとなっているものが殆んどであった。
例えば、昭和６０年５日１日発行のｒＴＩ半導体技術資
料Ｊ Ｎｏ、７７のｐＰ、１〜１６に記載されている情
報処理装置では、外部プログラムメモリを使用する時に
は、ピンからの制御信号を用いて、内蔵メモリより遅い
速度でアクセスするようにしているが、その場合でも、
内蔵メモリのアクセスタイムは外部メモリの最高速度の
アクセスタイムに一致している。
料Ｊ Ｎｏ、７７のｐＰ、１〜１６に記載されている情
報処理装置では、外部プログラムメモリを使用する時に
は、ピンからの制御信号を用いて、内蔵メモリより遅い
速度でアクセスするようにしているが、その場合でも、
内蔵メモリのアクセスタイムは外部メモリの最高速度の
アクセスタイムに一致している。
しかし、一般にＣＰＵに内蔵されているプログラムを使
用して動作させる場合、ビンを介して外部メモリからプ
ログラムを入力する場合に比較すると、極めて高速でメ
モリをアクセスすることができるのであるから、もし外
部拡張メモリを持たずに、内蔵メモリのみで処理を行う
装置であれば、簡単に処理速度を向上させることが可能
である。
用して動作させる場合、ビンを介して外部メモリからプ
ログラムを入力する場合に比較すると、極めて高速でメ
モリをアクセスすることができるのであるから、もし外
部拡張メモリを持たずに、内蔵メモリのみで処理を行う
装置であれば、簡単に処理速度を向上させることが可能
である。
ただし、チップに内蔵できるメモリ容量は、チップサイ
ズや消費電力等の要因により、予想される応用に対して
充分に確保できないため、これら応用に対する実用的な
容量を満足させるには、どうしても外部メモリに頼らざ
るを得ない。その結果、内蔵メモリは、充分なアクセス
速度の性能を発揮することができなくなる。
ズや消費電力等の要因により、予想される応用に対して
充分に確保できないため、これら応用に対する実用的な
容量を満足させるには、どうしても外部メモリに頼らざ
るを得ない。その結果、内蔵メモリは、充分なアクセス
速度の性能を発揮することができなくなる。
このように、従来の情報処理装置では、内蔵プログラム
メモリのアクセスタイムが外部拡張プログラムメモリと
同一になっているため、命令実行のサイクルタイムが外
部拡張プログラムメモリの動作速度に制限されて、処理
速度の性能を向上させることができず、問題となってい
る。
メモリのアクセスタイムが外部拡張プログラムメモリと
同一になっているため、命令実行のサイクルタイムが外
部拡張プログラムメモリの動作速度に制限されて、処理
速度の性能を向上させることができず、問題となってい
る。
本発明の目的は、このような従来の問題を改善し、外部
に拡張プログラムメモリを備える機能を持っていても、
内蔵プログラムメモリ使用時には、外部プログラムメモ
リのアクセス時間に制約されずに、高速アクセスを行う
ことができる情報処理装置を提供することにある。
に拡張プログラムメモリを備える機能を持っていても、
内蔵プログラムメモリ使用時には、外部プログラムメモ
リのアクセス時間に制約されずに、高速アクセスを行う
ことができる情報処理装置を提供することにある。
上記目的を達成するため、本発明の情報処理装置は、チ
ップの外部の固有のアドレス空間を持つプログラムメモ
リと、該プログラムカウンタで生成されるアドレスが、
上記内蔵プログラムメモリと該外部プログラムメモリの
いずれに存在するかを判定する手段と、該判定手段の制
御により動作クロックの周波数を整数倍に切り換えるか
、または固定周波数のクロックを整数分の１だけ供給す
るクロック制御手段とを有することに特徴がある。
ップの外部の固有のアドレス空間を持つプログラムメモ
リと、該プログラムカウンタで生成されるアドレスが、
上記内蔵プログラムメモリと該外部プログラムメモリの
いずれに存在するかを判定する手段と、該判定手段の制
御により動作クロックの周波数を整数倍に切り換えるか
、または固定周波数のクロックを整数分の１だけ供給す
るクロック制御手段とを有することに特徴がある。
本発明においては、内蔵プログラムメモリと外部拡張メ
モリに連続的にアドレスを割り当て、プログラムカウン
タで生成されるプログラムアドレスに従って次に読み出
すべき命令が内蔵プログラムメモリ内あるいは外部拡張
メモリ内のいずれに存在しているかを判別し、外部から
入力されるクロック信号に対して、分周する回路の出力
クロックの周波数を切り換えるか、あるいはクロック周
波数は固定しておき、外部拡張メモリのアクセスには内
蔵メモリのアクセスの整数倍のサイクルタイムを与え、
命令の実行準備が整うまで演算回路はＮ ｏ Ｏｐｅ
ｒａｔｉｏｎ状態を保つように制御する。
モリに連続的にアドレスを割り当て、プログラムカウン
タで生成されるプログラムアドレスに従って次に読み出
すべき命令が内蔵プログラムメモリ内あるいは外部拡張
メモリ内のいずれに存在しているかを判別し、外部から
入力されるクロック信号に対して、分周する回路の出力
クロックの周波数を切り換えるか、あるいはクロック周
波数は固定しておき、外部拡張メモリのアクセスには内
蔵メモリのアクセスの整数倍のサイクルタイムを与え、
命令の実行準備が整うまで演算回路はＮ ｏ Ｏｐｅ
ｒａｔｉｏｎ状態を保つように制御する。
すなわち、（イ）内部で使用するクロック信号の周波数
を変える場合には、外部から入力される原クロツク信号
の２通りの周波数を分周回路で分周し、プログラムカウ
ンタのアドレス値出力で生成される内蔵メモリまたは外
部拡張メモリの判定信号により、２つの周波数のうちの
いずれか一方を選択してクロック信号とする。また、（
ロ）クロック周波数固定の場合には、外部拡張メモリの
使用時、クロックの整数倍の期間だけ、プログラムカウ
ンタの動作を止める回路により、命令実行の準備が完了
するまで自動的にＮ ｏ Ｏｐｅｒａｔｉｏｎ命令を
演算回路に与えるようにする。このようにして、内蔵メ
モリの使用時には、外部拡張メモリの存在に関係なく、
高速アクセスが可能となり、一方、外部拡張メモリの使
用時には、自動的に適切な命令実行間隔に延ばすことが
できる。また、ユーザにより、内蔵メモリと外部メモリ
とのプログラム実行サイクルの比を任意の整数倍に設定
できるようにすれば、さらに汎用性を高めることができ
る。
を変える場合には、外部から入力される原クロツク信号
の２通りの周波数を分周回路で分周し、プログラムカウ
ンタのアドレス値出力で生成される内蔵メモリまたは外
部拡張メモリの判定信号により、２つの周波数のうちの
いずれか一方を選択してクロック信号とする。また、（
ロ）クロック周波数固定の場合には、外部拡張メモリの
使用時、クロックの整数倍の期間だけ、プログラムカウ
ンタの動作を止める回路により、命令実行の準備が完了
するまで自動的にＮ ｏ Ｏｐｅｒａｔｉｏｎ命令を
演算回路に与えるようにする。このようにして、内蔵メ
モリの使用時には、外部拡張メモリの存在に関係なく、
高速アクセスが可能となり、一方、外部拡張メモリの使
用時には、自動的に適切な命令実行間隔に延ばすことが
できる。また、ユーザにより、内蔵メモリと外部メモリ
とのプログラム実行サイクルの比を任意の整数倍に設定
できるようにすれば、さらに汎用性を高めることができ
る。
以下、本発明の実施例を、図面により詳細に説明する。
第１図は、本発明の第１の実施例を示す情報処理装置の
ブロック図である。情報処理装置１１４の内部には、演
算処理を実行するための演算回路１０１、外部からのク
ロック入力１０８を受は取り、内部用クロック信号１１
０を発生するクロック発生回路１０２、内蔵プログラム
を格納する内蔵プログラムメモリ１０３、プログラムの
アドレスを発生するプログラムカウンタ１０５、ならび
にプログラムカウンタ１０５から出力されたアドレス１
０６が内蔵メモリ用か、あるいは外部拡張メモリ用かを
判定する回路１１５が設けられている。また、情報処理
装置１１４の外部には、外部拡張用プログラムメモリ１
０４が接続されている。
ブロック図である。情報処理装置１１４の内部には、演
算処理を実行するための演算回路１０１、外部からのク
ロック入力１０８を受は取り、内部用クロック信号１１
０を発生するクロック発生回路１０２、内蔵プログラム
を格納する内蔵プログラムメモリ１０３、プログラムの
アドレスを発生するプログラムカウンタ１０５、ならび
にプログラムカウンタ１０５から出力されたアドレス１
０６が内蔵メモリ用か、あるいは外部拡張メモリ用かを
判定する回路１１５が設けられている。また、情報処理
装置１１４の外部には、外部拡張用プログラムメモリ１
０４が接続されている。
なお、信号としては、判定回路１１５の出力信号１０７
、内蔵メモリ１０３または外部メモリ１０４から演算回
路１０１に入力されるプログラム出力１１３、およびプ
ログラムカウンタ１０５からのアドレス信号１０６等が
ある。外部拡張用メモリ１０４は、プログラムカウンタ
１０５のアドレス出力１０６を入力して、所定のプログ
ラムステップ、つまり命令１１２を出力する。また、内
蔵プログラムメモリ１０３も、プログラムカウンタ１０
５のアドレス出力１０６を入力して、所定のプログラム
ステップ１１１を出力する。
、内蔵メモリ１０３または外部メモリ１０４から演算回
路１０１に入力されるプログラム出力１１３、およびプ
ログラムカウンタ１０５からのアドレス信号１０６等が
ある。外部拡張用メモリ１０４は、プログラムカウンタ
１０５のアドレス出力１０６を入力して、所定のプログ
ラムステップ、つまり命令１１２を出力する。また、内
蔵プログラムメモリ１０３も、プログラムカウンタ１０
５のアドレス出力１０６を入力して、所定のプログラム
ステップ１１１を出力する。
第２図、第３図は、それぞれ第１図における内蔵メモリ
と外部メモリの切り換え時の動作タイミングチャートで
あって、第２図は内蔵メモリから外部メモリへ切り換っ
た場合、第３図は外部メモリから内蔵メモリへ切り換っ
た場合を示している。
と外部メモリの切り換え時の動作タイミングチャートで
あって、第２図は内蔵メモリから外部メモリへ切り換っ
た場合、第３図は外部メモリから内蔵メモリへ切り換っ
た場合を示している。
第２図では、最初、内蔵プログラムメモリ１０２を使用
していた情報処理装置１１４は、クロック発生回路１０
２で発生したクロック１１０に同期して、内蔵メモリ１
０３からプログラムステップ１１３を演算回路１０１に
出力する。このとき、プログラムカウンタ１０５からの
アドレス出力１０６は、内蔵メモリを指定しているので
、判定回路１１５はクロック発生回路１０２への出力１
０７をローレベルにする。このアドレス出力１０６は、
２０１の時点から外部拡張メモリ１０４を指定している
ので、判定回路１１５はクロック発生口−路１０２への
出力１０７をハイレベルにする。
していた情報処理装置１１４は、クロック発生回路１０
２で発生したクロック１１０に同期して、内蔵メモリ１
０３からプログラムステップ１１３を演算回路１０１に
出力する。このとき、プログラムカウンタ１０５からの
アドレス出力１０６は、内蔵メモリを指定しているので
、判定回路１１５はクロック発生回路１０２への出力１
０７をローレベルにする。このアドレス出力１０６は、
２０１の時点から外部拡張メモリ１０４を指定している
ので、判定回路１１５はクロック発生口−路１０２への
出力１０７をハイレベルにする。
このとき、プログラム出力１１３は、それまで内蔵プロ
グラムメモリ１０３からの出力１１１を演算回路１０１
に出力していた状態が、外部拡張用メモリ１０４の出力
１１２に切り換えられる。
グラムメモリ１０３からの出力１１１を演算回路１０１
に出力していた状態が、外部拡張用メモリ１０４の出力
１１２に切り換えられる。
すなわち、判定回路１１５の出力信号１０７がローレベ
ルからハイレベルになることにより、出力１１１の通路
にあるゲートが閉じ、出力１１２の通路にあるゲートが
開く。これと同時に、出力信号１０７はクロック発生回
路１０２も制御することにより、外部プログラムメモリ
１０４のアクセスに適したクロック信号１１０に切り換
える。第３図においても、同じようにして、外部メモリ
１０４の使用状態から、３０１の時点で内蔵メモリ１０
３に切り換ったときの状態が示される。
ルからハイレベルになることにより、出力１１１の通路
にあるゲートが閉じ、出力１１２の通路にあるゲートが
開く。これと同時に、出力信号１０７はクロック発生回
路１０２も制御することにより、外部プログラムメモリ
１０４のアクセスに適したクロック信号１１０に切り換
える。第３図においても、同じようにして、外部メモリ
１０４の使用状態から、３０１の時点で内蔵メモリ１０
３に切り換ったときの状態が示される。
判定回路１１５の具体的な実現方法としては、例えば、
プログラムカウンタ１０５の出力を１６ビツトとし、内
蔵メモリ１０３がＩＫワード、外部メモリ１０４が６３
にワードの容量として、内蔵メモリ１０３にはアドレス
０〜１０２３を割り当て、外部メモリ１０４にはアドレ
ス１０２４以降を割り当てるならば、プログラムカウン
タ１０５のアドレス出力１０６の上位６ビツトの論理和
をとることによって、出力信号１０７を発生する回路を
構成することができる。
プログラムカウンタ１０５の出力を１６ビツトとし、内
蔵メモリ１０３がＩＫワード、外部メモリ１０４が６３
にワードの容量として、内蔵メモリ１０３にはアドレス
０〜１０２３を割り当て、外部メモリ１０４にはアドレ
ス１０２４以降を割り当てるならば、プログラムカウン
タ１０５のアドレス出力１０６の上位６ビツトの論理和
をとることによって、出力信号１０７を発生する回路を
構成することができる。
第８図は、第１図におけるプログラムカウンタおよび内
蔵メモリ・外部メモリ判定回路の一例を示す構成図であ
る。プログラムカウンタ１０５は、アドレス値をセット
するレジスタ８０１とその値に＋１する加算器８０２と
からなり、そのレジスタ８０１にセットされた０〜２１
Ｂ （ｏ〜６５５３５）番地をカウンタ出力１０６とし
て内蔵プログラムメモリ１０３および外部拡張用プログ
ラムメモリ１０４に出力する。内蔵メモリ１０３には、
０〜２１０−１．（０〜１０２３）番地のメモリ領域を
、外部メモリ１０４には、２１０〜２ｉｓ １（１０
２４〜６５５３５）番地のメモリ領域を、それぞれ割り
当てる。このカウンタ出力１０６であるアドレス値のう
ち２１０〜２１８ １の桁、つまり上位６ビツトのみを
、判定回路１１５に入力させる。判定回路１１５では、
アドレス値の上位６ビツトの各々の論理和をとり、制御
出力１０７を発生する。つまり、内蔵メモリ１０３の格
納領域は０〜２ｉｏ １であり、外部メモリ１０４の
格納領域は２１０〜２１Ｂ ＞であるから、上位６ビ
ツトのうち１ビツトでもＩＩ Ｉ Ｉｔがあれ１ス、出
力１０７はｕ Ｌ ｐｐとなり、外部メモリ１０４のア
ドレスであることを示し、また上位６ビツトが全てＩＩ
Ｏ１１であれば、出力１０７は“０″となり、内蔵メ
モリ１０３のアドレスであることを示す。出力１０７は
、遅延回路を介して送出されることにより、各プログラ
ムメモリ１０３，１０４からのプログラムステップの読
み出し出力と同期がとられる。
蔵メモリ・外部メモリ判定回路の一例を示す構成図であ
る。プログラムカウンタ１０５は、アドレス値をセット
するレジスタ８０１とその値に＋１する加算器８０２と
からなり、そのレジスタ８０１にセットされた０〜２１
Ｂ （ｏ〜６５５３５）番地をカウンタ出力１０６とし
て内蔵プログラムメモリ１０３および外部拡張用プログ
ラムメモリ１０４に出力する。内蔵メモリ１０３には、
０〜２１０−１．（０〜１０２３）番地のメモリ領域を
、外部メモリ１０４には、２１０〜２ｉｓ １（１０
２４〜６５５３５）番地のメモリ領域を、それぞれ割り
当てる。このカウンタ出力１０６であるアドレス値のう
ち２１０〜２１８ １の桁、つまり上位６ビツトのみを
、判定回路１１５に入力させる。判定回路１１５では、
アドレス値の上位６ビツトの各々の論理和をとり、制御
出力１０７を発生する。つまり、内蔵メモリ１０３の格
納領域は０〜２ｉｏ １であり、外部メモリ１０４の
格納領域は２１０〜２１Ｂ ＞であるから、上位６ビ
ツトのうち１ビツトでもＩＩ Ｉ Ｉｔがあれ１ス、出
力１０７はｕ Ｌ ｐｐとなり、外部メモリ１０４のア
ドレスであることを示し、また上位６ビツトが全てＩＩ
Ｏ１１であれば、出力１０７は“０″となり、内蔵メ
モリ１０３のアドレスであることを示す。出力１０７は
、遅延回路を介して送出されることにより、各プログラ
ムメモリ１０３，１０４からのプログラムステップの読
み出し出力と同期がとられる。
第４図は、第１図のクロック発生回路の一例を示す構成
図である。クロック信号１１０を発生させる回路として
は、第４図に示すようなＴ型フリップフロップ４０１を
複数個直列接続した回路で実現できる。ここでは、外部
メモリ１０４を使用するときには、内蔵メモリ１０３を
使用するときの半分のクロック周波数を出力する。すな
わち、外部からの入力信号１０８は、常時１１１１ｊレ
ベルのタイミング信号に同期して第１段のフリッププロ
ップ４０１のクロック端子に入力され、順次第２段、第
３段・・・とフリッププロップ４０１で分周される。内
蔵メモリ１０３をアクセスするための所定のクロック周
波数に分周した後、判定回路１１５からの制御出力信号
１０７がローレベルのときにはゲートを開いて、クロッ
ク信号１１０を出力する。また、判定回路１１５がらの
制御出力信号１０７がハイレベルのときには、アンドゲ
ートを開いて追加のフリッププロップ４０２をセットし
、さらに２分周して、クロック信号１１０を出力する。
図である。クロック信号１１０を発生させる回路として
は、第４図に示すようなＴ型フリップフロップ４０１を
複数個直列接続した回路で実現できる。ここでは、外部
メモリ１０４を使用するときには、内蔵メモリ１０３を
使用するときの半分のクロック周波数を出力する。すな
わち、外部からの入力信号１０８は、常時１１１１ｊレ
ベルのタイミング信号に同期して第１段のフリッププロ
ップ４０１のクロック端子に入力され、順次第２段、第
３段・・・とフリッププロップ４０１で分周される。内
蔵メモリ１０３をアクセスするための所定のクロック周
波数に分周した後、判定回路１１５からの制御出力信号
１０７がローレベルのときにはゲートを開いて、クロッ
ク信号１１０を出力する。また、判定回路１１５がらの
制御出力信号１０７がハイレベルのときには、アンドゲ
ートを開いて追加のフリッププロップ４０２をセットし
、さらに２分周して、クロック信号１１０を出力する。
このように５本実施例においては、外部に拡張プログラ
ムメモリを設ける機能を備えるとともに、内蔵メモリに
よる動作時には、その機能を充分に活用して高速動作を
可能にしている。
ムメモリを設ける機能を備えるとともに、内蔵メモリに
よる動作時には、その機能を充分に活用して高速動作を
可能にしている。
第５図は１本発明の第２の実施例を示す情報処理装置の
ブロック図であり、第６図、第７図はそれぞれ第５図に
おける内蔵メモリと外部メモリの切り換え時の動作タイ
ミングチャートである。この実施例では、内部クロック
信号は、第６図、第７図に示すように、２相のクロック
信号５１０゜５１１を使用している。
ブロック図であり、第６図、第７図はそれぞれ第５図に
おける内蔵メモリと外部メモリの切り換え時の動作タイ
ミングチャートである。この実施例では、内部クロック
信号は、第６図、第７図に示すように、２相のクロック
信号５１０゜５１１を使用している。
第５図において、５１５はプログラムカウンタ１０５の
出力アドレス１０６と、２相のクロックｓｔｏ、ｓｔｔ
とを入力して、内蔵メモリ１０３と外部メモリ１０４を
切り換えるｉｌ！ＩＩ御信号１０７を出力するとともに
、プログラムカウンタ１０５を制御する信号５０４を出
力し、さらに外部プログラムメモリ１０４からの命令コ
ードの入力を制御する信号５０３を出力するための制御
回路である。それ以外の部分については、第１図の実施
例と同一である。
出力アドレス１０６と、２相のクロックｓｔｏ、ｓｔｔ
とを入力して、内蔵メモリ１０３と外部メモリ１０４を
切り換えるｉｌ！ＩＩ御信号１０７を出力するとともに
、プログラムカウンタ１０５を制御する信号５０４を出
力し、さらに外部プログラムメモリ１０４からの命令コ
ードの入力を制御する信号５０３を出力するための制御
回路である。それ以外の部分については、第１図の実施
例と同一である。
第６図は、６０１の時点で内蔵プログラムメモリ１０３
から外部プログラムメモリ】０４に切り換わる時の動作
の状態を示したものである。また、第７図は、７０１の
時点で外部プログラムメモリ１０４から内蔵プログラム
メモリ１０３に切り換わる時の動作状態を示したもので
ある。
から外部プログラムメモリ】０４に切り換わる時の動作
の状態を示したものである。また、第７図は、７０１の
時点で外部プログラムメモリ１０４から内蔵プログラム
メモリ１０３に切り換わる時の動作状態を示したもので
ある。
第５図の実施例では、内蔵メモリ１０３を使用している
時でも、また外部メモリ１０４を使用している時でも、
クロック信号５１０，５１１は変化しない。その代りに
、外部メモリ１０４をアクセスする時には、制御回路５
１５の出力信号５０４により、２サイクルに１回ずつし
かプログラムカウンタ１０５が動作しないように制御さ
れる。また、演算口Ｎ１０１は、内蔵メモリ１０３を使
用している時、外部メモリ１０４を使用している時に関
係なく、毎サイクル動作するが、外部メモリ１０４使用
時には、２サイクルに１回はオール″０”のプログラム
コードが実行されるようになっている（第６図、第７図
の１１３参照）。そして、オール“０″の命令コードを
Ｎ ｏ ０ｐｅｒａｔｉｏｎに定義することにより、
２サイクルに１回は演算回路はＮ ｏ Ｏｐｅｒａｔ
、ｉｏｎ状態を維持する。
時でも、また外部メモリ１０４を使用している時でも、
クロック信号５１０，５１１は変化しない。その代りに
、外部メモリ１０４をアクセスする時には、制御回路５
１５の出力信号５０４により、２サイクルに１回ずつし
かプログラムカウンタ１０５が動作しないように制御さ
れる。また、演算口Ｎ１０１は、内蔵メモリ１０３を使
用している時、外部メモリ１０４を使用している時に関
係なく、毎サイクル動作するが、外部メモリ１０４使用
時には、２サイクルに１回はオール″０”のプログラム
コードが実行されるようになっている（第６図、第７図
の１１３参照）。そして、オール“０″の命令コードを
Ｎ ｏ ０ｐｅｒａｔｉｏｎに定義することにより、
２サイクルに１回は演算回路はＮ ｏ Ｏｐｅｒａｔ
、ｉｏｎ状態を維持する。
第９図は、第５図の要部詳細図である。
演算回路１０１には、数値演算や論理演算を実行する加
減算器９０３、各メモリから読み出されたプログラムコ
ードを格納するレジスタ９０１、そのレジスタ９０１の
内容をデコードするデコーダ９０２．演算結果を格納し
たり、演算器の入力データを格納する汎用レジスタ９０
４等が内蔵される。プログラムカウンタ１０５は、アド
レス値を格納するレジスタ８０１と＋１演算器８０２等
とからなり、レジスタ８０１にはデータレジスタ９０１
の内容の一部からと、汎用レジスタ９０４の内容の一部
からと、＋１演算器８０２からの出力とが、それぞれ入
力され、アドレス出力１０６として内蔵メモリ１０３、
外部メモリ１０４．ならびに制御回路５１５に送出され
る。制御回路５１５は、第８図の判定回路１１５と同じ
ように、アドレス値の上位６ビツトを入力し、それらの
各ビットの論理和をとることにより、１個でも′１″が
含まれていれば制御信号１０７としてハイレベルを、全
てＩＩ ＯＩＩのときにはローレベルを、内蔵メモリ１
０４からの読み出し通路に設けられたゲートに送出する
（ただし、内蔵メモリ１０３に０〜２１ｏ １番地が
、外部メモリ１０４に２１０〜２１８ １番地が割り当
てられているものとする）。
減算器９０３、各メモリから読み出されたプログラムコ
ードを格納するレジスタ９０１、そのレジスタ９０１の
内容をデコードするデコーダ９０２．演算結果を格納し
たり、演算器の入力データを格納する汎用レジスタ９０
４等が内蔵される。プログラムカウンタ１０５は、アド
レス値を格納するレジスタ８０１と＋１演算器８０２等
とからなり、レジスタ８０１にはデータレジスタ９０１
の内容の一部からと、汎用レジスタ９０４の内容の一部
からと、＋１演算器８０２からの出力とが、それぞれ入
力され、アドレス出力１０６として内蔵メモリ１０３、
外部メモリ１０４．ならびに制御回路５１５に送出され
る。制御回路５１５は、第８図の判定回路１１５と同じ
ように、アドレス値の上位６ビツトを入力し、それらの
各ビットの論理和をとることにより、１個でも′１″が
含まれていれば制御信号１０７としてハイレベルを、全
てＩＩ ＯＩＩのときにはローレベルを、内蔵メモリ１
０４からの読み出し通路に設けられたゲートに送出する
（ただし、内蔵メモリ１０３に０〜２１ｏ １番地が
、外部メモリ１０４に２１０〜２１８ １番地が割り当
てられているものとする）。
また、制御信号５０３は、制御信号１０７をＤ型フリッ
ププロップ９１１でクロック５１１の立下がり時期まで
遅延させたものを、Ｔ型フリップフロップ９１０のＴ入
力とし、ＣＬＫ入力にクロック５１０を入力すれば、フ
リッププロップ９１０のＱ出力から得ることができ、そ
れを外部メモリ１０４からの読み出し通路のゲートに送
出する。
ププロップ９１１でクロック５１１の立下がり時期まで
遅延させたものを、Ｔ型フリップフロップ９１０のＴ入
力とし、ＣＬＫ入力にクロック５１０を入力すれば、フ
リッププロップ９１０のＱ出力から得ることができ、そ
れを外部メモリ１０４からの読み出し通路のゲートに送
出する。
制御信号５０４は、フリッププロップ９１０のＱ出力の
反転信号と、クロック５１０の論理積をとることにより
得られ、プログラムカウンタ１０５に送出する。プログ
ラムカウンタ１０５は、外部メモリ１０４の使用時には
、制御信号５０４により２サイクルに１回しか動作しな
いように制御される。
反転信号と、クロック５１０の論理積をとることにより
得られ、プログラムカウンタ１０５に送出する。プログ
ラムカウンタ１０５は、外部メモリ１０４の使用時には
、制御信号５０４により２サイクルに１回しか動作しな
いように制御される。
なお、第５図の実施例では、第１図の場合と同じように
、外部メモリ１０４を使用しているときには、内蔵メモ
リ１０３を使用する時の２倍のアクセスタイムを与える
ようにしているが、これに限定されず、任意の整数倍で
もよいことは勿論である。さらに、第１図、第５図の実
施例では、それぞれ内蔵メモリ１０３のアクセスタイム
と外部メモリ１０４のアクセスタイムの比を任意の整数
倍（２倍以上）に、ユーザが設定できるような機能を持
たせることも可能である。例えば、何段かのクロックの
分周回路を設けて、数個のクロック周波数を用意してお
き、指定により適当な周波数のクロックを外部メモリ用
として選択できるようにしたり、内蔵メモリ１０４のア
クセスタイムの整数倍をカウントし、カウントし終われ
ば、自動的に元の初期値を回復するようなカウンタ回路
を設けて、外部メモリ１０４のプログラムはそのカウン
タ回路がカウントし終わるごとに実行されるように制御
することも可能である。
、外部メモリ１０４を使用しているときには、内蔵メモ
リ１０３を使用する時の２倍のアクセスタイムを与える
ようにしているが、これに限定されず、任意の整数倍で
もよいことは勿論である。さらに、第１図、第５図の実
施例では、それぞれ内蔵メモリ１０３のアクセスタイム
と外部メモリ１０４のアクセスタイムの比を任意の整数
倍（２倍以上）に、ユーザが設定できるような機能を持
たせることも可能である。例えば、何段かのクロックの
分周回路を設けて、数個のクロック周波数を用意してお
き、指定により適当な周波数のクロックを外部メモリ用
として選択できるようにしたり、内蔵メモリ１０４のア
クセスタイムの整数倍をカウントし、カウントし終われ
ば、自動的に元の初期値を回復するようなカウンタ回路
を設けて、外部メモリ１０４のプログラムはそのカウン
タ回路がカウントし終わるごとに実行されるように制御
することも可能である。
以上説明したように、本発明によれば、外部に拡張プロ
グラムメモリを設けることが可能な情報処理装置におい
ても、内蔵プログラムメモリを使用する時には、外部メ
モリのアクセス時間に制約されずに高速アクセスを行う
ことができるので、プログラム内蔵型マイクロプロセッ
サが持つ高速処理性能を最大限に活用することが可能で
ある。
グラムメモリを設けることが可能な情報処理装置におい
ても、内蔵プログラムメモリを使用する時には、外部メ
モリのアクセス時間に制約されずに高速アクセスを行う
ことができるので、プログラム内蔵型マイクロプロセッ
サが持つ高速処理性能を最大限に活用することが可能で
ある。
第１図は本発明の第１の実施例を示す情報処理装置のブ
ロック図、第２図、第３図は第１図における内蔵メモリ
と外部メモリの切り換わり時の動作タイミングチャート
、第４図は第１図におけるクロック発生回路の構成図、
第５図は本発明の第２の実施例を示す情報処理装置のブ
ロック図、第６図、第７図は第５図における内蔵メモリ
と外部メモリの切り換わり時の動作タイミングチャート
、第８図は第１図における情報処理装置の要部詳細図、
第９図は第５図における情報処理装置の要部詳細図であ
る。 １０１：演算回路、１０２，５０２：クロック発生回路
、１０３：内蔵プログラムメモリ、１０４：外部拡張用
プログラムメモリ、１０５ニブログラムカウンタ、１０
６：プログラムカウンタから出力されるプログラムアド
レス、１０７：内蔵メモリ・外部メモリ切り換え用制御
信号、１１４：情報処理装置、１１５：内部・外部判定
回路、４０にＴ型ラフリップフロップ５１５：制御回路
、５０４゜５０３：制御回路５１５の出力、１０８：外
部からクロック発生回路に入力する信号、１１０，５１
０゜５１１：クロック発生回路の出力、１１１：内蔵プ
ログラムメモリの出力命令コード信号、１．１２：外部
プログラムメモリから入力される命令コード信号、１１
３；内蔵・外部切り換え制御を経て演算回路に渡される
命令コード信号、２０１，３０１゜６０１．７０１ ：
メモリの切り換え時点。 第 ２ 図 第 ３ 図 第 ４ 図 第 ６ 図
ロック図、第２図、第３図は第１図における内蔵メモリ
と外部メモリの切り換わり時の動作タイミングチャート
、第４図は第１図におけるクロック発生回路の構成図、
第５図は本発明の第２の実施例を示す情報処理装置のブ
ロック図、第６図、第７図は第５図における内蔵メモリ
と外部メモリの切り換わり時の動作タイミングチャート
、第８図は第１図における情報処理装置の要部詳細図、
第９図は第５図における情報処理装置の要部詳細図であ
る。 １０１：演算回路、１０２，５０２：クロック発生回路
、１０３：内蔵プログラムメモリ、１０４：外部拡張用
プログラムメモリ、１０５ニブログラムカウンタ、１０
６：プログラムカウンタから出力されるプログラムアド
レス、１０７：内蔵メモリ・外部メモリ切り換え用制御
信号、１１４：情報処理装置、１１５：内部・外部判定
回路、４０にＴ型ラフリップフロップ５１５：制御回路
、５０４゜５０３：制御回路５１５の出力、１０８：外
部からクロック発生回路に入力する信号、１１０，５１
０゜５１１：クロック発生回路の出力、１１１：内蔵プ
ログラムメモリの出力命令コード信号、１．１２：外部
プログラムメモリから入力される命令コード信号、１１
３；内蔵・外部切り換え制御を経て演算回路に渡される
命令コード信号、２０１，３０１゜６０１．７０１ ：
メモリの切り換え時点。 第 ２ 図 第 ３ 図 第 ４ 図 第 ６ 図
Claims (1)
- 【特許請求の範囲】 １、チップ内に、内蔵プログラムメモリと該内蔵プログ
ラムメモリのアドレスを発生するプログラムカウンタを
備えた情報処理装置において、該チップの外部に固有の
アドレス空間を持つプログラムメモリと、該プログラム
カウンタで生成されるアドレスが、上記内蔵プログラム
メモリと該外部プログラムメモリのいずれに存在するか
を判定する手段と、該判定手段の制御により動作クロッ
クの周波数を整数倍に切り換えるか、または固定周波数
のクロックを整数分の１だけ供給するクロック制御手段
とを有することを特徴とする情報処理装置。 ２、上記クロック制御手段は、外部プログラムメモリを
使用する時にも、内部のマシンサイクルを変化させずに
、１つのプログラムステップを実行した後、次のプログ
ラムがフェッチされるまで、自動的にＮｏ Ｏｐｅｒａ
ｔｉｏｎ状態に保持させることを特徴とする特許請求の
範囲第１項記載の情報処理装置。 ３、上記クロック制御手段は、外部プログラムメモリの
アクセスタイムと、内蔵プログラムメモリのアクセスタ
イムの比を、任意の整数倍に設定できることを特徴とす
る特許請求の範囲第１項または第２項記載の情報処理装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61297036A JP2569514B2 (ja) | 1986-12-12 | 1986-12-12 | 情報処理装置 |
| US07/128,585 US4958276A (en) | 1986-12-12 | 1987-12-04 | Single chip processor |
| KR1019870013922A KR910000363B1 (ko) | 1986-12-12 | 1987-12-07 | 단일 칩 프로세서 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61297036A JP2569514B2 (ja) | 1986-12-12 | 1986-12-12 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63148346A true JPS63148346A (ja) | 1988-06-21 |
| JP2569514B2 JP2569514B2 (ja) | 1997-01-08 |
Family
ID=17841387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61297036A Expired - Fee Related JP2569514B2 (ja) | 1986-12-12 | 1986-12-12 | 情報処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4958276A (ja) |
| JP (1) | JP2569514B2 (ja) |
| KR (1) | KR910000363B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007034740A (ja) * | 2005-07-27 | 2007-02-08 | Matsushita Electric Ind Co Ltd | メモリアクセス装置 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06101043B2 (ja) * | 1988-06-30 | 1994-12-12 | 三菱電機株式会社 | マイクロコンピュータ |
| JPH03111960A (ja) * | 1989-09-26 | 1991-05-13 | Mitsubishi Electric Corp | ワンチップマイクロコンピュータ |
| US5426759A (en) * | 1989-12-21 | 1995-06-20 | Microchip Technology Incorporated | On-chip/off-chip memory switching using system configuration bit |
| EP0442116A3 (en) * | 1990-02-13 | 1993-03-03 | Hewlett-Packard Company | Pipeline method and apparatus |
| US5522052A (en) * | 1991-07-04 | 1996-05-28 | Matsushita Electric Industrial Co. Ltd. | Pipeline processor for processing instructions having a data dependence relationship |
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| EP0601715A1 (en) * | 1992-12-11 | 1994-06-15 | National Semiconductor Corporation | Bus of CPU core optimized for accessing on-chip memory devices |
| JP3523286B2 (ja) * | 1993-03-12 | 2004-04-26 | 株式会社日立製作所 | 順次データ転送型メモリ及び順次データ転送型メモリを用いたコンピュータシステム |
| US5740404A (en) * | 1993-09-27 | 1998-04-14 | Hitachi America Limited | Digital signal processor with on-chip select decoder and wait state generator |
| US5513374A (en) * | 1993-09-27 | 1996-04-30 | Hitachi America, Inc. | On-chip interface and DMA controller with interrupt functions for digital signal processor |
| US5557743A (en) * | 1994-04-05 | 1996-09-17 | Motorola, Inc. | Protection circuit for a microprocessor |
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| US5737760A (en) * | 1995-10-06 | 1998-04-07 | Motorola Inc. | Microcontroller with security logic circuit which prevents reading of internal memory by external program |
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| US9830574B2 (en) | 2008-07-18 | 2017-11-28 | Jules T. Mitchel | System and method for collecting, processing, and storing discrete data records based upon a single data input |
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| JPS6045828A (ja) * | 1983-08-24 | 1985-03-12 | Hitachi Ltd | シングルチツプマイコン |
| JPS61118850A (ja) * | 1984-11-15 | 1986-06-06 | Nec Corp | マイクロプロセツサ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4171536A (en) * | 1976-05-03 | 1979-10-16 | International Business Machines Corporation | Microprocessor system |
| US4651275A (en) * | 1981-07-02 | 1987-03-17 | Texas Instruments Incorporated | Microcomputer having read/write memory for combined macrocode and microcode storage |
-
1986
- 1986-12-12 JP JP61297036A patent/JP2569514B2/ja not_active Expired - Fee Related
-
1987
- 1987-12-04 US US07/128,585 patent/US4958276A/en not_active Expired - Lifetime
- 1987-12-07 KR KR1019870013922A patent/KR910000363B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR910000363B1 (ko) | 1991-01-24 |
| JP2569514B2 (ja) | 1997-01-08 |
| KR880008149A (ko) | 1988-08-30 |
| US4958276A (en) | 1990-09-18 |
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Legal Events
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