JPS61156458A

JPS61156458A - 演算処理装置

Info

Publication number: JPS61156458A
Application number: JP59276130A
Authority: JP
Inventors: Hajime Shiraishi; 肇白石
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-12-28
Filing date: 1984-12-28
Publication date: 1986-07-16
Anticipated expiration: 2009-03-02
Also published as: JPH0616300B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］この発明は集積化、特に超高集積化に適した相補ＭＯＳ
型の演算処理装置に関する。

［発明の技術的背ＩＩＩ従来の演算処理装置、特にマイクロプロセツサを集積回
路として供給する場合、その回路形式としては、第８図
に示すような全ダイナミック形式か、もしくは第９図に
示すような全スタティック形式が採用されている。

第８因のものは、制御、判定回路１の出力をダイナミッ
ク型記憶回路２に記憶させたり、あるいはダイナミック
型記憶回路２の記憶出力を制御、判定回路１に供給して
制御、判定を行なうことにより各種出力０を得るように
している。

第９図のものは上記ダイナミック型記憶回路２の代わり
にスタティック型記憶回路３が用いられ、制御、判定回
路１の出力をスタティック型記憶回路３に記憶させたり
、あるいはスタティック型記憶回路３の記憶出力を＄１
７１１１、判定回路１に供給して制御、判定を行なうこ
とにより各種出力Ｏを得るようにしている。

第１０図は上記第８図のダイナミック形式回路に用いら
れるダイナミック型記憶回路２の具体的回路構成を示す
。この回路は、入力読み込み制御信号ＳＴに同期して入
力信号を取込み、寄生容量等を利用したデータ保持用の
容量５に供給するクロックドインバータ６および上記容
量５に蓄えられているデータを出力許可信号ＥＮに同期
して出力するクロックドインバータ７を備えている。

第１１図は上記第９図のスタティック形式回路に用いら
れるスタティック型記憶回路３の具体的回路構成を示す
。この回路は、入力読み込み制御信号ＳＴに同期して入
力信号を取込むクロックドインバータ１０、このクロッ
クドインバータ１０の出力を反転するインバータ１１、
このインバータ１１に逆並列接続されインバータ１１と
共に安定回路１２を構成するインバータ１３および上記
安定回路１２の出力を出力許可信号ＥＮに同期して出力
するりＯツクドインバータ１４から構成されている。

第１２図は上記第１０図および第１１図で用いられるク
ロックドインバータの詳細図である。このクロックドイ
ンバータは、ゲートに上記信号「。

ＥＮに相当する一方のクロック信号アおよび入力信号が
それぞれ供給される２個のＰチャネルのＭｏＳトランジ
スタ１５．１６が電源■ＤＤと出力端子１７との間に直
列に挿入され、ゲートに上記信号ＳＴ、ＥＮに相当する
他方のクロック信号φおよび入力信号がそれぞれ供給さ
れる２個のＮチャネルのＭＯＳトランジスタ１８．１９
が電源■ＤＤと上記出力端子１７との間に直列に挿入さ
れている。

［背景技術の問題点１ところで、第８図に示すような全ダイナミック形式のマ
イクロプロセッサは、全スタティック形式のものに比較
して構成素子数が少なくなり、例えば一つの記憶回路当
りで４素子少なくなり、この結果として集積回路化した
際のチップサイズが小さくなり、高集積化が可能である
。ところが、反面、動作周波数範囲が狭くなり、特にク
ロック信号を停止させると誤動作を起こす欠点がある。

他方、第９図に示すような全スタティック形式のマイク
ロプロセッサは、動作周波数範囲が広く、特にクロック
信号を停止させて消費電力を節減できる利点があるが、
全ダイナミック形式のものに比べて素子数が多くなり、
結果としてチップサイズが大きくなってコストが上昇す
るという欠点がある。

そこで、上記のような全ダイナミック形式のものと全ス
タティック形式のものとを混在させるようにすれば、そ
れぞれが持つ欠点のみを除去することができると思われ
る。しかし、両形式のものを単に混在させようとする場
合には、システム全体の極めて複雑なタイミング関係を
保つことは容易ではない。従って、一部分の特定な回路
部分にダイナミック形式を採用したものを除けば、系統
立って本格的に両形式を混在させたマイクロプロセッサ
は従来、存在していない。

［発明の目的］この発明は上記のような事情を考慮してなされたもので
ありその目的は、広い周波数範囲を有し、低消費電力で
動作し、かつ集積回路化する際のチップサイズが比較的
小さくできる演算処理装置を提供することにある。

［発明の概要］上記目的を達成するためこの発明の演算処理装置にあっ
ては、演算処理装置としての機能を分類して階層的機能
ブロックに分割し、それぞれの機能ブロックの動作期間
に応じて、機能ブロック内のデータ記憶手段としてダイ
ナミック型もしくはスタティック型の記憶回路のいずれ
かを割当てるとともに、各機能ブロック内で必要とする
動作制御用のタイミング信号を各機能ブロック内に必要
に応じて設けたタイミング信号発生回路で作成すること
により、広い動作周波数範囲での動作を可能し、さらに
は動作を停止させても正常動作が保証されるようにして
いる。

この発明による演算処理装置、例えばマイクロプロセッ
サは、機械命令語の操作コードフィールドおよび操作対
象フィールドそれぞれを第１３図、第１４図に示すよう
に階層構造をなすように構成している。

すなわち、操作コードフィールドは第１３図に示すよう
に、最上位のレベル１から最下位のレベルｎまでのｎレ
ベルの機能階層レベルを持つようにレベル分類されてい
る。他方、操作対象フィールドも上記操作コードフィー
ルドに対応して第１４図に示すように、最上位のレベル
１から最下位のレベルｎまでのｎレベルの機能階層レベ
ルを持つようにレベル分類されている。これに伴い、マ
イクロプロセッサ本体は、機能の面から第１５図に示す
ように、上記操作コードフィールドに対応したレベル数
を有し全体で階層構造をなす複数の機能ブロック２０に
よって構成され、操作対象３０も第１６図に示すように
操作対象フィールドレベルに対応したレベル数を有し、
全体で階層構造をなすようにされている。

第１７図はこの発明の詳細な説明するための、マイクロ
プロセッサの被制御状態の一例を示す図である。図にお
いて、２１はスタティック型回路構成の記憶回路および
各種タイミング信号を発生するタイミング信号発生回路
を内部に有するレベル１（最上位レベル）の機能ブロッ
クであり、２２．２３はそれぞれ内部にダイナミック型
回路構成の記憶回路およびタイミング信号発生回路を有
し、上記レベル１の機能ブロック２１で使用されるレベ
ル２の機能ブロックであり、かつ２４は内部にダイナミ
ック型回路構成の記憶回路およびタイミング信号発生回
路を有し、前記レベル２の機能ブロック２２で使用され
るレベル３の機能ブロックである。

ここでマイクロプロセッサの処理機能を例えば、システ
ム記述言語指向にタスクレベル、制御構造レベル、演算
レベル、演算レベルよりも下位レベルのレベルに分類し
たとすれば、上記レベル１の機能ブロック２１はタスク
レベルに相当し、レベル２の機能ブロック２２．２３は
制御構造レベルに相当し、レベル３の機能ブロック２４
は演算レベルにそれぞれ相当する。

上記各機能ブロック２１ないし２４はそれぞれ対応する
レベルの各種機能のうち単一の処理機能のみを有してい
る。すなわち、各機能ブロックは上位レベルからの動作
指示に基づく動作期間では毎回、常に同じ処理動作を行
ない、下位レベルの機能ブロックにおける動作時間およ
び処理機能が上位レベルの機能ブロックよりも常に狭く
なるようにされている。さらに上記各機能ブロックには
、他の機能ブロックにデータやクロック信号を含む各種
信号を供給制御する制御ゲート回路が設けられており、
これら制御ゲート回路は上位レベルの機能ブロックが下
位レベルの機能ブロックを使用するときにのみ開かれる
。

いま、機能ブロック２１がある処理を実行する際、必要
に応じて自分自身の判断のみで下位レベルの機能ブロッ
ク２２または２３を呼出し、その機能ブロックが持つ処
理機能を利用する。このとき機能ブロック２１と機能ブ
ロック２２または２３との間では、上記制御ゲート回路
を介してデータやクロック信号を含む各種信号が、機能
ブロック２２または２３それぞれの動作の実行期間にの
み供給される。さらに機能ブロック２２や２３の内部で
は、一時的に必要な状態記憶のみ、その記憶回路中に記
憶する。同様に、機能ブロック２２がある処理を実行す
る際に必要に応じて、自分自身の判断のみでそれより下
位レベルの機能ブロック２４を呼出し、その機能ブロッ
クが持つ処理機能を利用する。このとき機能ブロック２
２と機能ブロック２４との間で受は渡されるデータやク
ロック信号を含む各種信号は、機能ブロック２４の動作
の実行期間にのみ必要なものに限定されている。さらに
各機能ブロックが動作を実行する際、それぞれの内部に
設けられているタイミング信号発生回路を動作させて各
種タイミング信号を発生させ、この信号を用いて制御を
順次実行する。

このように、上位レベルの機能ブロックが下位レベルの
機能ブロックを使用する場合、下位レベルの機能ブロッ
クの処理動作は常に同じであり、処理に要する期間もほ
ぼ一定であるので、下位レベルの機能ブロックに対する
先見性が機能とタイミングの両方について保証される。

すなわち、それぞれの機能ブロックの動作期間や、その
動作時に実行されるデータ群、制御信号、ステータス信
号、クロック信号等のリソースの受渡しの対象となる他
の回路ブロックとの関係が一義的に確定でき、このため
動作速度の改善や歩留りの向上をシステム設計レベルで
効果的に行なうことができる。

ざらに、＾機能で高集積化されたマイクロプロセッサチ
ップを新たに開発する場合、マイクロ動作シーケンスや
それぞれのデータ構造を変更しても他のブロックと干渉
し合うことがなく、このため、設計や製品の検証が容易
であり、開発期間の短縮とコスト低減化が計れる。

さらに下位レベルの機能ブロックには、その機能ブロッ
クが持つ処理機能を上位レベルの機能ブロックが利用す
るとき、すなわち動作の実行期間にのみクロック信号を
含む各種信号が供給され、その他の期間では動作せず休
止しているので、この休止期間には電力を消費しない。

このため、低消費電力化が可能である。

また、機能ブロック内の記憶回路の大部分をダイナミッ
ク型回路構成にすることができるので、従来のような全
スタティック型回路構成のものに比べて素子数を少なく
でき、これにより集積回路化の際のチップサイズの縮小
化を図ることができる。

［発明の実施例］以下、図面を参照してこの発明の一実施例を説明する。

第１図は、上記のような原理に基づくこの発明の一実施
例の構成を示すブロック図である。図において、４０は
上位レベルの機能ブロックであり、４１ないし４３はそ
の直接の下位レベルの機能ブロックであり、４４は上位
レベルと下位レベルの薇能ブロックどうしを接続するバ
スである。上記各機能ブロックは、上位レベルの機能ブ
ロック４０で例示するように、実行制御部５１、完了ス
テータス合成部５２、データ分配／結合部５３、内部ク
ロック信号作成部５４、論理部５５、記憶部５６、制御
ゲート部５１から構成されている。

上記実行制御部５１は予めマイクロプログラムを記憶し
ているＰＬＡからなり、上位レベルの機能ブロックから
供給される動作指示コードに応じて１つのマイクロシー
ケンスを選択し、このシーケンスに応じた各種タイミン
グ信号を順次発生する。

そしてこの実行制御部５１は内部クロック信号作成部５
４からクロック信号が供給されているときのみ動作する
。

上記完了ステータス合成部５２は、対応する機能ブロッ
クにおける処理動作が終了したときにステータス信号を
合成し、他の機能ブロックに出力する。

上記データ分配／結合部５３は、他の機能ブロックから
供給される各種データを内部に分配するとともに、処理
完了時に他の機能ブロックに供給するための結果として
のデータを結合する。

上記内部クロック作成部５４はその機能ブロック内部で
必要とするすべてのクロック信号を必要な期間のみ作成
する。

上記論理部５５ハ、ＡＮＤ、ＯＲ，ＮＯＴ、ＮＡＮＤ、
ＮＯＲ，イクスクルーシブＯＲなどのゲート回路の組合
わせ回路で構成され、上記実行制御部５１で選択された
マイクロシーケンスに基づいて処理を実行する。

上記記憶部５６はレジスタ、ラッチ、カウンタなとで構
成され、上記論理部５５で処理を実行する際に必要とす
る初期データを記憶したり、処理の途中のデータや処理
結果のデータを記憶する。そしてこの記憶部５６は、必
要に応じてダイナミック型回路構成もしくはスタティッ
ク型回路構成のいずれかにされている。

上記制御ゲート部５７は、その機能ブロックが自分の処
理を実行する際に他のレベルの機能ブロックを使用する
必要が生じたときに、他の機能ブロックとの間でデータ
、動作指示コード、動作結果のステータス、クロック信
号等の受は渡し制御を行なう。

このような構成において、いま上位レベルの機能ブロッ
ク４０に動作指示コードが与えられ、動作が開始される
時刻をｔｓＱ、動作が終了する時刻をｔｅＱ、動作が開
始され終了するまでの実行時間をＴＯとし、かつ下位レ
ベルの機能ブロック４１゜４２、４３にそれぞれ動作指
示コードが与えられ、動作が開始される時刻をｔｓｌ、
ｔｓ２．ｔＳ３、動作が終了する時刻をｔｅｌ、ｔｅ２
．ｔｅ３とすると、下位レベルの機能ブロック４１．４
２．４３において、動作が終了するまでの実行時間Ｔ１
゜Ｔ２．Ｔ３はそれぞれ次式で与えられる。

Ｔ１＝ｔｅｌ−ｔｓｌ　　　−１Ｔ２−ｔｅ２−ｔｓ２　　　・　２Ｔ３＝ｔｅ３−ｔｓ３　　−３ここでいま、機能ブロック４１．　Ａ２．４３それぞれ
で動作が開始される時刻ｔｓ１．ｔｓ２．ｔｓ３の間に
は次の４式のような関係が成立し、さらに動作が終了す
る時刻ｔｅｌ、ｔｅ２．ｔｅａの間には次の５式のよう
な関係が成立しているとする。

ｔｓ１≦ｔｓ２≦ｔＳ３　　　・・・４ｔｅｌ≦ｔｅ２
≦ｔｅ３　　　・・・５上記４および５式は、機能ブロ
ック４１．４２．４３が同時にもしくは機能ブロック４
１．４２．４３の順で動作を開始し、動作の終了は同時
にもしくは機能ブロック４１．４２．４３の順で動作が
終了することを意味している。上記４．５式が満たされ
るときこの装置では必ずｔｓＱがｔｓｌよりも速く、か
つｔｅＱがｔｅ３よりも遅くなるようにされる。

従って、上位レベルの機能ブロック４０における実行時
間Ｔｏの最少値は、下位レベルの機能ブロック４１．４
２．４３が並列的にもしくは機能ブロック４１のみが動
作する場合の実行時間（Ｔ１）＋αとなり、最大値は下
位レベルの機能ブロック４１．４２゜４３が直列的に順
次動作する場合の実行時間（ＴＩ＋Ｔ２＋Ｔ３）＋βと
なる。

上記の関係は、下位レベルの機能ブロックで並列に動作
が可能であり、かつそれぞれの機能ブロックが独立に自
身の電力消費期間を決定することができ、その期間だけ
それぞれのブロックで信号を保持すればよいことを示し
ている。従って、例えば上位レベルの機能ブロック４０
内および下位レベルの機能ブロック４１．４２．４３そ
れぞれの記憶部５６が全てダイナミック型回路構成にさ
れている場合、機能ブロック４１．４２．４３それぞれ
の記憶部５６におけるデータ記憶時間は上位レベルの機
能ブロック４０内のそれよりも短くて済む。

第２図は前記のような原理を適用したこの発明に係るマ
イクロプロセッサの全体的な構成を示すブロック図であ
る。このマイクロプロセッサはＡｄ　ａ、または並行動
作（フンカレント）ｐａｓｃａｌのようなシステム記述
言語に適合するような機能分類を施したものである。

まず、最上位であるレベル１の機能ブロック６１では、
タスク切換、タスク遅延、タスクランデブー、タスク起
動、タスク停止、タスク優先度、タスク番号、タスク待
ちキュー、タスク実行／準備／待ち／Ｍ延待時間のタス
ク制御レベルの処理を行ない、そのタスク内で次のレベ
ル２にあるようなプログラム制御構造レベルのいずれか
１つが選択される。

このレベル２のプログラム制御構造レベルの機能ブロッ
ク６２．６３．６４．６５では、ＷＨＩＬＥ。

ＲＥＰＥＡＴ、ＦＯＲなどの繰返し制御構造、ＩＦ、Ｃ
ＡＳＦなどの選択制御構造、割込み２手続き、関数呼出
等の中断制御、データの加工等の順次制御等の制御制御
レベルの処理を行ない、その処理内で次のレベル３にあ
るような演算レベルのいずれか１つが選択される。

このレベル３の演算レベルの機能ブロック６６ないし７
１等では、論理式の評価、算術式の評価、データの入出
力、外部事象の評価、パラメータの取出し、命令語の取
出し等の演算レベルの処理を行ない、その処理内で次の
レベル４にあるような下位レベルのいずれか１つが選択
される。

このレベル４の下位レベルの機能ブロック１２ないし７
６等は、ＡＬＵ、中間値用レジスタ、アドレス変換、バ
スサイクル発生／中断／停止、バスの開放などの処理を
行なう。

そしてこれらレベル１からレベル４までの機能ブロック
は、バス８１．８２．８３．８４それぞれを介して接続
されている。

上記各レベルの機能ブロックではそれぞれの処理を行な
う際、必要に応じて処理の対象となるデータが各記憶回
路から読み出され、レベル４のＡＬＵ　（機能ブロック
７２）で実際に必要な演算が行われる。

そしてこのマイクロプロセッサの特長は、前記のように
大部分の機能ブロック内にダイナミック型の記憶回路を
設け、これら各記憶回路を必要な期間にのみ動作させる
ようにしているので、従来の全スタティック型マイクロ
プロセッサの欠点であるチップサイズが大きくなること
と、全ダイナミック型マイクロプロセッサの欠点である
動作周波数範囲が狭くなることの両方を解決することが
できる。しかも、０ＭＯ３による回路構成（特に記憶回
路）をダイナミック型め回路に適用でき、こ机により素
子数が減少してチップサイズの縮小化が達成できる。さ
らに、上位レベルの機能ブロックが起動を掛けた下位レ
ベルの機能ブロックのみが動作するので、その期間、必
要のない機能ブロックは動作せず電力を消費しない。従
って、動作時におけるチップ全体の消費電力が大幅に低
減される。

第３図は上記実施例のマイクロプロセッサの記憶部５６
の関連部分のみを抽出して示すブロック図である。より
上位レベルの機能ブロック９１内には、より下位レベル
の機能ブロック９２にデータや各種信号を与えるための
スタティック型（特に最上位レベルで必要である）もし
くはこのブロックの動作期間以上、データや各種信号を
保持可能に設定されたダイナミック型の記憶回路９３が
設けられている。また、より下位レベルの機能ブロック
９２からの実行完了時の返却データ等を記憶する、スタ
ティック型もしくはダイナミック型の記憶回路９４も設
けられている。

下位レベルの機能ブロック９２には、特にこのブロック
内でのみ用いるタイミング信号発生回路９５と、上記記
憶回路９３のデータに基づき制御、判定を行なう制御、
判定回路９６、この制御、判定回路９６の出力データを
記憶するダイナミック型の記憶回路９７、この機能ブロ
ック９２内での動作の実行完了により上記タイミング信
号発生回路９５内の発振回路の発振動作の停止を要求す
る信号を生成する制御、判定回路９８が設けられる。な
お、上位の機能ブロック９１から下位の機能ブロック９
２に対しては、動作の起動を要求する信号と基本タイミ
ング信号も必要に応じて与えられる。各機能ブロックは
これらの各回路を含み前記第１図のように構成されてい
る。

第４図は、上記記憶部５６内のダイナミック型の記憶回
路の構成を示す回路図である。この回路は、入力読み込
み制御信号ＳＴに同期して入力信号を取込む０ＭＯ８型
のクロックドイン、バーク　１０１、このクロックドイ
ンバータ　１０１の出力端子とアースとの間に挿入され
、その容量値が設定可能な例えばＭＯＳキャパシタ等か
らなる容量１０２、上記容１１０２に蓄えられているデ
ータを出力許可信号ＥＮに同期して出力する０ＭＯ８型
のクロックドインバータ　１０３から構成されており、
上記クロックドインバータ　１０１の出力端子とアース
との間には奇生抵抗１０４が挿入されている。この記憶
回路におけるデータ記憶時間は、上記容量１０２の値と
上記寄生抵抗１０４との随に応じたものとなり、その機
能ブロックにおける必要とするデータ記憶時間に応じて
、上記容量１０２の値が設定される。例えば、上記容量
１０２がＭＯＳキャパシタで構成されている場合、長い
データ記憶時間を必要とする際にはＭＯＳキャパシタの
キャパシタプレートの面積を広くし、データ記憶時間が
短くてよいときにはキャパシタプレートの面積を狭（す
ればよい。

第５図は各機能ブロック内に設けられる前記タイミング
信号発生回路の発振回路部分の構成を示すブロック図で
ある。この回路は、発振スタート信号５ＴＳＧおよび発
振停止信号ＥＮＳＧが供給される発振／停止制御回路１
１１およびこの発振／停止制御回路１１１の出力により
発振動作が制御され、動作時にはクロック信号ＬＯＣＣ
ＬＫを出力する発振回路１１２とから構成されている。

そしてここから出力されるクロック信号ＬＯＣＣＬＫを
用いて前記各種制御信号ＳＴ、ＥＮ等が生成される。

すなわち、この回路では第６図のタイミングチャートに
示すように、発掘スタート信号５ＴＳＧの入力によりり
Ｏツク信号ＬＯＣＣＬＫの出力が開始され、発撮停止信
＠ＥＮＳＧの入力によりクロック信号ＬＯＣＣＬＫの出
力が停止される。

第７図は上記第５図回路の一つの具体的構成を示す回路
図である。

発ｆｆｉ／停止制御回路１１１は一対のノアゲート１２
１、　１２２からなるＲＳフリップフロップで構成され
ており、発撥回路１１２は発振／停止制御回路１１１の
出力が一方入力端子に供給されるアンドゲート　１３１
．このアンドゲート　１３１の出力を順次反転するよう
に多段縦続接続された奇数個のインバータ　１３２．上
記多段縦続接続された奇数個のインバータの最終段出力
を反転するインバータ　１３３とで構成されており、上
記アンドゲート　１３１の他方入力端子には上記多段縦
続接続された奇数個のインバータの最終段出力が帰還さ
れている。

［発明の効果］以上説明したようにこの発明の演算処理装置によれば、
記憶部の大部分がダイナミック型構成のものにされてい
るので、チップサイズの小形化が実現でき、かつ動作周
波数範囲を広くすることができる。また、各機能ブロッ
ク内に局所的にタイミング信号発生回路が設けられてい
るので、たとえ外部クロックが低速になったり、停止し
ても、誤動作を引き起こすことはなく、広い動作周波数
範囲が保証される。よって、スタンバイ機能付きの０Ｍ
Ｏ８型演算処理装置を構成するのに本発明を採用すれば
、従来に比較して低価格で高性能の高集積度化されたも
のを提供することが可能になる。

さらにこれに加えて、チップ内の各機能ブロックは外部
クロックとは独立に最高速度で与えられた機能を実行し
、それ以外の期間は動作を停止している状態となるため
、機械命令実行時の消費電力も大幅に低減される。

また、局所的にクロック信号を発生しているインバータ
１３２の信号遅延時間そのものが製造プロセスに応じて
変化するため、例えばスイッチング速度が遅くなれば局
所的クロック信号も遅くなる爬ので、動作が起りにくくなる傾向にある。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図、
第２図はこの発明に係るマイクロプロセッサの全体的な
構成を示すブロック図、第３図は上記実施例の記憶部の
関連部分のみを抽出して示すブロック図、第４図は上記
記憶部内のダイナミック型の記憶回路の構成を示す回路
図、第５図はタイミング信号発生回路の発振回路部分の
構成を示すブロック図、第６図は第５図のタイミング信
号発生回路のタイミングチャート、第７図は第５図回路
の一つの具体的構成を示す回路図、第８図は従来の全ダ
イナミック形式のマイクロプロセッサのブロック図、第
９図は従来の全スタティック形式のマイクロプロセッサ
のブロック図、第１０図はダイナミック型記憶回路の具
体的回路構成を示す回路図、第１１図はスタティック型
記憶回路の具体的回路構成を示す回路図、第１２図は第
１０図および第１１図回路で用いられるりＯツクドイン
バータの回路図、第１３図はこの発明で用いられる機械
命令語の操作フィールドの構成を示す図、第１４図は同
じく操作対象フィールドの構成を示す図、第１５図はこ
の発明の演算処理装置の概略的な構成を示す図、第１６
図は同装置の操作対象の構成を示す図、第１７図はこの
発明の詳細な説明するためのマイクロプロセッサの被制
御状態の一例を示す図である。４０〜４３・・・機能ブロック、５４・・・内部クロッ
ク信号作成部、５６・−記憶部、９３．９４・・・記憶
回路、９５・・・タイミング信号発生回路、９６．９８
・・・制御、判定回路、９７・・・ダイナミック型の記
憶回路、１０１．　１０３・・・０ＭＯ８型のクロック
ドインバータ、１０２・・・容量。出願人代理人　弁理士　鈴江武彦第１８１４１　　　　　　　　　　　４Ｚ　　　　　　　　　　
　４ｊ第２■ １１［８図第１０＠第１１　Ｉｔ第１２図ＩＩ　　１３　　囚第１４図１１１５Ｗ！ＪＩｔ　　１６　　図ＩＩ　　１７　　図手続補正書 ”　　　ｇｏ、２ル了　日

Claims

【特許請求の範囲】

（１）比較的長時間、データや各種制御信号、状態信号
を記憶するスタティック型の記憶回路部および一時的に
データや各種制御信号、状態信号を記憶するダイナミッ
ク型の記憶回路部のいずれか一方を含み、機能面で階層
的に分類構成された機械命令のマイクロ動作シーケンス
の実行を制御する制御回路部および各種演算や判定を行
なう演算判定回路部を備えた複数の機能ブロックと、上
記複数の各機能ブロック内に必要に応じて設けられるタ
イミング信号発生回路部とを具備したことを特徴とする
演算処理装置。
（２）前記ダイナミック型の記憶回路部はデータ記憶用
のキャパシタを有し、このキャパシタの値がその機能ブ
ロックの機能に応じて設定されている特許請求の範囲第
１項に記載の演算処理装置。