JPS6149238A

JPS6149238A - 演算処理装置

Info

Publication number: JPS6149238A
Application number: JP59169976A
Authority: JP
Inventors: Hajime Shiraishi; 肇白石
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-08-16
Filing date: 1984-08-16
Publication date: 1986-03-11
Also published as: JPH0258652B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］この発明は高（幾能化されたマイクロプロセッサ等の演
算処理に訂に関する。

［発明め技ｉｆ’ｒ的背景］第１０図は従来のマイクロプロセッサの一般的な構成を
示すブロック図である。図において、１は外部バス、２
はバス制御部、３はバス切換制御部、４は機械命令語用
バス、５は命令レジスタ、６は命令デコーダ、７はマイ
クロ動作シーケンス制御論理部、８はランダム制御論理
回路群、９及び１０は内部データバス、１１はアドレス
レジスタ群、１２はデータレジスタ群、１３はテンポラ
リレジスタ群、１４はＸｉ器（ＡＬＵ）、１ｓはフラグ
群である。

このようなマイクロプロセッサでは、命令レジスタ５が
外部バス１から、バス制御部２、バス切換制御部３およ
び殿械命令語用バス介して命令を取込む。命令レジスタ
５に取込まれた命令は命令デコーダ６によって解読され
、その解読結果がマイクロ動作シーケンス制御論理部７
に与えられる。

このマイクロ動作シーケンス制御論理部７は、マイクロ
動作命令を発生するプログラマブルロジックアレイ（Ｐ
ＬＡ）からなり、このマイクロ動作命令に基づいてラン
ダム制御論理回路群８が開開される。このランダム制御
論理回路！！ｆ８は、上記バス制御部２、命令デコーダ
６、アドレスレジスタ群１１、データレジスタ群１２、
テンポラリレジスタ群１３、Ａ　Ｌ　ＩＪ　１４それぞ
れの一部をなしており、このランダム制御論理回路群８
が制御されることにより上記各回路の動作が制御される
。

上記マイクロ動作シーケンス制御論理部７では、種類や
機能レベルが異なる多数のシーケンスが互いにかなり干
渉しあう形で（一部を流用して）−緒に格納されている
。そしてこの出力であるマイクロ動作命令に基づき、ラ
ンダム制御論理回路群８を介して散在する物理的なデー
タ構造をアクセスしたり、バス制御部２内のランダム制
ｔｉｔ論理回路群と強い相互関係を持って制（卸が続い
て行く形を取っている。

［背景技術の問題点］従来のマイクロプロセッサでは、前記の通り、処理要求
仕様により階層的に懇能分解したシステム設計がなされ
ていないため、各回路ブロックの独立性が弱い。すなわ
ち、物理的にレジスタ、バス、切替回路、選択回路、エ
ンコーダ、デコーダなどかなり下位レベルのブロック分
解がなされ、これを一括して、マイクロ動作シーケンス
制御１０論理部で集中的に制ｉａｌ］　ｔ、ている。

従って、それぞれの回路ブロックの動作期間や、その動
作時に実行されるデータ群、制御信号、ステータス信号
、クロック信号等のリソースの受渡しの対象となる他の
回路ブロックとの関係を一義的に確定しにくい。このた
め、動作速度の改善や歩留りの向上をシステム設計レベ
ルで効果的に行なうことがｌｆｔであるという欠点があ
る。

また、高閤能のＶＬＳ　Ｉマイクロプロセッサを新たに
開発する場合、マイクロ動作シーケンスの変更やそれぞ
れのデータ構造の変更が他のブロックと強く干渉し合う
ため、設計や製品の検証は難しく、開発期間とコストが
かかるという欠点もある。

例えば、第１１図および第１２図はそれぞれ、一般によ
く見られる従来のマイクロプロセッサの被制御状態を示
す。第１１図の場合、目標となっている被制御系をＣと
するとき、この例では被制御系Ｃを直接向かせる制御系
がＡとＢの複数個存在し、しかも悪いことに制御系Ａと
Ｂは相互に強く干渉し合っている。これに対して第１２
図の場合には、被制御系Ｃが唯一の制御系りによって直
接動かされてはいるが、制御系りそのものは複数個の制
御系Ａと８で駆動されている。ところが、この制御系Ａ
、Ｂは第１１図の場合のように相互に強く干渉し合って
いるため、被制御系Ｃは結果としてＡと８の複数個の制
御系によって変化する状態に対して動くことになる。な
お、上記各制御系は論理部２０と各種状態記憶部３０と
からそれぞれ構成されている。そして一般には、さらに
事態は深刻で、制ｉｌｐ系Ｃの状態記憶が局所的ではな
く、制御系Ａ。

Ｂ、Ｄ等によって直接更新されるため、Ｃにおけるタイ
ミングのみではなく、数面まで若干変更が加えられ、制
御部系Ｃの動作の先見性が失われる場合が多い。このた
め、上記のような動作速度の改舒や歩留りの向上をシス
テム設計レベルで効果的に行なうことが困デ１である、
設計や製品の検証が難しく開光期間とコストがかかる、
等の欠点が生じてしまう。

［発明の目的］この発明は上記のような事情を考慮してなされたもので
あり、その目的は要求仕様を満たすために、単−機能の
機能ブロックを階層的に連結し、それぞれの果たすべき
殿能とタイミングが先見性と独立性を持つような具体的
手段を提供し、もって動作速度の数台、歩留りの向上、
低消費電力性、集積回路化の際のチップサイズの縮小化
を図ることができる演算処理装置を提供することにある
。

［発明の概要］上記目的を達成するためこの発明にあっては、先ず演算
処理装置の要求仕様を例えばタスクレベル、制御１１講
造レベル、演算レベル、演算レベルよりも下位レベルな
どの、システム記述言語指向に階層的に分解する。そし
て処理は能、動作時間の範囲が、必ず下位レベルの方が
上位レベルよりも狭くなるように構成し、上位レベルの
機能ブロックがより下位レベルの機能ブロックを汗りか
せるときに、必要な期間だけ必要な信号やデータを受は
渡す制御ゲート回路を各レベルのは能ブロック毎に設け
るようにしている。さらに各レベルのは能ブロック内の
データ記憶回路およびタイミング制御回路は、そのブロ
ックが活動している期間だけ動作するようなダイナミッ
ク型の回路梧成にしている。

［発明の実施例］以下、図面を参照してこの発明の一実施例を説明する。

この発明による演算処理装置、例えばマイクロプロセッ
サは、搬械命令語の操作コードフィールドおよび操作対
象フィールドそれぞれを第１図、第２図に示すように階
層構造をなすように構成している。

すなわち、操作コードフィールドは第１図に示すように
、最上位のレベル１から最下位のレベルｎまでのｎレベ
ルの機能［ｔレベルを持つようにレベル分離されている
。他方、操作対象フィールドも上記操作コードフィール
ドに対応して第２図に示すように、最上位のレベル１か
ら最下位のレベルｎまでのｎレベルの機能階層レベルを
持つようにレベル分ニ１１されている。これに伴い゛、
マイクロプロセッサ本体は、機能の面から第３図に示す
ように、上記操作コードフィールドに対応したレベル数
を有し全体で階層構造をなす複数の機能ブロック４０に
よって構成され、操作対象５０も第４図に示すように操
作対象フィールドレベルに対応したレベル数を有し、全
体で階層構造をなすようにされている。

第５図はこの発明の詳細な説明するための、マイクロプ
ロセッサの被制御状態の一例を示す図である。図におい
て、６０は、図示しない上位レベルの別面ブロックから
クロック信号が供給されているときのみデータ記憶が可
能なダイナミック型回路構成の記憶回路およびクロック
信号が供給されているときのみ各種タイミング信号を発
生するダイナミック型回路構成のタイミング制御回路を
内部に有すレベル１（最上位レベル）の殿能ブロック、
６１．６２はそれぞれ内部にダイナミック型回路構成の
記憶回路およびタイミング制１２１１回路を有し、上記
レベル１の機能ブロック６０で使用されるレベル２の殿
能ブロック、６３は内部にダイナミック型回路構成の記
憶回路およびタイミング制御回路を有し、前記レベル２
の殿能ブロック６１で使用されるレベル３の機能ブロッ
クである。ここで上記レベル１の機能ブロック６０は、
処理機能を例えばシステム記述言語指向に階層的にタス
クレベル、刺部構造レベル、演算レベル、演算レベルよ
りも下位レベルにレベル分解した場合の、タスクレベル
に相当している。また上記レベル２の殿能ブロック６１
．６２は制御構造レベルに相当し、レベル３の機能ブロ
ック６３は演算レベルに相当している。

上記各機能ブロックＧＯないし６３はそれぞれ対応する
レベルの各種）段面のうち単一の処理Ｕ１能のみを有し
ている。すなわち、各層面ブロックは上位レベルからの
動（Ｙ指示に基づく動作期間では毎回常に同じ処理動作
を行ない、下位レベルの機能ブロックにおける動作時間
および処理）段面が上位レベルのｉ段面ブロックよりも
常に狭くなるようにされている。さらに上記各別面ブロ
ックには、他のり能ブロックにデータやタロツク信号を
含む各種信号を供給制御する制御ゲート回路が設けられ
ており、これら制御ゲート回路は上位レベルの機能ブロ
ックが下位レベルの１幾能ブロツクを使用するときにの
み開かれる。

いま、）段面ブロック６０がある処理を実行する際、必
要に応じて自分自身の判断のみで下位レベルのは能ブロ
ック６１または６２を呼出し、その機能ブロックが持つ
処理（１！能を利用する。このとき搬面ブロック６０と
数面ブロック６１または６２との間では、上記制ｉｆｆ
［Ｉゲート回路を介してデータやクロック信号を含む各
種信号が、機能ブロック６１または６２それぞれの動作
の実行期間にのみ供給される。さらに機能ブロック６１
や６２の内部では、一時的に必要な状態記憶のみ、その
記憶回路中に記憶する。同様に、機能ブロック６１があ
る処理を実行する際に必要に応じて、自分自身の判断の
みでそれより下位レベルの機能ブロック６３を呼出し、
その１幾能ブロツクが持つ処理鏝面を利用する。このと
き鳴能ブロック６１と機能ブロック６３との間で受は渡
されるデータやクロック信号を含む各種信号は、別面ブ
ロック６３の動作の実行期間にのみ必要なものに限定さ
れている。ざらに各機能ブロックが動作を実行する際、
それぞれの内部に設けられているタイミング制御回路を
動作させて各種タイミング信号を発生さ、この信号を用
いて制御を順次実行する。

このように、上位レベルの機能ブロックが下位レベルの
機能ブロックを使用する場合、下位レベルの機能ブロッ
クの処理動作は常に同じであり、処理に要する期間もほ
ぼ一定であるので、下位レベルの機能ブロックに対する
先見性が１能とタイミングの両方について保証される。

すなわち、それぞれのは能ブロックの動作期間や、その
動作時に実行されるデータ群、制御信号、ステータス信
号、クロック信号等のリソースの受渡しの対象となる他
の回路ブロックとの関係が一義的に確定でき、このため
動作速度の改善や歩留りの向上をシステム設計レベルで
効果的に行なうことができる。

さらに、高１幾能のＶＬＳＩマイクロプロセッサを新た
に開発する場合、マイクロ動作シーケンスやそれぞれの
データＩｆａ造を変更しても他のブロックと干渉し合う
ことがなく、このため、設計や製品の検証が容易であり
、開発期間の短縮とコスト低減化が計れる。

さらに下位レベルの機能ブロックには、その別θヒブロ
ックが持つ処理は能を上位レベルの機能ブロックが利用
するとき、すなわち動作の実行期間にのみクロツク１言
号を含む各種信号が供給され、その他の期間では動作せ
ず休止しているので、この休止期間には電力をＷ５貸し
ない。このため、低消費電力化が可能である。

また、各機能レベル内の記憶回路およびタイミング制御
回路がダイナミック型の回路構成にされているので、ス
タティック型の回路構成に比べて素子数を少なくでき、
これにより集積回路化の際のチップサイズの縮小化を図
ることができる。

第６図はこの発明の詳細な説明するための、マイクロプ
ロセッサの被制御状態の他の例を示す図である。上記第
５図の場合、各機能ブロックにはそれぞれ独立して記憶
回路を設けていたが、この例では同一レベルの複数のは
能ブロック７０に対して１つの記憶回路ブロック７１を
設け、この記憶回路ブロック７１を上記複数の機能ブロ
ック７０で共通に使用するようにしたものである。そし
て上記複数の機能ブロック７０および記憶回路ブロック
７１は、これらの上位レベルの機能ブロック７２とバス
７３を介して接続されている。

各凍能ブロック内の記憶回路はフリップフロップ、ラッ
チ、レジスタなどからなり、この記憶回路が同一レベル
の別面ブロック内に局所的に存在している場合、全体の
回路規模が大きくなってしまう。そこで、この例では共
通の記憶回路プロ１ツク７１を設け、各４能ブロック内
の記憶回路を一部又は全部省略して回路規模を小さくす
るようにしたものである。

第７図は、上記のような原理に基づくこの発明の一実施
例の構成を示すブロック図である。図において、８０は
上位レベルの機能ブロックであり、８１ないし８３はそ
の直接の下位レベルの開面ブロックであり、８４は上位
レベルと下位レベルの機能ブロックどうしを接続するバ
スである。上記各機能ブロックは、上位レベルの機能ブ
ロック８０で例示するように、実行制御部９１、完了ス
テータス合成部９２、データ分配／結合部９３、内部ク
ロック作成部９４、論理部９５、記憶部９６、制御ゲー
ト部９７から構成されている。

上記実行制御部９１は予めマイクロプログラムを記憶し
ているＰＬＡからなり、上位レベルの画面ブロックから
供給される動作指示コードに応じて１つのマイクロシー
ケンスを選択し、このシーケンスに応じた各種タイミン
グ信号を順次発生する。

そしてこの実行制御部９１は前記のようにダイナミック
型回路構成にされており、内部クロック作成部９４から
クロック信号が供給されているときのみ動作する。

上記完了ステータス合成部９２は、対応する機能ブロッ
クにおける処理動作が終了したときにステータス信号を
合成し、他の機能ブロックに出力する。

上記データ分配／結合部９３は、他のｄ能ブロックから
供給される各種データを内部に分配するとともに、処理
完了時に他の機能ブロックに供給するための結果として
のデータを結合する。

上記内部クロック作成部９４は、外部もしくは他の薗能
ブロックから供給されるクロック信号からその薗能ブロ
ック内部で必要とするすべてのクロック信号を作成する
。

上記ｈ　Ｎ　部９５ハ、ＡＮＤ、ＯＲ，ＮＯＴ、ＮＡＮ
Ｄ、ＮＯＲ，イクスクルーシブＯＲなどのゲート回路の
組合わせ回路で構成され、上記実行制御部９１で選択さ
れたマイクロシーケンスに基づいて処理を実行する。

上記記憶部９６はレジスタ、ラッチ、カウンタなとで構
成され、上記論理部９５で処理を実行する際に必要とす
る初期データを記憶したり、処理の途中のデータや処理
結果のデータを記憶する。そしてこの記憶部９６は、前
記のようにダイナミック型回路構成にされており、内部
クロック作成部９４からクロック信号が供給されている
ときのみ動作する。

上記制御ゲート部９７は、その別面ブロックが自分の処
理を実行する際に他のレベルの機能ブロックを使用する
必要が生じたときに、他の機能ブロックとの間でデータ
、動作指示コード、動作結果のステータス、クロック信
号等の受は渡し制御を行なう。

このような構成において、いま上位レベルの数面ブロッ
ク８０に動作指示コードが与えられ、動作が開始される
時刻をｔｓ□、動作が終了する時刻をｔｅｏ、動作が開
始され終了するまでの実行時間をＴｏとし、かつ下位レ
ベルの機能ブロック８１゜８２、８３にそれぞれ動作指
示コードが与えられ、動作が開始される時刻をｔｓｌ、
ｔｓ２．ｔｓ３、動作が終了する時刻をｔｅｌ、ｔｅ２
．ｔｅ３とすると、下位レベルの薗能ブロック８１．８
２．８３において、動作が終了するまでの実行時間Ｔ１
゜Ｔ２．Ｔ３はそれぞれ次式で与えられる。

Ｔ１＝ｔｅｌ−ｔｓｌ　　　・　１Ｔ２−ｔｅ２−ｔＳ２　　　・　２Ｔ３−ｔｅ３−ｔｓ３　　−３ここでいま、観能ブロック８１．８２．８３それぞれで
動作が開始される時刻ｔｓ１．ｔｓ２．ｔｓ３の間には
次の４式のような関係が成立し、さらに動作が終了する
時刻ｔｅｌ、ｔｅ２．ｔｅ３の間には次の５式のような
関係が成立しているとする。

ｔｓｌ≦ｔＳ２≦ｔｓ３　　　・・・４ｔｅｌ≦ｔｅ２
≦ｔｅ３　　　・・・５上記４および５式は、別面ブロ
ック８１．８２．８３が同時にもしくは別能ブロック８
１．８２．８３の順で動作を開始し、動作の終了は同時
にもしくは機能ブロック８１．８２．８３の順で動作が
終了することを意味している。上記４．５式が満たされ
るときこの装置では必ずｔｓ○がｔｓｌよりも速く、か
つｔｅＱがｔｅ３よ′りも遅くなるようにされる。

従って、上位レベルの機能ブロック８０における実行時
間Ｔｏの最少値は、下位レベルの四面ブロック８１．８
２．８３が並列的にもしくは機能ブロック８１のみが動
作する場合の実行時間（Ｔ１）＋αとなり、Ｄ大直は下
位レベルの機能ブロック８１．８２゜８３が直列的に順
次動作する場合の実行時間（Ｔ１＋Ｔ２＋Ｔ３）＋βと
なる。

上記の関係は、下位レベルの機能ブロックで並列に動作
が可能であり、かつそれぞれの機能ブロックが独立に自
身の電力消費期間を決定することができ、その期間だけ
それぞれのブロックで信号を保持すればよいことを示し
ている。

第８図は、上記各機能ブロック内に設けられる前記制御
ゲート９７の詳細な構成を示すブロック図である。図示
するように各ｄ能ブロック内の制御ゲート９７はそれぞ
れ３つの部分で構成されている。

その３つの部分とは、上位レベルとの間で前記データや
各種信号を受は渡す上位ゲートＧｕ、下位レベルとの間
で前記データや各種信号を受は渡す下位ゲートＧｄおよ
び同一レベル間で前記データや各種信号を受は渡すロー
カルゲートＧ１である。

これら各レベルの制御ゲート９７は上下レベル間を接続
するバス１００を介して接続されており、かつ同一レベ
ルの制御ゲート９７はローカルバス　１０１を介して他
の制御ゲ、−ト９７に接続されている。

ここで上位から下位レベルには前記動作指示コード、デ
ータおよびクロック信号が供給制御され、下位から上位
レベルには前記完了ステータス、返却データが供給制御
される。

これら各制御ゲートの上位ゲートＧｕ、下位ゲートＧｄ
およびローカルゲートＧ１は、周知の双方向または単方
向のゲート回路で構成されている。

第９図は前記のような原理を適用したこの発明に係るマ
イクロプロセッサの具体的な構成を示す図である。この
マイクロプロセッサはＡｄａ、または並行動作（コンカ
レント）Ｐａｓｃａ　ｌのようなシステム記述言語適合
する捜能分ｖ１を施したものである。

まず、最上位であるレベル１の機能ブロック１１１では
、タスク切換、タスク遅延、タスクランデブー、タスク
起動、タスク停止、タスク凌先度、タスク番号、タスク
待ちキュー、タスク実行／準（！ｉ／待ち／遅延時間等
のタスク制御レベルの処理を行ない、そのタスク内で次
のレベル２にあるようなプログラム制御構造レベルのい
ずれか１つが選択される。

このレベル２のプログラム制御構造レベルの機能７　ロ
ツ’）　　１２１．　１２２．　１２３．　１２４Ｆ　
ｌｅｔ、ＷＨＩＬＥ、ＲＥＰＥＡＴ、ＦＯＲなどの繰返
し制御構造、ＩＦ、ＣＡＳＥなどの選択制ｔＩＩｌｉｌ
Ｉ造、割込み。

手続き、関数呼出等の中断制御、データの加工等の順次
制御等の制御制御レベルの処理を行ない、その処理内で
次のレベル３にあるような演算レベルのいずれか１つが
選択される。

このレベル３の演算レベルの開面ブロック　１３１゜１
３２、　１３３．・・・では、論理式の評価、算術式の
評価、データの入出力、外部事象の評価、パラメータの
取出し、命令語の取出し等の演算レベルの処理を行ない
、その処理内で次のレベル４にあるような下位レベルの
いずれが１つが選択される。

このレベル４の下位レベルの機能ブロック１４１゜１４
２、　１４３は、ＡＬＵ１中間値用レジスタ、アドレス
変換、バスサイクル発生／中断／停止、バスの開放など
の処理を行なう。

そしてこれらレベル１がらレベル４までの開面ブロック
は、バス２０１．　２０２．　２０３．　２０４を介し
て接続されている。

上記各レベルの機能ブロックではそれぞれの処理を行な
う際、必要に応じて処理の対象となるデータが各記憶回
路から読み出され、レベル４のＡＬＵ（ｔｉｌ能ブロブ
ロック４１）で実際に必要な演算が行われる。

そしてこのマイクロプロセッサの特長は、前記のように
それぞれの制■ゲート部により、機能やタイミ、ングを
選択的に決めるアクセス法が実現されることである。

このようにこの発明によるマイクロプロセッサでは、上
位レベルのは能ブロックが自身の（幾重を果たす際に、
下位レベルのＵ、ｌｌｌアブロック分担させるは能を明
確に分離させており、かつその動作期間も下位レベルの
機能ブロックが機能を果たす最少時間とし、何度呼び出
されても同一の動作を行なう。このため、それぞれの下
位レベルの機能ブロックは独立にしかも必要に応じて上
位レベルの１幾能ブロツクから並行に動かされる。従っ
て、個々の機能ブロックの動作速度にはシステム的な余
裕時間が予見でき、全体の動作速度の改善とＶＬＳＩマ
イクロプロセッサ製造上のばらつきに対するマージン増
大により歩留りの向上が期待できる。

また、すべての機能ブロックは必要な最少時間だけデー
タを保持したり、タイミングを整合することが可能なた
め、０ＭＯ８による各回路構成（特に記憶回路）をダイ
ナミック型の回路構成にでき、これにより素子数が減少
してチップサイズの縮小化が達成できる。さらに、上位
レベルの機能ブロックが起動を掛けた下位レベルの機能
ブロックのみが動作するので、その期間、必要のないＦ
ｊＭ、能ブロックは動作せず電力を消費しない。従って
、動作時におけるチップ全体の消費電力が大幅に低減さ
れる。

［発明の効果］以上説明したようにこの発明によれば、要求仕様を満た
すために、単−機能のは能ブロックを階層的に連結し、
それぞれの果たすべきは能とタイミングが先見性と独立
性を持つような具体的手段を提供し、もって動作速度の
改善、歩留りの向上、低消費電力性、集積口２８化の際
のチップサイズの縮小化を図ることができる演算処理装
置が提供できる。

【図面の簡単な説明】

第１図はこの発明で用いられる低域命令語の操作フィー
ルドの構成を示す図、第２図は同じく操作対象フィール
ドの構成を示す図、第３図はこの発明の演算処理装置の
概略的な構成を示す図、第４図は同装置の操作対象の構
成を示す図、第５図はこの発明の詳細な説明するための
マイクロプロセッサの被制御状態の一例を示す図、第６
図はこの発明の詳細な説明するためのマイクロプロセッ
サの被制御状態の他の例を示す図、第７図はこの発明の
一実施例の構成を示すブロック図、第８図は機能ブロッ
ク内に設けられる制御ゲートの詳細な４を成を示すブロ
ック図、第９図はこの発明によるマイクロプロセッサの
具体的な構成を示す図、第１０図は従来のマイクロプロ
セッサの一般的な構成を示すブロック図、第１１図およ
び第１２図はそれぞれ従来のマイクロプロセッサの被制
御状態を示す図である。６０、６１．　Ｇ２．６３．７０．７２．８０．８１．
８２．８３゜１イ１．　１２１．・・・、　　１３１．
・・・、　　１４１．・・・機能ブロック、７１・・・
記憶回路ブロック、９１・・・実行制御部、９２・・・
完了ステータス合成部、９３・・・データ分配／結合部
、９４・・・内部クロック作成部、９５・・・論理部、
９６・・・記憶部、９７・・・制御ゲート部、Ｇｕ・・
・上位ゲート、Ｇｄ・・・下位ゲート、Ｇ１・・・ロー
カルゲート。出願人代理人　弁理士　鈴江武彦第１図第２図第３図第４図第５図第６図第７図第８図第９図第１０１！Ｊ第１１図第１２図

Claims

【特許請求の範囲】

（１）機械命令コードの操作コードフィールドが処理要
求機能の階層構造をなしかつ操作対象フィールドがこれ
に対応した階層データ構造をなすようにされたものであ
って、上記処理要求機能の階層構造の各レベルに対応し
た処理機能を有し、上位レベルと下位レベルとの間でデ
ータ群、動作指示コード、動作結果のステータス、クロ
ック信号を受渡して処理動作を実行し、全体で階層構造
をなすように構成される複数の機能ブロックと、上記複
数の各機能ブロック内にそれぞれ設けられ、下位レベル
で処理動作を実行させる期間にのみ上位レベルと下位レ
ベルの機能ブロック間で上記データ群、動作指示コード
、動作結果のステータス、クロック信号を受渡す制御ゲ
ート手段と、上記各機能ブロック内に設けられ、それぞ
れ前記クロック信号に基づいてその動作が制御され、そ
の機能ブロックが処理動作を実行している期間に、必要
なデータを記憶するダイナミック型回路構成の記憶手段
およびその機能ブロックが処理を実行する際に必要とす
る各種タイミング信号を発生するダイナミック型回路構
成のタイミング制御手段とを具備したことを特徴とする
演算処理装置。
（２）前記制御ゲート手段が、上位レベルの機能ブロッ
クとそのレベルの機能ブロック内との間で前記データ群
、動作指示コード、動作結果のステータス、クロック信
号を受渡す第１の制御ゲート回路と、そのレベルの機能
ブロック内と下位レベルの機能ブロックとの間で前記デ
ータ群、動作指示コード、動作結果のステータス、クロ
ック信号を受渡す第２の制御ゲート回路と、そのレベル
の機能ブロック内と同じレベルの他の機能ブロックとの
間で前記データ群、動作指示コード、動作結果のステー
タス、クロック信号を受渡す第３の制御ゲート回路とか
ら構成されている特許請求の範囲第１項に記載の演算処
理装置。
（３）前記ダイナミック型回路構成の記憶手段が同じレ
ベルの機能ブロックに対して共通ブロックとして設けら
れている特許請求の範囲第１項に記載の演算処理装置。