JPS58500043A - 蓄積プログラム制御機械 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 蓄積プログラム制御機械 技術分野 本発明は蓄積プログラム制御機械、特にこのような機械を実現するためのマイク ロプロセッサのような半導体集積回路に関する。

発明の背景 マイクロプロセッサとは一般に半導体材料の単一のチップ上の計算機の種々の構 成要素であり、メモリー（プログラムストアおよびデータストア）は含まれてい ないこともある。

マイクロプロセッサの種々の処理機能はレジスタと算術論理ユニットを含むチッ プ上の領域で実行され、チップのデータ路部分と呼ばれる。データ路部分の種々 の構成要素の間の共同動作とこれらの要素が共同動作する順序はプログラマブル 論理アレイ（ＰＬＡ）によって発生される出力の系列によって判定され、チップ のデータ路部分を制御するように与えられる。ＰＬＡの完全な説明はカーバー・ ミード（Ｃａｒｖｅｒ　Ｍｅａｄ　）　、　リン・フンウェイ（Ｌｙｎｎ　Ｃｏ ｎｖｒａｙ　）共著の１イントロダクシヨン・ツー−ＶＬＳＩシステムズ（工ｎ ｔｒｏｄｕｃｔｉｏｎ　ｔｏ　ＶＬＳＩ　Ｓｙｓｔｅｍｓ　）１９８０年Ａｄｄ ｉｓｏｎ　−Ｗｅｓｌｅｙ社刊を参照されたい。

ＰＬＡはデコーダ部とリードオンリーメモリー（ＲＯＭ）部があり、これにそれ ぞれ入力レジスタと出力レジスタが付いている。デコーダ部はＡ　Ｎ　Ｄプレー ンと呼ばれ。

各々の入力項とその補項についての駆動ラインを持っている。各々の駆動および 補項ラインは電気的に導通した出力ラインド交叉し、これはＲＯＭ部に延びて、 ここでワードラインとなる。交叉したラインはデコーダ出力ラインと呼ばれる。

デコーダ部における選択された交叉点にはプルダウントランジスタが形成される 。トランジスタは種々の入力コードに応動して１選択されたデコーダ出力線に地 気な与える。こうしてＡＮＤプレインの出力はデコーダ出力線に接続されたプル ダウントランジスタの位置とゲート接続によって決定されることになる。

ＰＬＡＯＲＯＭ部はまたワードラインと交叉する出力ラインを含んでいる。ここ でもプルダウントランジスタはこれらの交叉点の選択されたところに形成され、 トランジスタのゲートがワードラインに接続されることになる。もしデコーダ出 力ラインに接続されたいずれかのトランジスタのゲートが高電圧（２進の′１” ）であれば。

出力ラインは低電圧（２進のｕＯ”）となり、ＲＯＭ部の関連したワードライン も同様になる。これに対して。

もしデコーダ出力ラインが高レベルであれば、関連したワードラインは接地状態 になる。ＰＬＡのデコーダ部とＲＯＭ部の両方でトランジスタを選択的に配置す ることによって、デコーダ部の入力に与えられた各入力コードに対応してＲＯＭ 出力ラインに特定の出力コードが現われることになる。このようにして、入力プ ログラム中の命令はサイクルごとの動作の系列に復号されることになる。動作の レパートリ−を表示したものは状態図と呼ばれる。

与えられたサイクルで実行されるべき動作は２相クロツクサイクルの位相Ｕ２　 の間にクロックを与えられる出力レジスタに生ずるＰＬＡのＲＯＭ一部の出力に よって規定される。ＰＬ’Ａの入力レジスタは’［Ｊｉ　位相でその直前のび２ 　位相の間にそれに与えられた入力を記憶するよ５に動作する。

マイクロプロセッサチップのデータ路部分の要素によって実行される動作の数が 増大すると、サイクルごとに必要な動作の数も増大する。ＰＬＡで制御できる別 個の動作の数はワードラインの数の関数である。従って、動なげればならない。

半導体チップ上で利用できる面積は制限されているから、ＰＬＡに利用できる面 積にも限界がある。さらにｐＬＡの大きさが大きくなると、その動作速度は低下 し、従ってデバイス全体のクロック周波数も制限されることになる。従って問題 は比較的小さな面積のＰＬＡで要求された状態図を実現することである。

発明の詳細な説明 本発明に従えば、上述した問題はいくつかの方法で解決される。そのひとつの解 決は従来技術では比較的大きなＰ　’ｆ−Ａを使わなければ実現できなかった状 態図の機能を実現するためにＰＬ’Ａと論理回路の組合せを用いる方法である。

有利な解決法では、単一の従来技術のＰＬＡの機能を実現するように二つあるい はそれ以上の別個のＰＬＡを協調動作させる。特に少くとも１の電気的経路を通 して２つあるいはそれ以上の有限状態機能を相互接続することは、その経路が論 理を持っていてもいなくても従来技術の考えから大幅に進歩したものであるとい うことができる。

ここで述べる一実施例においては、この問題は選択的に付勢されるＡ　Ｎ　Ｄ回 路を経由してＰＬＡの入力レジスタに対して正規のクロックパルスを与えること によって解決される。ＡＮＤ回路が存在しないときには、各動作サイクルで位相 Ｕ１　のクロックパルスが生じたときにはいつでも、データ路部分の要素を制御 するためあるいは次に続＜　ｕ２　位相動作の間にポーズを生ずるためのＰＬＡ 出力状態が要求される。連続したクロックサイクルの間の状態を継続するために 追加のＲＯＭワードラインが必要となり、比較的大きいＰＬＡの能力が必要とな る。例えばクロックを禁止するためのＡ　Ｎ　Ｄ回路を用いることによって出力 状態の数を減少することができる。この減少に伴なって、必要なワードラインの 減少、必要なＰＬＡの面積の減少、それに速度の向上が実現される。

ＡＮＤ回路を設けると、″待ち”信号と名付ける付勢信号を与えて次に続（Ｕｌ 　位相の間に状態を継続することができる。ポーズ状態とそれに関連するワード ラインも不要となる。ＰＬＡの入力レジスタに対してクロックパルスを与えるた めに論理要素を付勢するための手段を含めることもまた従来技術の考え方からの 大きな進歩であると考えられる。

この構成は、その各々がチップのデータ路部分の関連した構成要素に専用されて いるような２つあるいはそれ以上のＰＬＡを含むマイクロプロセッサに特に有用 である。各ＰＬＡとそれに関連するデータ路要素はほとんど独立に動作し、有用 な処理結果を実現するためには、はとんど独立になった動作に必要な調整が行な われる。典型的な調整法は第１のＰＬＡで第２のＰ　Ｌ　Ａに対して付　′勢６ 待ち”信号を与えることである。この信号は第２のＰＬＡに対して入力クロック 信号を与えるためにＡＮＤ回路を付勢するように動作する。＠にのＰＬＡがそれ に専用となった処理要素を持つ多数のＰＬＡを協調動作することは従来技術の考 え方からのもうひとつの大きな発展であり２強力な階層的なＰＬＡ制御装置を作 ることができるようにするものである。

この装置では標準的なりロックサイクルのＵｌとＵｌのパルスの間に生ずる使用 されていない時間の間の処理を実行するためにマスタースレーブラッチの間の論 理要素を使用する方法を示している。本発明はタイミングパルスをゲートするこ とＫよってＰＬＡの複雑さを減少するために第１にはこのような論理を使用する ことを主要点としているが、またデータをゲートすることによってこのような目 的を実現している。両方の場合につり・て２階層的なＰＬＡ制御が実現される。

図面の簡単な説明 第１図はマイクロプロセッサの構成の説明的ブロック図； 第２図および第６図はそれぞれ従来技術のＰＬＡ装置の詳細図と説明図； 第５図および第６図はそれぞれ本発明の一実施例に従うＰＬＡ装置の詳細図と説 明図： 第４図および第７図はそれぞれ第２図および第５図の構成の状態図； 第８図、第９図および第１０図は本発明の他の実施例の説明図である。

詳細な説明 図のＰＬＡ部分の従来技術の装置を示“している。この装置は従来の構成要素、 すなわち、デコーダ部（ＡＮＤプレーン）＋ＲＯＩＶ＜部１５（ＯＲプレーン） および関連する入力バッファ１６と出力バッファ１７を含んでいる。

第２図はある程度詳細に構成を示しており、第３図は通常の入力レジスタ１８お よび出力レジスタ（ラッチ）１９がバッファに接続されている追加があるが、装 置を説明的に示している。第３図はまたクロック信号Ｕ１およびＵｌ　がそれぞ れ入力レジスタ１８と出力レジスタ１９に与えられているのを示している。

この回路は代表的な状態図で示され、特定の入力コードに応動して出力レジスタ によって発生されるビットの特定のパターンを定義するためにエンコーダ部とＲ ＯＭ部におけるトランジスタの配列（図示せず）を含んでいる。本発明を理解す るためには特定のビットパターンの発生を説明する必要はないから、トランジス タの配列は図示していない。ここで重要なことは、第２図の構成が４本のワード 線２０，２１，２２および２３を含んでおり、これによって出方レジスタ１９に は多数の異なった２進出力ワードが生ずる可能性があることである。

第２図および第３図の構成の簡単な状態図を第４図に示す。可能な入力ビツトｓ ｏ、ｓ、と待ち信号が第３図に示されている。可能な出力ビットはＮ＋、ＮＯお よびＳ工Ｇ工である。４個の状態が図示されており、各々は第４図のブロック３ ［］、３１．　３２および６３によって示されている。第６図で表わされた動作 は典型的にはＰＬＡの（デコーダＡ　Ｎ　Ｄ　）　ＲＯＭ部の４本のワード線を 必要とする。

第４図および第５図はそれぞれ本発明に従’）ＰＬＡ装置を詳細におよび説明的 に示した図である。第５図と第２図を比較してみると、第５図の装置では３本の ワード線だけが示されていることがわかる。これに対して第５図の装置はＡ　Ｎ 　Ｄ回路１２５を含み、その一方の入力１２６にはクロック信号Ｕ１が与えられ るようになっている。ＡＮＤ回路１２５の第２の入力１２７には付勢信号”待ち ゛が選択的に与えられるようになっている。

第７図は第５図および第６図の実施例の状態図を示している。第４図および第７ 図の状態図を比較することによって、第５図および第６図の装置では少数のワー ド線と少数の入力で上述した動作が実行できることがわかる。

第６図にもＡＮＤ回路１２５が図示されている。第５図および第６図のＡ　Ｎ　 ＤプレーンとＯＲプレーンは２１１および２１２であり、対応する入力レジスタ 、出力レジスタはそれぞれ２１３，２１４である。待ち信号はこの実施例の全入 力コードのＵｌ　クロックパルスをゲートするように動作する。

第８図の関連する実施例においては、ＰＬＡ３２７のＲＯＭ部３２５とデコーダ 部３２６の出力レジスタ３２３と入力レジスタ６２４の間には複数個のフィード バックループが接続されている。フィードバックループは１１・・・・ｌｎ　と 名付げられている。ＡＮＤ回路３２８は第６図に示したのと同様の方法で使用さ れる。このようなループが存在することは第４図および第７図の状態図にも示さ れている。従って、第３図および第６図の構成の各々はフィードバックループを 含んでもよく、第３図はこのようなループの存在を図示するために示されている 。

第９図は第８図に示すようにＰＬＡのＲＯＭ部と同じＰＬＡのエンコーダ部の間 のフィードバックループの信号が第２のＰＬＡからの信号によって選択的に禁止 されろような実施例を示している。図には第１のＰＬＡのデコーダ部４１１とＲ ＯＭ部４１２を入力レジスタ４１６と出力レジスタ４１４と共に示している。第 ２のＰＬＡのデコーダ部４１５とＲＯＭ部４１５と入力レジスタ４１７および出 力レジスタ４１８も示されている。代表的に示したフィードバックループ４２０ ，４２１および４２２はレジスタ４１４の出力を入力レジスタ４１３に接続して いる。各々のフィードバックループはＡＮＤ回路を含み、ＰＬＡす２の出力レジ スタ４１８はＡＮＤ回路の各々の入力に接続されている。ＡＮＤ回路はループ４ ２０．４２１，４２２についてそれぞれ１３０．１３１゜１３２と示されて（・ る。

クロックパルスをＰＬＡの入力レジスタに与えるようにクロックパルスを選択的 に付勢するようにＡ　Ｎ　Ｄ回路のような論理回路に制御信号を与えることによ って、小型化されたＰＬＡで所要の動作を実現できろようになることは上述した 通りである。同様のサイズの減少は第９図の実施例においても達成されている。

この場合も論理回路を用いているが、この例ではクロックサイクルのＵｊとＵｌ 　相の間のデータの処理に用いられる。ここで示した例では、ワード線の２５％ の減少が達成される。現実的な実施例においては、典型的な従来技術のＰ　Ｌ　 Ａは１５０本のワード線を含み、この数は前述の議論に従って論理回路を用いる ことによって１０口をわずかに超える数に減少される。この場合も約２５％のサ イズの縮少を実現できる。次にこのようなＡ　Ｎ　Ｄ回路の有効な使用によって 階層的なＰＬＡ構造を実現でき、サイズの減少のみならずマイクロプロセッサの 動作の改善もできることを説明しよう。

第１０図は半導体マイクロプロセッサのチップ５００とチップの外部に付いたメ モリー５０１の一部を示している。マイクロプロセッサは主ＰＬＡ５０５．フェ ッチＰＬＡ５０６．算術ＰＬＡ５０７を含んでいる。ＰＬＡ５０６はユーザレジ スタ５１０，５１１．　・・・５１７と関連する３状態バッファ５１０Ａ、５１ １Ａ、・・・５１７Ａを含んでいる。ＰＬＡ５０７は算術論理ユニット５２０に 関連している。マイクロプロセッサはまた２つの一部レジスタ５２１，５２２と データバス５２５を含んでいる。データおよび制御の入出力（Ｉｌｏ　）はそれ ぞれ５２６，５２７と名付けられている。

第１０図の装置の第１の説明例はフェッチＰ　Ｌ　Ａ　５０６の制御によって、 ユーザレジスタ５１０・・・５１７の内の選択されたものの内容を一部レジスタ ５２１および５２２に移し、その後で、算術ＰＬＡ５０７の制御によってＡＬＵ ５２０における加算動作を実行することである。ＰＬＡＳＬａ２Ｓ３７は共にこ の動作の間土ＰＬＡ５０５の制御下にあり、これらのＰＬＡは第６図に関連して 説明したように、入力レジスタに対してグロックパルスを与えるように付勢され るように相互接続されている。

ここでは動作は（Ｕｌ）クロックパルスで開始され。

この時点で主ＰＬＡは制御入出力５２７から有効なコマンド入力を受信すると仮 定する。次に続く位相（Ｕｌ）で。

主ＰＬＡ５０５はその有効な出力をフェッチＰ　Ｌ　Ａ　５０６および算術ＰＬ Ａ５０７の入力レジスタ５６１および５５９に与える。次に続く位相（Ｕｌ）で ＰＬＡ５０６および５０７は有効なコマンド入力を有することになる。

次の位相Ｕ２　において、フェッチＰＬＡは出力を３状態バッファ回路５１０Ａ 、５１１Ａ、５１２Ａ、・・・。

５１７Ａの内の選択されたものに対して出力を与え、ひとつのユーザレジスタを 動作する。選択されたレジスタからの出力はバス５２５に与えられる。この位相 の間でＰＬＡ５０７はバス５２５からのデータを受信するために一時レジスタ５ ２１を付勢する。

次のＵｌ　位相（サイクル６）の間に、フェッチＰＬＡおよび算術Ｐ　Ｌ　Ａは 第２の有効なコマンド人力を受信する。次のＵｌ　位相の間に第２のユーザレジ スタからのデータはバス５２５に与えられ、一時レジスタ５２２が付勢される。

この点までの動作によって第１のユーザレジスタと第２のユーザレジスタのデー タが第１の一時レジスタ５２１と第２の一時レジスタ５２２に蓄積されることに なる。

４番目の動作サイクルは位相Ｕ１　で開始し、このときＰＬＡ５０７は一時レジ スタ５２１および５２２を動作する。レジスタ５２１および５２２はこの位相の 間にＡＬＵ５２０に対して入力を与える。次の位相Ｕ２　０間に、ＡＬＵ５２０ はバス５２５に対して有効な出力（データ）を与えて、フェッチＰＬＡはそのデ ータを選択されたユーザレジスタ（５１０・・・５１７）にラッチする。ここま での動作で、二つのユーザレジスタに入っていた二つの二進数を一時レジスタに 移動し、加算を実行するＡＬ’Ｕに対してこれらの数を駆動することによって。

これらの数が加算される。結果はバスを通して選択されたユーザレジスタに戻さ れる。この動作を第１表に要約する。

第１表 サイクル　動作（単一サイクル） Ｕｌ　主ＰＬＡが入出力５２７から第１の有効な命令コードを受信 Ｕｌ　王ＰＬＡがフェッチＰＬＡおよび算術ＰＬＡに有効な出力命令を与える。

Ｕｌ　フェッチＰＬＡと算術ＰＬＡが有効な入力命令を持つ Ｕｌ　フェッチＰＬＡが第１の選択されたユーザレジスタを動作 算術ＰＬＡが第１の一時レジスタを動作してバスからのデータを受信 王ＰＬＡが第２の有効な命令を出力する。データは有効とする。

Ｕｌ　フェッチＰＬＡと算術ＰＬＡが第２の有効な入力命令を受信する。

Ｕｌ　フェッチＰＬＡが第２の選択されたユーザレジスタを動作する。

算術ＰＬＡが第２の一時レジスタを動作してバスからのデータを受信する。デー タは有効とする。

Ｕｌ　一時レジスタが入力データをＡＬＵに与える。

Ｕｌ　ＡＬＵは有効な出力データをバスに与える。

フェッチＰＬＡはバスからのデータをユーザレジスタにラッチする。

３状態バッファ回路５１０Ａ−５１７Ａは５６２Ｓと呼ぶスレーブラッチを通し て出力レジスタ５６２から与えられたＰＬＡ５Ｄ６の出力によって付勢される。

レジスタ５６２がＵｌ　位相で動作し２回路５１０Ａ−５１７Ａは次のサイクル のＵｌおよびＵ２位相で動作するために分離が必要となるので、このようなラッ チが用℃・られるのである。同様な構成はＰＬＡ５０７において、スレーブレジ スタ５５０を動作するときにも必要となる。これらの各々の場合で、マスタース レーブの関係が存在し。

使用していな℃・時間を利用するように、論理回路を導入する機会が生ずること になる。このような機会の利点はこの例ではとり入れられていない。スレーブラ ッチ５５７Ｓを同様に使用することによって、ラッチ５５０に必要であったのと 同様な分離が行なわれ、一時レジスタ５２１および５２２が動作できるようにな る。

ＡＬＵ５２０はＡ１ぐり、ＯＲ，加算、および補数化の機能を実行する。もしレ ジスタ５２１および５２２がそれぞれＴＡおよびＴＢによって表わされる内容を 持っていれば２機能は（ＴＡ　ＯＲＴＢ）、（ＴＡ　ＡＮＤＴＢ）、（ＴＡ＋Ｔ Ｂ）、（ＴＡ−ＴＢ）、（ＴＡ）のように表わすことができる。５ビツトのレジ スタ５５０が実行されるべき機能を決定し、ライン５５８を経由してＰＬＡ５０ ７からの出力によって付勢される。レジスタ５５０へのクロック入力はＡ　Ｎ　 Ｄ回路５５２の出力に接続されている。Ａ　Ｎ　Ｄ回路の一方の入力はクロック 源に接続され℃おり、他方は線５５Ｂを経由してＰＬＡ５０７の出力レジスタ５ ５フの出力に接続されている。

線５５１を通して来るＰＬＡ５０７からの出力は種々のＡＬＵ動作を順次に実行 するようにレジスタ５５０をプログラムするように動作する。線５５８を通して のＰＬＡ５０７からの出力はクロックパルスを付勢して適切な動作を選択する。

ＰＬＡ５０５，５０６，５０７のそれぞれの入力レジスタ５６０，５６１および ５５９へのクロックはそれぞれＡＮＤ回路５６３，５６４および５６５を通して 入力に与えられることに注意していただきたい。Ａ　Ｎ　Ｄ回路５６′５の第２ の人力はＰＬＡ５Ｃ１６のレジスタ５６５の出力に接続されている。ＡＮＤ回路 ５６５の第２の入力はまたレジスタ５６２の出力に接続されている。ＡＮＤ回路 ５６４の第２の入力はデータ入出力５２６の出力に接続されている。ゲートされ たクロックパルスの構成は本質的には第５図および第６図に示したようになって おり、算術ＰＬＡを選択的に付勢してその状態図を通して歩進させ、一時レジス タを選択し、ＡＬＵの機能を決定するなどの動作を実行する。

同様に、ＡＮＤ回路５６４は入出力５２６からの匍制御信号に応動して、前のフ ェッチ動作が完了したときにだけ２次に続くユーザレジスタあるいはメモリーア ドレスの選択を動作する。このような信号が存在しないときには、ＰＬＡ５０５ および５０６の入力レジスタ５６０および５６１のクロックは禁止される。これ らの信号（ま０データが有効である°２という信号、すなわち“）１ンドシ工− クパ信号であると理解され、上記の例で（まサイクル２の位相Ｕ２　で発生する 。サイクＪし２の位相Ｕ２　でレマ。

ＰＬＡ５０６のレジスタ５６２からの出力（まユーザレジスタを選択し、ＰＬＡ ５０７の出力レジスタ５５７を動作して、一時レジスタとＡＮＤ回路５５２を選 択し。

ｆｉ、　Ｌ　ｔＪ　５２０の機能を決定する。

サイクル３の位相Ｕ２　では〕１ンドシェーク１４同様である。主ＰＬＡ５０５ の入力レジスタ５６０＆−！、前述したようにＡ’ＮＤ回路５６４の出力と同様 の構成でＡＮＤ回路５６３の出力に接続されている。ＰＬＡ５０６カ）らのノ＼ ンドシェーク信号は回路５６３のクロックを選択的に付勢してＰＬＡ５０５から の出力が第１表のサイクル３の位相Ｕ１　で生じたように次の動作に進むよ゛う 与えられる。

レジスタ（５１０−５１２）からの選択されたユーザレジスタからの出力は、メ モリー５０１へのアドレスであるときには、たとえばディスクファイＪＬ、を探 索して〜・るときのように、アドレスを得るまでに、ある程度の動作サイクルが 実行されることもある。このような多サイクルの動作では、第１表のサイクツし ２の位相Ｕ２　ｋｔ第２表に示すように延長される。

第２表 サイクル　動作（多サイクル） ２　Ｕｚ　フェッチＰＬＡと算術ＰＬＡ力１有効な入力命令を持つ Ｕｌ　選択されたユーザレジスタの内容力１データ人出力５２６の出力ラッチに 与えられる。

’０１　新らしい命令なし　アドレスカ；ビンの出力に出る。

Ｕｌ　アドレスが出力ラッチからメモリーにゆくＵｌ　メモリーがアドレスに応 答してデータの準備ができたかを見る Ｕｌ　もしデータの用意ができて〜・なけれしｉ、フェッチＰＬＡをホールドす る。（これによって次に主ＰＬＡがホールドされる。）（すなわちハンドシェー ク信号はＡＮＤ回路５６４に帰されない）　これなくり力）えす。もしデータの 用意ができれば、ＡＮＤ回路５６４を通してデータ入出力５２６の入力をラッチ する。メモリーからのデータはバス５２５に与えられ、一時レジスタＴＡあるい はＴＢにゆく。

主Ｐ　Ｌ　Ａ　ｓ算術ＰＬＡ、フェッチＰＬＡの入力レジスタにゲートされたク ロック手段が存在しなＸ、Ｓときに＆１゜これらのＰＬＡの各々は前述したよう に力）なり大きなものになったと思われる。さらにゲートされたクロック手段が 使用されるときにはいつでも、ＰＬＡの大きさの減少（従って速度の向上）が実 現される。ＰＬＡの入力レジスタにゲートされたクロックを使用したり（第６図 に図示）、あるいはＰＬＡの出力レジスタからのデータをゲートするためにゲー トを用いる（第１０図に図示）することによって、同様の節約を実現することが できる。

マイクロプロセッサのアーキテクチャ的な方針によって。

それぞれの場合にいずれのゲート手段が用いられるかが決定される。

複数個のＰＬＡを階層的制御構造を作るように構成することによって、それに専 用のＡＬＵおよび一時レジスタのような構成要素に対して連続的に命令を与える ことができる。この方法によって、主ＰＬＡによって、これらの独立した動作を 開始する指示が与えられれば、独立したＰＬＡはそれぞれ独立に連続した動作を 進めることかできる。ハンドシェーク信号は種々の独立した動作が完了し１次の 命令を実行しても良いことを指示する。

ＰＬＡの同時動作によってデータのパイプライン的取扱いが可能になり、並列処 理が実現される。階層的に構成された複数個のＰＬＡにおいて、マイクロプロセ ッサのＰＬＡに対するクロックをゲートすることは強力な構成であって、サイズ と全体の速度の点からの利点があるばかりか、スループットの点からも有利であ る。もし単一の（比較的大型の）ＰＬＡだけが使用されたときには利用できなか ったサイクルタイムを独立なＰＬＡならオリ用できるようになるから、最後に述 べた利点が生ずるのである。

ここに述べた階層的制御構造ではひとつのＰＬＡの出力レジスタと他のＰＬＡの 入力レジスタの間の直接接続を含んでいる。このような相互接続は第１０図の線 ６００で表わされており、リセット動作にも使用できる。

ここでは本発明は入出力ラッチを持つ状態機械であるプログラマブル論理アレイ を持つものとして説明して来た。しかし本発明と共に使用できる他の可能性のあ る構成要素もある。例えば、同一の目的のためにゲート付きクロック手段や多Ｒ ＯＭあるいはＲＯＭ　／　Ｐ　Ｌ　Ａ装置／の階層的な構成を用いることもでき る。さらに、データのゲート操作あるいはクロックパルスのゲート操作モマスタ ーラッチとスレーブラッチの間の論理の使用例であると考えることができる。第 ９図の実施例では１例えばクロックを示していない。これはマスターラッチとス レーブラッチの間の論理回路を示しており、これは第９図においては、それぞれ 第１のＰＬＡの出力レジスタ（ラッチ）と第２のＰＬＡの入力レジスタ（ラッチ ）となっている。第６図、第８図および第１０図に示したゲート付きクロック手 段もまたマスターラッチとスレーブラッチの間の論理を形成するものと考えてよ い。例えば、第１０図の実施例においては、マスターラッチとスレーブラッチは それぞれ出力および入力レジスタである。多くの場合、マスター・スレーブ関係 が存在し、他の方法では利用できなかった時間を利用するために論理回路が用い られる。クロック信号をゲートし、あるいは複数個のＰＬＡの入出力ラッチの間 でデータを操作するために論理回路を含めることは、ここで特に特徴のある点で あって、前述したように強力なＰＬＡの階層的制御構造を可能にするものである 。

以上の説明は単に本発明の原理を例示しているにすぎない。請求の範囲で示され る本発明の精神と範囲を逸脱することなく、これらの原理に従って本発明の種々 の変形を当業者は工夫することができる。特に本発明は当業者には明らかなよう ＫＮＭＯ８，ＰＯＭＳ、擬似ＮＭＯＳ　。

ＣＭＯＳその他の集積回路技術によって実現することができる。さらに９本発明 はクロックパルスを付勢したり。

あるいは入力レジスタに与えるデータを付勢したりすることで説明しているが、 これと同一の目的のために通常は存在するクロックパルスを消勢する変形モード を実現することもできる。また前述したこれ以外では使用できない連続したクロ ックパルスの間の時間でデータあるいはクロックを取扱うためにＡＮＤ回路以外 の回路を使用してもよい。また本発明を単一の集積回路チップで実現する必要も ない。部分をひとつ以上のチップ（あるいは離散的部品）によって作っても、こ こで述べたように未使用時間を利用することができる。さらに、当業者には明ら かなように、クロック信号あるいはデータをゲートするのにひとつ以上の入力を 用いても良いし、またひとつ以上のゲートを用いてもよい。

国際調査報告

Claims (1)

【特許請求の範囲】
1. １．　それぞれ入力および出力レジスタを持ち、クロックサイクルの連続の各々 の第１および第２の位相で動作する第１および第２の論理アレイと、該入力レジ スタに入力を供給する手段を含む集積回路構体において。 該構体は第２の位相の間に該出力レジスタの出力に応動して１次に続く第１の位 相の間の該入力を選択的に変更するよう９次に続く第１の位相の前に動作する制 御手段を含むことを特徴とする集積回路構体。 ２、請求の範囲第１項に記載の集積回路構体であって。 該第１の論理アレイは第１のＰＬＡのデコーダ部を含み、該第２の論理アレイは 第２のＰＬＡＯＲＯｋＪｒ部を含み、また該第１および第２の位相でクロックパ ルスを供給するクロック手段を含む集積回路構体において。 該制御手段は該出力レジスタからの信号に応動して該入力レジスタに対して選択 的にクロックパルスを与えるようになっていることを特徴とする集積回路構体。 ６、請求の範囲第１項に記載の集積回路構体であって。 該第１の論理アレイは第１のＰＬＡのデコーダ部を含み、該第２の論理アレイは 入出力レジスタを含み、該第１および第２の位相でクロックパルスを与えるクロ ック手段を含む集積回路構体において、該構体はさらに該制御手段は該入出力レ ジスタからの信号に応動して該入力レジスタに対してクロックパルスを選択的に 与えるようになっていることを特徴とする集積回路構体。 ４　請求の範囲第２項に記載の集積回路構体において。 該制御手段は少くとも第１および第２の入力端子と少くともひとつの出力端子を 持つＡＮＤ回路を含み、該クロック手段と該出力レジスタは該第１および第２の 入力端子に電気的に接続されており、該入力レジスタは第１の位相の間にそれに 対して入力信号をクロックに同期して与えられるように該ひとつの出力端子に接 続されていることを特徴とする集積回路構体。 ５、請求の範囲第３項に記載の集積回路構体において。 該制御手段は少くとも第１および第２の入力端子と少くともひとつの出力端子を 持つＡＮＤ回路を含み１次の第１の位相の間に該入力レジスタに対して入力信号 をクロックに同期して選択的に与えるように、出力レジスタは該第１および第２ の端子に電気的に接続されており、該入力レジスタは該出力端子に接続されてい ることを特徴とする集積回路構体。 ６　請求の範囲第４項に記載の集積回路構体であって。 さらに該第１のＰＬＡＯＲＯＭ部を含み、関連する出力レジスタと該関連する出 力レジスタと該デコーダ部への入力の間のフィードバックループな持つ第６の論 理アレイを含む集積回路構体において、該制御手段は該ＲＯＭ部の該出力レジス タからの信号に応動して。 該関連する出力レジスタから該デコーダ部の該入カレ　。 ジスタへの信号を選択的に取扱かうようになっていることを特徴とする集積回路 構体。 Ｚ　請求の範囲第６項に記載の集積回路構体において。 該制御手段は該フィードバックループの少くともひとつの中のＡＮＤ回路を含み 、該ＡＮＤ回路の各々は少くとも第１および第２の入力と少くともひとつの出力 端子を含み、該第１および第２のＰＬＡの各々の出力レジスタにおける出力は該 第１および第２の入力端子に接続されており、該出力端子は該入力レジスタの入 力に接続されていることを特徴とする集積回路構体。