JPH0666682B2 - 集積回路構体 - Google Patents

集積回路構体

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JPH0666682B2
JPH0666682B2 JP57500588A JP50058882A JPH0666682B2 JP H0666682 B2 JPH0666682 B2 JP H0666682B2 JP 57500588 A JP57500588 A JP 57500588A JP 50058882 A JP50058882 A JP 50058882A JP H0666682 B2 JPH0666682 B2 JP H0666682B2
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    • G06F9/223—Execution means for microinstructions irrespective of the microinstruction function, e.g. decoding of microinstructions and nanoinstructions; timing of microinstructions; programmable logic arrays; delays and fan-out problems

Description

【発明の詳細な説明】 技術分野 本発明は蓄積プログラム制御機械、特にこのような機械
を実現するためのマイクロプロセッサのような半導体集
積回路に関する。
発明の背景 マイクロプロセッサとは一般に半導体材料の単一のチッ
プ上の計算機の種々の構成要素であり、メモリ−（プロ
グラムストアおよびデータストア）は含まれていないこ
ともある。
マイクロプロセッサの種々の処理機能はレジスタと算術
論理ユニットを含むチップ上の領域で実行され、チップ
のデータ路部分と呼ばれる。データ路部分の種々の構成
要素の間の共同動作とこれらの要素が共同動作する順序
はプログラマブル論理アレイ（PLA）によって発生され
る出力の系列によって判定され、チップのデータ路部分
を制御するように与えれらる。PLAの完全な説明はカー
バー・ミード（Carver Mead）、リン・コンウエイ（Lyn
n Conway）共著の“イントロダクション・ツー・VLSIシ
ステムズ”（Introduction to VLSI Systems）1980年Ad
dison−Wesley社刊を参照されたい。
PLAはデコーダ部とリードオンリーメモリー（ROM）部が
あり、これにそれぞれ入力レジスタと出力レジスタが付
いている。デコーダ部はANDプレーンと呼ばれ、各々の
入力項とその補項についての駆動ラインを持っている。
各々の駆動および補項ラインは電気的に導通した出力ラ
インと交叉し、これはROM部に延びて、ここでワードラ
インとなる。駆動および補項ラインと交叉したラインは
デコーダ出力ラインと呼ばれる。デコーダ部における選
択された交叉点にはプルダウントランジスタが形成され
る。トランジスタは種々の入力コードに応動して、選択
されたデコーダ出力ラインに地気を与える。こうしてAN
Dプレインの出力はデコーダ出力ラインに接続されたプ
ルダウントランジスタの位置とゲート接続によって決定
されることになる。
PLAのROM部はまたワードラインと交叉する出力ラインを
含んでいる。ここでもプルダウントランジスタはこれら
の交叉点の選択されたところに形成され、レジスタのゲ
ートがワードラインに接続されることになる。もしデコ
ーダ出力ラインに接続されたいずれかのトランジスタの
ゲートが高電圧（２進の“1"）であれば、出力ラインは
低電圧（２進の“0"）となり、ROM部の関連したワード
ラインも同様になる。これに対して、もしデコーダ出力
ラインが高レベルであれば、関連したワードラインは接
地状態になる。PLAのデコーダ部とROM部の両方でトラン
ジスタを選択的に配置することによって、デコーダ部の
入力に与えられた各入力コードに対応してROM部の出力
ラインに特定の出力コードが現われることになる。この
ようにして、入力プログラム中の命令はサイクルごとの
動作の系列に復号されることになる。動作のレパートリ
ーを表示したものは状態図と呼ばれる。
与えられたサイクルで実行されるべき動作は２相クロッ
クサイクルの位相φ２の間にクロックを与えられる出力
レジスタに生ずるPLAのROM部の出力によって規定され
る。PLAの入力レジスタはφ１位相でその直前のφ２位
相の間にそれに与えられた入力を記憶するように動作す
る。
マイクロプロセッサチップのデータ路部分の要素によっ
て実行される動作の数が増大すると、サイクルごとに必
要な動作の数も増大する。PLAで制御できる別個の動作
の数はワードラインの数の関数である。従って、動作の
数を増加するためには、PLAの大きさを大きくしなけれ
ばならない。半導体チップ上で利用できる面積は制限さ
れているから、PLAに利用できる面積にも限界がある。
さらにPLAの大きさが大きくなると、その動作速度は低
下し、従ってデバイス全体のクロック周波数も制限され
ることになる。従って問題は比較的小さな面積のPLAで
要求された状態図を実現することである。
発明の簡単な説明 本発明に従えば、上述した問題はいくつかの方法で解決
される。そのひとつの解決は従来技術では比較大きなPL
Aを使わなければ実現できなかった状態図の機能を実現
するめたにPLAと論理回路の組合せを用いる方法であ
る。有利な解決法では、単一の従来技術のPLAの機能を
実現するように二つあるいはそれ以上の別個のPLAを強
調動作させる。特に少くとも１の電気的経路を通して２
つあるいはそれ以上の有限状態機能を相互接続すること
は、その経路が論理を持っていてもいなくても従来技術
の考えから大幅に進歩したものであるということができ
る。
ここで述べる一実施例においては、この問題は選択的に
付勢されるAND回路を経由してPLAの入力レジスタに対し
て正規のクロックパルスを与えることによって解決され
る。AND回路が存在しないときには、各動作サイクルで
位相φ１のクロックパルスが生じたときにはいつでも、
データ路部分の要素を制御するためあるいは次に続くφ
２位相動作の間にポーズを生ずるためのPLA出力状態が
要求される。連続したクロックサイクルの間の状態を継
続するために追加のROMワードラインが必要となり、比
較的大きいPLAの能力が必要となる。例えばクロックを
禁止するためのAND回路を用いることによって出力状態
の数を減少することができる。この減少に伴なって、必
要なワードラインの減少、必要なPLAの面積の減少、そ
れに速度の向上が実現される。
AND回路を設けると、“待ち”信号と名付ける付勢信号
を与えて次に続くφ１位相の間に状態を継続することが
できる。ポーズ状態とそれに関連するワードラインも不
要となる。PLAの入力レジスタに対してクロックパルス
を与えるために論理要素を付勢するための手段を含める
こともまた従来技術の考え方からの大きな進歩であると
考えられる。
この構成は、その各々がチップのデータ路部分の関連し
た構成要素に専用されているような２つあるいはそれ以
上のPLAを含むマイクロプロセッサに特に有用である。
各PLAとそれに関連するデータ路要素はほとんど独立に
動作し、有用な処理結果を実現するためには、ほとんど
独立になった動作に必要な調整が行なわれる。典型的な
調整法は第１のPLAで第２のPLAに対して付勢“待ち”信
号を与えることである。この信号は第２のPLAに対して
入力クロック信号を与えるためにAND回路を付勢するよ
うに動作する。各々のPLAがそれに専用となった処理要
素を持つ多数のPLAを強調動作することは従来技術の考
え方からのもうひとつの大きな発展であり、強力な階層
的なPLA制御装置を作ることができるようにするもので
ある。
この装置では標準的なクロックサイクルのφ１とφ２の
パルスの間に生ずる使用されていない時間の処理を実行
するためにマスタースレーブラッチの間の論理要素を使
用する方法を示している。本発明はタイミングパルスを
ゲートすることによってPLAの複雑さを減少するために
第１にはこのような論理を使用することを主要点として
いるが、またデータをゲートすることによってこのよう
な目的を実現している。両方の場合について、階層的な
PLA制御が実現される。
詳細な説明 第１図はPLA11、制御12およびデータ路の部分13を含む
半導体集積回路チップ10を示す。第２図は第１図のPLA
部分の従来技術の装置を示している。この装置は従来の
構成要素、すなわち、デコーダ部14（ANDプレーン）、 ROM部15（ORプレーン）および関連する入力バッフア16
と出力バッフア17を含んでいる。第３図は通常の入力レ
ジスタ18および出力レジスタ（ラッチ）19がバッフアに
接続されている追加部分のある装置を説明的に示してい
る。第３図はまたクロック信号φ１およびφ２がそれぞ
れ入力レジスタ18と出力レジスタ19に与えられているの
を示している。
この回路は、特定の入力コードに応動して出力レジスタ
によって発生されるビットの特定のパターンを定義する
ためにデコーダ部とROM部におけるトランジスタの配列
（図示せず）を含んでいる。本発明を理解するためには
特定のビットパターンの発生を説明する必要はないか
ら、トランジスタの配列は図示していない。ここで重要
なことは、第２図の構成が４本のワード線20、21、22お
よび23を含んでおり、これによって出力レジスタ19には
多数の異なった２進出ワードが生ずる可能性があること
である。
第４図は第２図および第３図の構成の簡単な状態図を示
す。可能な入力ビットS0、S1と待ち信号が第３図に示さ
れている。可能な出力ビットはN1、N0およびSIGIであ
る。４個の状態が図示されており、各々は第４図のブロ
ック30、31、32および33によって示されている。第４図
で表わされた動作は典型的にはPLAのデコーダ部とROM部
に４本のワード線を必要とする。
第５図および第６図はそれぞれ本発明に従うPLA装置の
実施例を詳細におよび説明的に示した図である。第５図
と第２図を比較してみると、第５図の装置では３本のワ
ード線だけが示されているうえに、第５図の装置はAND
回路125を含み、その一方の入力126にはクロック信号φ
１が与えられるようになっている。AND回路125の第２の
入力127には付勢信号“待ち信号”が選択的に与えられ
るようになっている。
第６図にもAND回路125が図示されている。第５図および
第６図のANDプレーンとORプレーンは211および212であ
り、対応する入力レジスタ、出力レジスタはそれぞれ21
3、214である。待ち信号はこの実施例の全入力コードの
クロック信号φ１をゲートするように動作する。
第７図は第５図および第６図の実施例の状態図を示して
いる。第４図および第７図の状態図を比較することによ
って、第５図および第６図の装置では少数のワード線と
少数の入力で上述した動作が実行できることがわかる。
第８図の実施例においては、PLA327のROM部325の出力レ
ジスタ323のデコーダ部326の入力レジスタ324との間に
は複数個のフィードバックループが接続されている。フ
ィードバックループはl1…lnと名付けられている。AND
回路328は第６図に示したのと同様の方法で使用され
る。このようなループが存在することは第４図および第
７図の状態図にも示されている。従って、第３図および
第６図の構成の各々はフィードバックループを含んでも
よく、第３図はこのようなループの存在を図示するため
に示されている。
第９図は、第８図に示すようなPLAと同じPLAのROM部と
エンコーダ部の間のフィードバックループの信号が第２
のPLAからの信号によって選択的に禁止されるような実
施例を示している。第９図には第１のPLA（PLA＃１）の
デコーダ部411とROM部412を入力レジスタ413と出力レジ
スタ414と共に示している。第２のPLA（PLA＃２）のデ
コーダ部415とROM部416と入力レジスタ417および出力レ
ジスタ418も示されている。代表的に示したフィードバ
ックループ420、421および422は出力レジスタ414の出力
を入力レジスタ413に接続している。各々のフィードバ
ックループはAND回路130、131および132を含み、第２の
PLA（PLA＃２）の出力レジスタ418はAND回路の各々の入
力に接続されている。
PLAの入力レジスタに与えるクロックパルスを選択的に
付勢するようにAND回路のような論理回路に制御信号を
与えることによって、小型化されたPLAで所要の動作を
実現できるようになることは上述した通りである。同様
のサイズの減少は第９図の実施例においても達成されて
いる。この場合も論理回路を用いているが、この例では
クロックサイクルのφ１位相とφ２位相の間のデータの
処理に用いられる。ここで示した例では、ワード線の25
％の減少が達成される。現実的な実施例においては、典
型的な従来技術のPLAは150本のワード線を含み、この数
は前述の議論に従つて論理回路を用いることによって10
0をわずかに超える数に減少される。この場合も約25％
のサイズの縮小を実現できる。
次にこのようなAND回路の有効な使用によって階層的なP
LA構造を実現でき、サイズの減少のみならずマイクロプ
ロセッサの動作の改善もできることを説明しよう。
第10図は半導体マイクロプロセッサのチップ500とチッ
プの外部に付いたメモリー501の一部を示している。マ
イクロプロセッサは主PLA505、フエッチPLA506、算術PL
A507を含んでいる。PLA506はユーザレジスタ510、511、
…517と関連する３状態バッファ510A、511A、…517Aを
含んでいる。PLA507は算術論理ユニット520に関連して
いる。マイクロプロセッサはまた２つの一時レジスタ52
1、522とデータバス525を含んでいる。526および527は
それぞれデータ入出力および制御入出力（Ｉ／Ｏ）を表
わす。
第10図の装置の第１の説明例はフエッチPLA506の制御に
よって、ユーザレジスタ510…517の内の選択されたもの
の内容を一時レジスタ521および522に移し、その後で、
算術PLA507の制御によってALU520における加算動作を実
行することである。PLA506、507は共にこの動作の間主P
LA505の制御下にあり、これらのPLAは第６図に関連して
説明したように、入力レジスタに対して与えられるクロ
ックパルスを付勢するように相互接続されている。
ここで、動作はクロックパルスの位相φ１（サイクル
１）で開始され、この時点で主PLAは制御入出力527から
有効なコマンド入力を受信すると仮定する。次に続く位
相φ２で、主PLA505はその有効な出力をフエッチPLA506
および算術PLA507の入力レジスタ561および559に与え
る。次に続く位相φ１（サイクル２）でPLA506および50
7は有効なコマンド入力を受信することになる。次の位
相φ２において、フエッチPLAは出力を３状態バッファ
回路510A、511A、512A、…、517Aの内の選択されたもの
に対して出力を与え、ひとつのユーザレジスタを動作す
る。選択されたひとつのユーザレジスタ（第１のユーザ
レジスタ）からの出力はデータバス525に与えられる。
この位相の間に算術PLA507はデータバス525からデータ
を受信するために第１の一時レジスタ521を付勢する。
次の位相φ１（サイクル３）の間に、フエッチPLAおよ
び算術PLAは第２の有効なコマンド入力を受信する。次
のφ２位相の間にサイクル３の中で選択されたひとつの
ユーザレジスタ（第２のユーザレジスタ）からのデータ
はデータバス525に与えられ、今度は第２の一時レジス
タ522が付勢される。この時点までの動作によって第１
のユーザレジスタと第２のユーザレジスタのデータが第
１の一時レジスタ521と第２の一時レジスタ522に蓄積さ
れることになる。
４番目の動作サイクル（サイクル４）は位相φ１で開始
し、このとき算術PLA507は一時レジスタ521および522を
動作する。一時レジスタ521および522はこの位相の間に
ALU520に対して入力を与える。次の位相φ２の間に、AL
U520はデータバス525に対して有効な出力（データ）を
与えて、フエッチPLAはそのデータを選択されたユーザ
レジスタ（510…517）にラッチする。ここまでの動作
で、二つのユーザレジスタに入っていた二つの二進数を
一時レジスタに移動し、加算を実行するALUに対してこ
れらの数を駆動することによって、これらの数が加算さ
れる。加算結果はバス525を通して選択されたユーザレ
ジスタに戻される。この動作を第１表に要約する。
３状態バッファ回路510A〜517Aはスレーブラッチ562Sを
通して出力レジスタ562から与えられたフエッチPLA506
の出力によって付勢される。出力レジスタ562が位相φ
２で動作し、３状態バッファ回路510A−517Aは次のサイ
クルの位相φ１および位相φ２で動作するために分離が
必要となるので、このようなラッチが用いられるのであ
る。同様な構成は算術PLA507において、スレーブレジス
タ550を動作するときにも必要となる。これらの各々の
場合で、マスタースレーブの関係が存在し、使用してい
ない時間を利用するように、論理回路を導入する機会が
生ずることになる。スレーブラッチ557S同様に使用する
ことによって、スレーブレジスタ550に必要であったの
と同様な分離が行なわれ、一時レジスタ521および522が
動作できるようになる。
ALU520はAND、OR、加算、および補数化の機能を実行す
る。もしレジスタ一時521および522がそれぞれTAおよび
TBによって表わされる内容を持っていれば、機能は（TA
OR TB）、（TA AND TB）、（TA＋TB）、（TA−TB）、
（TA）のように表わすことができる。５ビットのレジス
タ550が実行されるべき機能を決定し、ライン558を経由
してPLA507からの出力によって付勢される。レジスタ55
0へのクロック入力はAND回路552の出力に接続されてい
る。AND回路552の一方の入力はクロック源に接続されて
おり、他方はライン558を経由してPLA507の出力レジス
タ557の出力に接続されている。ライン551を通して来る
PLA507からの出力は種々のALU動作を順次に実行するよ
うにレジスタ550をプログラムするように動作する。ラ
イン558を通してのPLA507からの出力はクロックパルス
を付勢して適切な動作の開始時点を選択する。
PLA505、506、507のそれぞれの入力レジスタ560、561お
よび559へのクロック信号はそれぞれAND回路563、564お
よび565を通して与えられることに注意していただきた
い。AND回路563の第２の入力はPLA506の出力レジスタ56
2の出力に接続されている。AND回路565の第２の入力も
また出力レジスタ562の出力に接続されている。AND回路
564の第２の入力はデータ入出力526の出力に接続されて
いる。クロックパルスをゲートする構成は本質的には第
５図および第６図に示したようになっており、算術PLA
を選択的に付勢してその状態図を通して歩進させ、一時
レジスタを選択し、ALUの機能を決定するなどの動作を
実行する。
同様に、AND回路564は入出力526からの制御信号に応同
して、前のフエッチ動作が完了したときにだけ、次に続
くユーザレジスタあるいはメモリ−アドレスの選択をす
るよう動作する。このような信号が存在しないときに
は、PLA505およびPLA506の入力レジスタ560および561へ
のクロックの供給は禁止される。これらの信号は“デー
タが有効である”という信号、すなわち“ハンドシェー
ク”信号であると理解され、上記の例ではサイクル２の
位相φ２で発生する。サイクル２の位相φ２では、PLA5
06の出力レジスタ562からの出力はユーザレジスタを選
択し、PLA507の出力レジスタ557を動作して、一時レジ
スタとAND回路552を選択し、ALU520の機能を決定する。
サイクル３の位相φ２でのハンドシェークも同様であ
る。主PLA505の入力レジスタ560は前述したようにAND回
路564の出力と同様の構成でAND回路563の出力に接続さ
れている。PLA506からのハンドシェーク信号はAND回路5
63のクロックを選択的に付勢してPLA505からの出力が第
１表のサイクル３の位相φ１で生じたように次の動作に
進むよう与えられる。
ユーザレジスタ（510−512）のうちから選択されたひと
つのユーザレジスタからの出力が、メモリー501へのア
ドレスであるときには、たとえばディスクファイルを探
索しているときのように、アドレスを得るまでに、ある
程度の動作サイクルが実行されることもある。このよう
な多サイクルの動作では、第１表のサイクル２の位相φ
２は第２表に示すように延長される。
主PLA、算術PLA、フエッチPLAの入力レジスタにクロッ
クゲート手段が存在しないときには、これらのPLAの各
々は前述したようにかなり大きなものになったと思われ
る。さらにクロックゲート手段が使用されるときにはい
つでも、PLAの大きさの減少（従って速度の向上）が実
現される。PLAの入力レジスタにゲートされたクロック
を使用したり（第６図に図示）、あるいはPLAの出力レ
ジスタから入力レジスタへのデータをケートする（第９
図に図示）ことによって、同様の節約を実現することが
できる。マイクロプロセッサのアーキテクチャ的な方針
によって、それぞれの場合にいずれのゲート手段が用い
られるかが決定される。
複数個のPLAを階層的制御構造を作るように構成するこ
とによって、それに専用のALUおよび一時レジスタのよ
うな構成要素に対して連続的に命令を与えることができ
る。この方法によって、主PLAによって、これらの独立
した動作を開始する指示が与えられれば、独立したPLA
はそれぞれ独立に連続した動作を進めることができる。
ハンドシェーク信号は種々の独立した動作が完了し、次
の命令を実行しても良いことを指示する。PLAの同時動
作によってデータのパイプライン的取扱いが可能にな
り、並列処理が実現される。階層的に構成された複数個
のPLAにおいて、マイクロプロセッサのPLAに対するクロ
ックをゲートすることは強力な構成であって、サイズと
全体の速度の点からの利点があるばかりか、スループッ
トの点からも有利である。もし単一の（比較的大型の）
PLAだけが使用されたときには利用できなかったサイク
ルタイムを独立なPLAなら利用できるようになるから、
最後に述べた利点が生ずるのである。
ここに述べた階層的制御構造ではひとつのPLAの出力レ
ジスタと他のPLAの入力レジスタとの間の直接的な相互
接続を含んでいる。このような相互接続は第10図のライ
ン600で表わされており、リセット動作にも使用でき
る。
ここでは本発明は入出力ラッチを持つ状態機械であるプ
ログラマブル論理アレイを持つものとして説明して来
た。しかし本発明と共に使用できる他の可能性のある構
成要素もある。例えば、同一の目的のためにクロックゲ
ート手段や多ROMあるいはROM／PLA装置／の階層的な構
成を用いることもできる。さらに、データのゲート操作
あるいはクロックパルスのゲート操作もマスターラッチ
とスレーブラッチの間の論理の使用例であると考えるこ
とができる。第９図の実施例では、例えばクロックを示
していない。これはマスターラッチとスレーブラッチの
間の論理回路を示しており、これは第９図においては、
それぞれ第１のPLAの出力レジスタ（ラッチ）と第２のP
LAの入力レジスタ（ラッチ）となっている。第６図、第
８図および第10図に示したクロックゲート手段もまたマ
スターラッチとスレーブラッチの間の論理を形成するも
のと考えてよい。例えば、第10図の実施例においては、
マスターラッチとスレーブラッチはそれぞれ出力および
入力レジスタである。多くの場合、マスター・スレーブ
関係が存在し、他の方法で利用できなかった時間を利用
するために論理回路が用いられる。クロック信号をゲー
トし、あるいは複数個のPLAの入力ラッチと出力ラッチ
との間でデータを操作するために論理回路を含めること
は、ここで特に特徴のある点であって、前述したように
強力なPLAの階層的制御構造を可能にするものである。
以上の説明は単に本発明の原理を例示しているにすぎな
い。請求の範囲で示される本発明の精神と範囲を逸脱す
ることなく、これらの原理に従って本発明の種々の変形
を当業者は工夫することができる。特に本発明は当業者
には明らかなようにNMOS、PMOS、擬似NMOS、CMOSその他
の集積回路技術によって実現することができる。さら
に、本発明はクロック信号を付勢したり、あるいは入力
レジスタに与えるデータを付勢したりすることで説明し
ているが、これと同一の目的のために通常は存在するク
ロック信号を消勢する変形モードを実現することもでき
る。また前述したこれ以外では使用できない連続したク
ロック信号の間の時間でデータあるいはクロックを取扱
うためにAND回路以外の回路を使用してもよい。また本
発明を単一の集積回路チップで実現する必要もない。部
分をひとつ以上のチップ（あるいは離散的部品）によっ
て作っても、ここで述べたように未使用時間を利用する
ことができる。さらに、当業者には明らかなように、ク
ロック信号あるいはデータをゲートするのにひとつ以上
の入力を用いても良いし、またひとつ以上のゲートを用
いてもよい。
図面の簡単な説明 第１図はマイクロプロセッサの構成の説明的ブロック図
である。
第２図および第３図はそれぞれ従来技術のPLA装置の詳
細図と説明図である。
第５図および第６図はそれぞれ本発明の一実施例に従う
PLA装置の詳細図と説明図である。
第４図および第７図はそれぞれ第２図および第５図の構
成の状態図である。
第８、９図および第10図は本発明の他の実施例の説明図
である。
フロントページの続き (72)発明者 ハリソン・マ−ク・ロ−レンス アメリカ合衆国07751ニユ−ジヤ−シイ・ モ−ガンヴイル・ユニオン・ヒル・ロ−ド 11 (72)発明者 キリアン・マイケル・ジヨン アメリカ合衆国07724ニユ−ジヤ−シイ・ イ−トンタウン・ウエツジウツド・サ−ク ル146 (72)発明者 シエルバツク・マ−ク・ア−ネスト アメリカ合衆国07738ニユ−ジヤ−シイ・ リンクロフト・マ−チン・ドライヴ84 (56)参考文献 特開 昭53−62438（ＪＰ，Ａ) 特開 昭52−69244（ＪＰ，Ａ) 特開 昭50−147850（ＪＰ，Ａ)

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】第１のPLAの少なくとも一部から成る第１
    の論理アレイであって該第１の論理アレイに第１の信号
    を供給するための関連する入力レジスタを有する第１の
    論理アレイと、第２のPLAの少なくとも一部から成る第
    ２の論理アレイであって該第２の論理アレイから第２の
    信号を受信するための関連する出力レジスタを有する第
    ２の論理アレイとを含み、該入力レジスタおよび出力レ
    ジスタはそれぞれ第１および第２のクロック位相で動作
    するものであり、さらに該第１のクロック位相の間に入
    力を該入力レジスタに印加するための手段を含む集積回
    路構体において、 該出力レジスタと該入力レジスタの間に接続されかつ第
    ２のクロック位相の間に該出力レジスタからの出力に応
    動して次の第１のクロック位相の選択された間に該入力
    のうちの選択された信号を入力レジスタに受信させるよ
    う動作する制御手段を含むことを特徴とする集積回路構
    体。
  2. 【請求項２】特許請求の範囲第１項に記載の集積回路構
    体において、 該第１の論理アレイが該第１のPLAのデコーダセクショ
    ンから成り、該第２の論理アレイが該第２のPLAのROMセ
    クションから成り、そして第１の位相および第２の位相
    でクロックパルスを印加するためのクロック手段をも含
    み、さらに該制御手段が該出力レジスタからの信号に応
    動して該入力レジスタに第１の位相のクロックパルスを
    選択的に印加するよう作られていることを特徴とする集
    積回路構体。
  3. 【請求項３】特許請求の範囲第２項に記載の集積回路構
    体において、さらに、 ROMセクションから成り関連する出力レジスタを有する
    第３の論理アレイ、および該第３の論理アレイの該関連
    する出力レジスタの出力と該第１のPLAのデコーダセク
    ションへの入力との間の帰還ループを含み、さらに該制
    御手段が該第３の論理アレイの該ROMセクションの該出
    力レジスタからの信号に応動して該第１のPLAの該デコ
    ーダセクションの該入力レジスタに対して該第３の論理
    アレイの該関連する出力レジスタからの信号を選択的に
    操作するよう作られていることを特徴とする集積回路構
    体。
JP57500588A 1981-02-10 1981-12-23 集積回路構体 Expired - Lifetime JPH0666682B2 (ja)

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US233143 1981-02-10
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CA (1) CA1167169A (ja)
GB (1) GB2092786B (ja)
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