JPH0218498B2 - - Google Patents

Description

【発明の詳細な説明】

〔発明の技術的分野〕 本発明はチツプ上の異なる位置の間で複数ビツ
トの２値信号を転送するため１個のICチツプ上
に形成されたLSIデイジタル・データ・プロセツ
サ回路および前記回路に含まれた信号転送機構に
係る。 〔本発明の背景〕 LSIデータ・プロセツサ回路の設計において、
全体的な目的は単一のICチツプ上に与えられる
データ処理機能数を増大することである。時時求
められる目標の１つは単一チツプ上に完全なデー
タ・プロセツサすなわちデイジタル・コンピユー
タを与えることである。これは、完全なデータ・
プロセツサを構成するのに何が必要であるかの定
義と、いわゆるデータ・プロセツサの能力および
性能レベルとにそれぞれ幾分が応じて、程度は異
なるが成功している。 いずれにしても、ICチツプ上に与えられるデ
イジタル・データ・プロセツサ機構は設計上改善
の余地がある。チツプ上で各種のデータ処理機能
を実行するのに必要な回路素子数、データ・プロ
セツサ回路によつて消費される電力量、およびデ
ータ処理動作速度について改善の余地がある。要
するに、ICチツプの機構の改善を中断すること
なく実施し、１個のチツプ上に与えられた１つま
たはそれよりも多いデータ処理機能に対して、ハ
ードウエアに対する要求および電力消費を減じ、
動作速度を増加する必要がある。 〔本発明の概要〕 本発明はICチツプ上の１つの場所から他の場
所へ複数ビツトの２値データ信号を転送するすぐ
れたIC信号転送機構を与える。本発明は、チツ
プ上のレジスタと他の機能装置を相互接続するの
に使用されるIC信号バスが容量性の性質を有す
るという事実を利用している。特に、本発明はバ
ス固有の容量によつて記憶媒体として作用する信
号バスを記憶装置として使用する。この技術は、
例えば、通常のバツフア・レジスタのハードウエ
アを必要とすることなく利用可能である。これは
ハードウエアに対する要求を減少するだけでな
く、個々のバツフア・レジスタにまたはバツフ
ア・レジスタからデータを転送する余地のステツ
プが不要で動作速度を増加する。 また、信号バスを記憶装置として使用すること
はバスに接続される各種のレジスタで必要な回路
を簡略化できる。この簡略化によつて前記レジス
タに関連する電力消費が減少される。これは、そ
れぞれのバス・ラインに放電経路を与えるように
レジスタの出力回路を構成することによつて行な
われる。同時に、予備充電回路の個々のセツトは
各々のレジスタで共用することができる。予備充
電回路は第１の期間内にバス・ラインのすべてを
充電する。信号ソース・レジスタとして使用され
るレジスタは次の期間内に適当なバス・ラインを
放電するようにイネーブルされ、ソース・レジス
タに駐在している複数ビツトの２値信号に対応す
る複数ビツトの２値信号をバスに生成する。 一組の予備充電回路と、予備充電された状態を
記憶する信号バス容量との使用によつて各種のレ
ジスタの電力処理要求が大幅に減少し、前記レジ
スタの製作に必要なチツプの面積も減少する。同
時に、信号バスの予備充電は、通常は、データ・
プロセツサで他の動作が行なわれている先行期間
中に行なうことができる。このように、実際には
データ・プロセツサの性能に対する影響は、あつ
ても極めて少ない。 もう一組の予備充電回路を使用すれば更に他の
利点が得られる。バス導体を選択充電のほかに選
択放電を行なうように小変更を行なうことによつ
て、前記回路は信号バスに接続されたデータ・レ
ジスタの内容を選択ビツトに基づいてマスキング
または変更する効率的な機構を与えるのに利用で
きる。更に、バスに接続された１つまたはそれよ
りも多い機能装置で使用するために信号バス上に
前もつてプログラムされた複数ビツトの２進数の
値を生成する効率的な機構を与えるのに前記回路
が利用できる。 〔良好な実施例の詳細な説明〕 第１図において、デイジタル・コンピユータす
なわちデータ・プロセツサ１０の機能ブロツク図
が示される。データ・プロセツサ１０はLSIタイ
プのICチツプ上に構成するのに特に適合してい
る。データ・プロセツサ１０はデータ・フロー・
ユニツト１１、主記憶ユニツト１２、Ｉ／Ｏユニ
ツト１３、制御ユニツト１４およびクロツク発生
ユニツト１５を含む。データ・フロー・ユニツト
１１は時にはCPUとと呼ばれ、ALU（演算論理ユ
ニツト）２０、各種のハードウエア・レジスタお
よびカウンタ、局所記憶ユニツト２４およびこれ
らを相互接続するプロセツサ・バス１６を含む。
データ・フロー・ユニツト１１希望する結果を生
じるようにデータの加算、減算、再配列およびそ
の他の処理を行なう。制御ユニツト１４はデー
タ・フロー・ユニツト１１、主記憶ユニツト１２
およびＩ／Ｏユニツト１３の動作を、これらのユ
ニツト内にある各種の作動機構にそれぞれの制御
点信号を供給することによつて制御する。 本発明のすぐれた信号転送機構はICチツプ上
に形成された複数ビツトを含み、チツプ上の異な
る場所の間で複数ビツトの２値信号を転送する。
本発明の実施例では、データ・フロー・ユニツト
１１にある各種のレジスタ、カウンタおよびその
他の機能ユニツトを相互接続するのに使用される
複数ラインのプロセツサ・バス１６によつて、こ
れらの複数ビツトのバスが表わされる。一例とし
て、プロセツサ・バスは１６ビツトすなわち16ラ
インのバスとみなされる。従つて、プロセツサ・
バス１６に接続された各種のレジスタおよびカウ
ンタは16ステージすなわち16ビツトのレジスタお
よびカウンタとみなされる。 データ・フロー・ユニツト１１は命令レジスタ
１７、Ａレジスタ１８およびＢレジスタ１９を含
む。レジスタ１７，１８および１９の各々はプロ
セツサ・バス１６に接続された入力回路と出力回
路の両方を有し、複数ビツトの２値信号を転送ま
たは受領する。ＡおよびＢレジスタ１８および１
９はALU２０を駆動し、ALU２０の出力は16並
列ゲートの出力ゲート群２１によつてプロセツ
サ・バス１６に接続される。また、データ・フロ
ー・ユニツト１１は命令アドレス・カウンタ２２
およびデータ・アドレス・カウンタ２３を含む。
カウンタ２２および２３はプロセツサ・バス１６
に接続され、主記憶ユニツト１２に記憶アドレス
を与える。 更に、データ・フロー・ユニツトは局所記憶ユ
ニツト２４およびそれに関連するLSAR（局所記
憶アドレス・レジスタ）２５とLSDR（局所記憶
データ・レジスタ）２６を含む。LSDR２６はプ
ロセツサ・バス１６に接続され、プロセツサ・バ
ス１６から局所記憶ユニツト２４に、またはその
逆に２値データを転送するのに使用される。局所
記憶ユニツト２４は各種の汎用レジスタを含み、
データ・プロセツサ１０によつて実行中の使用者
プログラムの動作の間、データ等を一時的に記憶
する。説明を簡単にするため、LSAR２５は制御
ユニツト１４から局所記憶アドレスを受取るもの
とする。 また、データ・フロー・ユニツトはPC／DC
（予備充電／放電）回路群２７を含む。PC／DC
回路群２７はプロセツサ・バス１６にある個々の
ラインを選択して予備充電または放電を行なうの
に使用される。PC／DC回路群２７は、後に詳細
に説明されるが、制御ユニツト１４から制御点信
号バス２８および２９によつて一定の制御ビツト
およびマスク・ビツトをそれぞれ受取るほか、ク
ロツク発生ユニツト１５からCPUクロツク・パ
ルスすなわちタイミング・パルスを受取る。 主記憶ユニツト１２は主記憶機構３０、SAR
（記憶アドレス・レジスタ）３１およびSDR（記
憶データ・レジスタ）３２を含む。SAR３１は
プロセツサ・バス１６に接続され、命令アドレ
ス・カウンタ２２およびデータ・アドレス・カウ
ンタ２３から記憶アドレスを受取る。SDR３２
もプロセツサ・バス１６に接続され、主記憶機構
３０からプロセツサ・バス１６に、またはその逆
にデータ、命令等を転送する。 Ｉ／Ｏユニツト１３はＩ／Ｏユニツト３３を含
む。Ｉ／Ｏユニツト３３はＩ／Ｏバス３４に接続
され、Ｉ／Ｏバス３４はデータ・プロセツサ１０
に関連する各種の周辺装置に接続される。Ｉ／Ｏ
ユニツト３３はＩ／Ｏレジスタ３５によつてプロ
セツサ・バスに接続される。Ｉ／Ｏレジスタ３５
はＩ／Ｏユニツト３３からプロセツサ・バス１６
に、またはその逆にデータを転送するのに使用さ
れる。 データ・プロセツサ１０によつて実行される使
用者プログラムは、最初にＩ／Ｏバス３４に接続
された周辺装置の１つからＩ／Ｏユニツト３３、
Ｉ／Ｏレジスタ３５、プロセツサ・バス１６およ
びSDR３２を経由して、主記憶機構３０にロー
ドされる。その後、使用者プログラムを構成する
各種のプロセツサ命令が順次に主記憶機構３０か
ら読出されて実行される。各々のプロセツサ命令
はSDR３２によつて次々にプロセツサ・バス１
６に転送され、命令レジスタ１７にロードされ
て、前記プロセツサ命令を実行するため制御ユニ
ツト１４が与えなければならない制御動作が制御
ユニツト１４で識別される。 命令レジスタ１７にロードされたプロセツサ命
令が、例えば、局所記憶ユニツト２４に所在する
第１オペランドを、主記憶機構３０の特定のアド
レスに所在する第２オペランドに加算し、前記加
算結果を局所記憶ユニツト２４に記憶することを
要求していることがある。前記命令に応答して、
制御ユニツト１４は適当な制御点信号をアクテイ
ブにし、データ・フロー・ユニツト１１は主記憶
機構３０から第２オペランドを取出し、Ａレジス
タ１８にロードする。次に、制御ユニツト１４は
第１オペランドを局所記憶ユニツト２４からＢレ
ジスタ１９に転送する。ALU２０はＡレジスタ
１８とＢレジスタ１９の内容を加えるように命令
される。加算の結果がALU２０の出力に現われ
ると、制御ユニツト１４は前記結果を局所記憶ユ
ニツト２４に転送し記憶する。現在の命令の終り
で、制御ユニツト１４によつて次のプロセツサ命
令が主記憶機構３０から取出され、命令レジスタ
１７にロードされる。 更に、第１図のすぐれた信号転送機構はICチ
ツプ上に形成され、プロセツサ・バス１６に接続
された複数ビツト信号ソース機構を含み、複数ビ
ツト信号を前記バス１６に供給する。この信号ソ
ース機構は命令レジスタ１７、Ａレジスタ１８、
Ｂレジスタ１９、LSDR２６、SDR３２および
Ｉ／Ｏレジスタ３５のいずれか１つであるか、ま
たは命令アドレス・カウンタ２２およびデータ・
アドレス・カウンタ２３またはALU２０および
その出力ゲート群２１のいずれか１つである。制
御ユニツト１４から、選択されるソース機構の出
力ゲート・ターミナルに達する制御点信号ライン
をアクテイブにすることによつて、適切な信号ソ
ース機構が選択される。ALU２０の場合、この
制御点信号ラインは出力ゲート群２１に達する。
図面を簡単にするため、各種制御点信号ラインの
接続は第１図に示されていない。 また、第１図のすぐれた信号転送機構はICチ
ツプ上に形成され、複数ビツトのプロセツサ・バ
ス１６に接続された複数ビツト信号宛先機構を含
み、前記バス１６から複数ビツトの２値データ信
号を受取る。この信号宛先機構は命令レジスタ１
７、Ａレジスタ１８、Ｂレジスタ１９、LSDR２
６、SAR３１、SDR３２およびＩ／Ｏレジスタ
３５のいずれか１つであるか、または命令アドレ
ス・カウンタ２２およびデータ・アドレス・カウ
ンタ２３のいずれか１つである。制御ユニツト１
４から、選択される宛先機構のロード制御ターミ
ナルに達する制御点信号をアクテイブにすること
によつて、適切な信号宛先機構が選択される。 更に、第１図のすぐれた信号転送機構は信号ソ
ース機構および信号宛先機構に接続されたプロセ
ツサ制御回路を含み、特定の信号ソース機構をイ
ネーブルして２値信号をプロセツサ・バス１６に
供給するとともに、特定の信号宛先機構をイネー
ブルしてプロセツサ・バス１６から前記２値信号
を取り込む。前記プロセツサ制御回路は制御ユニ
ツト１４に相当し、制御ユニツト１４から出る各
種の制御点信号ラインは異なる信号ソースおよび
信号宛先機構に達する。 ここで、制御ユニツト１４が、例えば、マイク
ロプログラム方式のものであつて、命令レジスタ
１７に駐在するプロセツサ命令ごとにマイクロワ
ードのシーケンスを生成するマイクロワード制御
記憶機構を含み、前記プロセツサ命令の実行を制
御するものとする。更に、制御回路１４は前記制
御記憶機構からのマイクロワードに対して１回に
１つ応答する制御回路を含み、マイクロワードご
とに複数の制御点信号を生成し、１つのプロセツ
サ制御サイクルにおけるデータ・プロセツサ１０
の動作を制御するものとする。ここでは、プロセ
ツサ制御サイクルを“マイクロワード・サイク
ル”と呼ぶ場合が時にはある。 第２図では、第１図の２つのレジスタ、プロセ
ツサ・バス１６、PC／DC回路群２７および制御
ユニツト１４の構成が詳細に示されている。前記
レジスタは第２図の第１レジスタおよび第２レジ
スタである。それらは第１図の命令レジスタ１
７、Ａレジスタ１８、Ｂレジスタ１９、LSDR２
６、SDR３２およびＩ／Ｏレジスタ３５の中の
いずれか２つである。図面を簡単にするため、第
１レジスタおよび第２レジスタの各々のビツト
０、１および15のステージのみが示されている。
同様に、プロセツサ・バス１６についてもビツト
０、１および15のラインのみが示されている。 第２図に示された制御ユニツト１４の部分は制
御レジスタ４０およびデコーダ４１を含む。制御
レジスタ４０はマイクロワード制御記憶機構（図
示せず）から１回に１つのマイクロワードを受取
る。制御レジスタ４０に供給された各々の複数ビ
ツトのマイクロワードはいくつかの異なる複数ビ
ツトの制御フイールドを含む。１つの制御フイー
ルドは信号ソース機構を指定するのに使用され、
別の制御フイールドは信号宛先機構を指定するの
に使用され、更に別の制御フイールドはALUの
機能を指定するのに使用される、等である。これ
らの制御フイールドのあるものは符号化され、適
切な制御点信号（例えば、L1，L2，PCBおよび
DCB）を生成するのにデコーダ４１の使用を必
要とする。これらの制御フイールドの他のものは
ビツトに意味があり、解読されることなしに直接
に使用される（例えば、M0，M1およびM15）。
またビツト有意信号の補数を得るのにインバータ
４２，４３および４４のようなインバータ回路を
与えることが望ましいことがある。 第２図に示されたビツト有意信号M0，M1，等
はマスク・ビツトで、各マイクロワードのマス
ク・フイールドから得られ、PC／DC回路群２７
に供給される。デコーダ４１から得られるPCB
（予備充電バス）およびDCB（放電バス）信号は
制御ビツトで、制御点信号バス２８によつて
PC／DC回路群２７に供給される。 制御ユニツト１４によつて生成されたL1およ
びL2制御点信号はそれぞれ第１レジスタおよび
第２レジスタに供給されたロード１およびロード
２の信号で、その時点にプロセツサ・バス１６に
現われている複数ビツトの２値信号を前記レジス
タにロードするように作用する。G1およびG2制
御点信号はそれぞれ、第１レジスタのゲート１お
よび第２レジスタのゲート２に供給され、前記レ
ジスタをイネーブルして複数ビツトの２値信号を
プロセツサ・バス１６に送る。言い換えれば、
G1およびG2信号がアクテイブのとき、それぞれ
の対応レジスタに記憶された２値信号に対応する
２値信号がプロセツサ・バス１６に生成される。 PC／DC回路群２７はプロセツサ・バス１６が
形成されている同じICチツプ上に形成され、プ
ロセツサ・バス１６の異なるラインの各々に対す
る別々の予備充電／放電回路を含む。図面を簡単
にするため、ビツト０、１および15のプロセツ
サ・バス・ラインの予備充電／放電回路だけが第
２図に示されている。図示されてはいないが、ビ
ツト２〜14のプロセツサ・バス・ラインの予備充
電／放電回路も与えられている。 PC／DC回路群２７は、プロセツサ・バス１６
のラインの０、１、複数、または全部を、第１の
２進値を表わす所定の電圧レベルに充電するプロ
グラマブル予備充電回路を含む。ビツト０のプロ
セツサ・バス・ラインの予備充電回路はAND回
路４５とFET（電界効果トランジスタ）４６およ
び４７の対から成り、後者のソース・ターミナル
はライン４８によつてビツト０のプロセツサ・バ
ス・ラインに接続されている。ビツト１のプロセ
ツサ・バス・ラインの予備充電回路はAND回路
５０、FET５１および５２を含み、後者のソー
ス・ターミナルはライン５３によつてビツト１の
プロセツサ・バス・ラインに接続されている。ビ
ツト15のプロセツサ・バス・ラインの予備充電回
路はAND回路５５、FET５６および５７を含
み、後者のソース・ターミナルはライン５８によ
つてビツト15のプロセツサ・バス・ラインに接続
されている。 更に、PC／DC回路群２７はプロセツサ・バス
１６のラインの全部または選択されたものを放電
するプログラマブル放電回路を含む。ビツト０の
プロセツサ・バス・ラインの放電回路はAND回
路６０、FET６１および６２を含む。FET６１
のドレイン・ターミナルはビツト０のプロセツ
サ・バス・ラインに達するライン４８に接続され
ている。ビツト１のプロセツサ・バス・ラインの
放電回路はAND回路６３、FET６４および６５
を含む。FET６４のドレイン・ターミナルはビ
ツト１のプロセツサ・バス・ラインに達するライ
ン５３に接続されている。ビツト15のプロセツ
サ・バス・ラインの放電回路はAND回路６６、
FET６７および６８を含む。FET６７のドレイ
ン・ターミナルはビツト15のプロセツサ・バス・
ラインに達するライン５８に接続されている。 第２図に示されたFET４６，４７等はエンハ
ンスメント形である。すなわち、カツトオフしき
い値を越えた正電圧がゲート電極に印加される
と、前記FETは導電状態になり、ドレイン電極
からソース電極に電流が流れる。 デコーダ４１からのPCB（予備充電バス）制御
信号は予備充電回路の各々のAND回路４５，５
０および５５に供給される。このPCB制御信号
ラインがアクテイブ化されて正の電圧レベルにな
らない限り、どのプロセツサ・バス・ラインの予
備充電も生じ得ない。これに対して、デコーダ４
１からのDCB（放電バス）制御信号は異なるプロ
セツサ・バス・ラインのそれぞれの放電回路にあ
るAND回路６０，６３および６６に供給される。
このDCB制御信号ラインがアクテイブ化されて
正の電圧レベルにならない限り、このプロセツ
サ・バス・ラインの放電も生じ得ない。クロツク
発生ユニツトからのクロツク・パルスはライン６
９によつて異なるプロセツサ・バス・ラインの
各々の予備充電および放電回路の各々にある
FETのゲート電極に供給される。これはクロツ
ク・パルスに対するAND機能を与える。特に、
プロセツサ・バス・ラインの予備充電および放電
は、ライン６９に正のクロツク・パルスが存在す
るときにのみ生じ得る。この別個のクロツク機能
はオプシヨンであり、同じデータ・プロセツサの
実施例で省略することもある。 各々のマイクロワードの16ビツト・マイク・フ
イールドから得られるマスク・ビツトM0、M1、
……、M15およびそれらの補数は異なるプロセツ
サ・バス・ラインの予備充電および放電回路をそ
れぞれプログラムするのに使用される。特に、非
補数のマスク・ビツトM0、M1およびM15はそれ
ぞれ個々の放電回路にあるAND回路６０，６３
および６６の異なるAND回路にそれぞれ供給さ
れる。もちろん、DCB制御ラインが高いレベル
にあり、正のクロツク・パルスがライン６９に存
在するという条件で、マスク・フイールドにある
“１”の値のビツトによつてプロセツサ・バス・
ラインは放電されるという論理構成である。最初
の個々の放電回路（AND回路６０、FET６１お
よび６２）において、例えば、M0マスク・ビツ
ト・ラインが正電圧レベル（２進値“１”）で、
かつDCBラインもまた高いレベルの場合、AND
回路６０は出力に正の電圧を生じ、FET６２を
オンにする。また、正のクロツク・パルスがライ
ン６９に存在する場合、FET６１もオンになる。
FET６１および６２によつてビツト０のプロセ
ツサ・バス・ラインの放電経路は接地され、ビツ
ト０のプロセツサ・バス・ラインは放電され、０
電圧レベルになる。代表的な実施例では、プロセ
ツサ・バス・ラインを放電するのに約10ナノ秒必
要とする。反対に、M0マスク・ビツト・ライン
が０電圧レベル（２進“０”の値）であることを
除いて、すべての他の条件が同じである場合、
AND回路６０はデイスエーブルされたままで、
FET６２はオンにはならず、ビツト０のプロセ
ツサ・バス・ラインのFET６１および６２によ
る放電経路は与えられない。 同様に、ビツト１、ビツト２等のプロセツサ・
バス・ラインがPC／DC回路群２７によつて放電
されるかどうかを決定するように、他のマスク・
ビツトM1、M2等が符号化される。 個々の予備充電回路は補数のマスク・ビツト
Ｍ、1等によつてプログラムされ、プロセツ
サ・バス・ラインのいずれが充電されるかを決定
する。これはM0〜M15のマスク・フイールドに
ある値“０”のビツトによつてプロセツサ・バ
ス・ラインが充電されるという論理構成である。
言い換えれば、PCB制御回路が高いレベルにあ
り、クロツク・パルスがライン６９に存在してい
るとき、対応するマスク・ビツトが２進値“０”
を有するプロセツサ・バス・ラインは＋Ｖの電圧
レベルに充電される。マスク・ビツトが２進
“１”の値を有するプロセツサ・バス・ラインは
充電されない。 実際には、各々のプロセツサ・バス・ラインが
充電される電圧レベルは、＋Ｖの電圧源とバス・
ラインを接続する２個のFETにおける電圧降下
分だけ＋Ｖよりも少ない。しかしながら、説明を
簡単にするため、ここではバス・ラインは＋Ｖの
レベルに充電されているものとして取扱われる。 例えば、ビツト０のプロセツサ・バス・ライン
の予備充電回路におけるAND回路４５、FET４
６および４７を個々に考えて、この予備充電回路
のマスク・ビツトM0が２進値“０”である場合
には、この値“０”はインバータ４２で反転さ
れ、値“１”の0を与える。この値“１”が
AND回路４５の下位入力をイネーブルする。
PCB制御ラインも高いレベルである場合、AND
回路４５は高いレベルの出力を生成し、FET４
６のゲート電極に供給する。FET４６および４
７の両者がオンになると、FET４６および４７
とライン４８によつて、正の電圧源＋Ｖからビツ
ト０のプロセツサ・バス・ラインに充電経路が与
えられ、ビツト０のプロセツサ・バス・ラインが
＋Ｖの電圧レベルに充電される。代表的な実施例
では、プロセツサ・バス・ラインを充電するのに
要する時間は約15ナノ秒である。これはプロセツ
サ・バス・ラインを放電するのに要する時間より
もいくらか長い。 それに対して、マスク・ビツトM0が２進値
“１”を有する場合、補数0のラインは値“０”
となり、AND回路４５はデイスエーブルのまま
であり、FET４６はオフの状態に保持され、ビ
ツト０のプロセツサ・バス・ラインの充電は行な
われない。 残りの個々の予備充電回路も同様にそれぞれの
マスク・ビツトM1、M2等に応答して動作し、制
御レジスタ４０のマスク・ビツトが２進値“０”
を有する場合にのみ、プロセツサ・バス１６の対
応するラインを充電する。 第１表に示すように、制御レジスタ４０に供給
された各々のマイクロワードは３ビツトのPC／
DC制御フイールドを含む。この制御フイールド
が値“X11”を有するように符号化された場合、
DCB制御ラインがアクテイブ化される。制御フ
イールドが値“11X”を有するように符号化され
た場合は、PCB制御ラインがアクテイブ化され
る。前記２つの場合におけるビツト値“Ｘ”は、
この値が無関係（don′t care）であることを示
す。３ビツトの制御フイールドが値“111”を有
するように符号化された場合、PCBおよびDCB
制御ラインが同時にアクテイブ化される。これは
“BUS”制御コードと呼ばれ、プロセツサ・バス
１６のあるラインの充電と他のラインの放電が同
時に行なわれる。すなわち、対応するマスク・ビ
ツトが２進値“１”を有するプロセツサ・バス・
ラインは放電され、対応するマスク・ビツトは２
進値“０”を有するプロセツサ・バス・ラインは
充電される。中でも、“BUS”制御コードの使用
はPC／DC回路群２７をイネーブルし、プロセツ
サ・バス１６上に前もつてプログラムされた複数
ビツトの２進数の信号を生成する。この前もつて
プログラムされた２値信号は、例えば、特定のプ
ロセツサ命令を実行するのに必要とされる数値定
数である。

〔良好な実施例の動作〕

本発明の実施例のすぐれた信号転送機構はプロ
セツサ・バス１６を記憶装置として使用する。プ
ロセツサ・バス・ラインの固有容量が記憶媒体と
して利用される。本発明の実施例において、プロ
セツサ・バス１６は実際に、信号品質について有
意の劣化を生じることなく、20マイクロ秒以上に
わたつて２値信号値を記憶できる。LSIのデー
タ・プロセツサにおける各プロセツサ制御サイク
ルまたはマイクロワード・サイクルの適切な時間
の長さは50ナノ秒の期間であることが分つてい
る。従つて、信号の信頼性を低下させずに、プロ
セツサ・バス１６は、相当な数のプロセツサ制御
サイクルに対する複数ビツトの２値信号を記憶で
きる。 この技術は慣習的なバツフア・レジスタのハー
ドウエアを必要とせずにデータをバツフアするの
に使用できる。従つて、最初のプロセツサ制御サ
イクルの間に信号ソース機構によつて複数ビツト
の２値データ信号をプロセツサ・バス１６に供給
することが可能である。前記データ信号は信号宛
先機構によつて取込まれる前の１つ以上の後続す
るプロセツサ制御サイクルの間、プロセツサ・バ
ス１６上に留まることが可能である。このよう
に、データ信号をバツフアする動作がバツフア・
レジスタのハードウエアを使用せずに行なわれ
る。その代り、プロセツサ・バス・ラインの固有
容量がバツフアすなわち記憶媒体を与える。 このバツフア技術は出力レジスタを含まない信
号ソース機構の場合に特に有用である。これは第
１図のALU２０の場合に該当する。ALU２０は
出力レジスタを含まない。その代り、ALU２０
からの出力データは最初のプロセツサ制御サイク
ルの間、プロセツサ・バス１６上に置かれ、プロ
セツサ・バス１６はALU２０の出力バツフアま
たは出力レジスタとして動作する。このALU２
０の出力データは、後続のプロセツサ制御サイク
ルの間に、例えばLSDR２６のような適切な信号
宛先機構によつて取込まれる。ALU２０の出力
データをプロセツサ・バス１６上に置き、LSDR
２６または他の信号宛先機構によつて前記データ
を取込むことは、制御ユニツト１４からの適切な
制御点信号、従つて制御ユニツト１４にあるマイ
クロコードによつて制御される。 見方を変えると、プロセツサ・バス１６のバツ
フア記憶装置としての使用は、時にはハードウエ
ア・レジスタを不必要にする。 プロセツサ・バス１６の記憶装置としての使用
はまた、与えられた複数ビツトの２進ワードが別
のプロセツサ制御サイクルの間に別の信号宛先機
構によつて必要とされる状況において有用であ
る。この場合、２進ワードをソース・レジスタに
よつてプロセツサ・バス１６上に置き、第１の宛
先レジスタによつてすぐに取込む、すなわちコピ
ーすることができる。この場合でも、２進ワード
はプロセツサ・バス１６上に留まり、後のプロセ
ツサ制御サイクルの間に第２の宛先レジスタによ
つて取込み、すなわちコピーすることができる。 更に、プロセツサ・バス１６の記憶装置として
の使用は、プロセツサ・バス１６に接続される各
種のレジスタおよびカウンタ等において必要とす
る回路の簡略化を可能にする。これは第２図の第
１および第２レジスタ（これらのレジスタの個々
のビツト・ステージは第３図に示す構成を有す
る）の場合に示されている。特に、個々のビツ
ト・ステージの出力回路はプロセツサ・バス１６
を放電するのに必要とするだけである。これはレ
ジスタ出力回路構成を簡単にし、前記出力回路が
直流電力を扱う必要を無くする。これはプロセツ
サ・バス・ラインの充電が、どのレジスタからも
分離されている別個の回路、すなわちPC／DC回
路群２７によつて与えられることによつて可能に
なる。このように、ただ１つの充電回路群が与え
られ、それはプロセツサ・バス１６に接続されて
いる各種のレジスタ、カウンタ、およびその他の
信号ソース機構のそれぞれのセツトのすべてに使
用可能である。 すべての異なるソース機構に対する単一で別個
の充電回路群の使用は記憶装置として動作するプ
ロセツサ・バス１６の能力によつて可能になる。
特に、PC／DC回路群２７における別個の充電回
路群は、第１のプロセツサ制御サイクルの間にプ
ロセツサ・バス・ラインのすべてを一律に充電す
る。そして、プロセツサ・バス１６は前記一律の
予備充電された状態を記憶するように動作する。 その後、後続するプロセツサ制御サイクルの間
に、あるレジスタの内容をプロセツサ・バス１６
に転送する必要があるとき、前記レジスタの出力
回路はプロセツサ・バス１６の対応するラインを
放電するだけでよい。 プロセツサ・バス１６のライン全部の一律予備
充電はレジスタまたは他の信号ソース機構の内容
のプロセツサ・バス１６への各々の転送前に行な
われなければならない。これは一見して、２進デ
ータ・ワードのプロセツサ・バス１６への各々の
転送に対して追加のプロセツサ制御サイクルを必
要とするように見えるが、実際には、既に他の目
的でマイクロワード・シーケンスに存在している
マイクロワードによつて一律予備充電を実行させ
ることが通常は可能である。従つて、適切なマイ
クロコーデイングによつて、データ・プロセツサ
１０の実行速度への影響はわずかである。実際、
本発明の他の局面によつて与えられる性能向上は
一般に、プロセツサ・バス１６の予備充電によつ
て生じるいくらかの性能の低下を補つて余りあ
る。 プロセツサ・バス１６の一律予備充電を行なう
ために、マイクロワードが選択され、そのマス
ク・フイールドにある全16ビツトが値“０”を有
するように符号化される。この同じマイクロワー
ドにある予備充電／放電制御フイールドも２進値
“110”を有するように符号化される。第１表で示
すように、これはPCB制御ラインのみをアクテ
イブにする。このマイクロワードが制御レジスタ
４０にセツトされると、プロセツサ・バス１６の
各ラインは電圧レベル＋Ｖに充電される。マイク
ロワード・シーケンスにおける後続するマイクロ
ワードの間に、前記マイクロワードのソース・フ
イールドは符号化され、デコーダ４１からのG1
（ゲート１）制御点ラインをアクテイブにする。
これは第１レジスタの出力回路をイネーブルし、
それによつて、対応するプロセツサ・バス・ライ
ンは放電され、第１レジスタの内容に相当する複
数ビツトの２進ワードがプロセツサ・バス１６上
に生成される。同一の、または後続するマイクロ
ワード・サイクルのどちらかの間に、マイクロワ
ード宛先フイールドの符号化によつて、デコーダ
４１のL2（ロード２）制御点ラインがアクテイブ
になり、プロセツサ・バス１６上に存在する複数
ビツトの２進ワードのコピーが第２レジスタにロ
ードされる。このようにして、複数ビツトの２進
ワードが第１レジスタから第２レジスタに転送さ
れる。更に、ワードが第２レジスタにコピーされ
た後、そのワード自身は、それ以上の使用のた
め、変更され、または変更されずにプロセツサ・
バス１６上に尚留まる。 PC／DC回路群２７における個々の放電回路は
通常のマスキング能力を有し、プロセツサ・バス
１６上の１つまたはそれよりも多くのデータ・ビ
ツトをマスキングまたは変更できる。すなわち、
予備充電回路と放電回路はともに通常のマスキン
グ能力を有する。従つて、与えられたデータ・ワ
ードがプロセツサ・バス１６上に置かれた後、そ
の１つまたはそれよりも多くのビツトは、PC／
DC回路群２７の適切な充電回路をアクテイブに
することにより、論理値“０”を得るように変更
可能である。同様に、PC／DC回路群２７におけ
る対応する放電回路をアクテイブにすることによ
つて、データ・ワード中の１つまたはそれよりも
多くのビツトを論理値“１”に変更することがで
きる。その後、変更されたデータ・ワードはその
データ・ワードが取出されたレジスタと同じレジ
スタにロードされるか、または別のレジスタ、あ
るいは信号宛先機構にロードされる。 PC／DC回路群２７はまた、数字定数のような
必要な２進データ値を生成する理想的な機構を与
える。これは必要なデータ値に従つて特定のマイ
クロワードのマスク・フイールドを符号化し、か
つコード値“111”を有するマイクロワードの
PC／DC制御フイールドを符号化することによつ
て行なわれる。この特定のマイクロワードは、制
御レジスタ４０に達すると、PCBおよびDCB制
御ラインをともにアクテイブにする。これは対応
する個々の充電および放電回路をアクテイブに
し、マイクロワードのマスク・ビツトM0、M1、
……、M15によつて指定されたデータ値をプロセ
ツサ・バス１６上に生成する。 PC／DC回路群２７のマスキングおよび定数値
生成能力の使用はあるプロセツサ命令の実行に要
する時間を減少し、それによつて、データ・プロ
セツサ１０の実行速度を増加する。

【図面の簡単な説明】

第１図は本発明に従つて構成されたすぐれた信
号転送機構を組込むデータ・プロセツサの機能ブ
ロツク図、第２図は第１図の一定のデータ・レジ
スタおよび予備充電／放電回路の構成の詳細図、
第３図は第２図のデータ・レジスタの１つにある
ビツト・ステージの１つの構成の詳細図である。 １０……データ・プロセツサ、１１……デー
タ・フロー・ユニツト、１２……主記憶ユニツ
ト、１３……Ｉ／Ｏユニツト、１４……制御ユニ
ツト、１５……クロツク発生ユニツト、１６……
プロセツサ・バス、１７……命令レジスタ、１８
……Ａレジスタ、１９……Ｂレジスタ、２０……
ALU、２１……出力ゲート群、２２……命令ア
ドレス・カウンタ、２３……データ・アドレス・
カウンタ、２４……局所記憶ユニツト、２５……
LSAR、２６……LSDR、２７……PC／DC回路
群、２８，２９……制御点信号バス、３０……主
記憶機構、３１……SAR、３２……SDR、３３
……Ｉ／Ｏユニツト、３４……Ｉ／Ｏバス、３５
……Ｉ／Ｏレジスタ、４０……制御レジスタ、４
１……デコーダ、４２，４３，４４……インバー
タ、４５……AND回路、４６，４７……FET、
４８……ライン、５０……AND回路、５１，５
２……FET、５３……ライン、５５……AND回
路、５６，５７……FET、５８……ライン、６
０……AND回路、６１，６２……FET、６３…
…AND回路、６４，６５……FET、６６……
AND回路、６７，６８……FET、６９……ライ
ン、７０……レジスタ・ステージ、７１，７２，
７３，７４……FET、７５……入力ライン、７
６，７７，７８，７９，８０……FET、８１…
…ロード制御ライン、８２……ライン、８３，８
４……FET、８５，８６……接続点、８８，８
９……FET、９０……出力ライン、９１……ゲ
ート制御ライン。

Claims (1)

1. 【特許請求の範囲】 １ ICチツプ上に形成されたLSIデータ・プロセ
   ツサの回路において、 前記ICチツプ上の異なつた場所の間で複数ビ
   ツトの２進信号を転送するため前記ICチツプ上
   に形成された複数のビツド線より成る信号バス
   と、 前記ICチツプ上に形成され、前記信号バスの
   ビツト線を第１の２進値を表わす予定の電圧レベ
   ルへ選択的に充電するように該信号バスに接続さ
   れたプログラム可能な予備充電回路と、 前記ICチツプ上に形成され、前記信号バスの
   ビツト線を第２の２進値を表わす予定の電圧レベ
   ルへ選択的に放電するように該信号バスに接続さ
   れたプログラム可能な放電回路と、 前記ICチツプ上に形成され、前記信号バスに
   複数ビツトの２進信号を供給するように該信号バ
   スに接続された複数ビツト信号ソース回路と、 前記ICチツプ上に形成され、前記信号バスか
   ら複数ビツトの２進信号を受取るように該信号バ
   スに接続された複数ビツト信号宛先回路と、 前記予備充電回路を活勢化して前記信号バスの
   各ビツト線を充電し、前記信号ソース回路をイネ
   ーブルして複数ビツトの２進信号を前記信号バス
   に置き、前記信号宛先回路をイネーブルして前記
   複数ビツトの２進信号を前記信号バスから取込む
   とともに、 前記予備充電回路および前記放電回路の少くと
   も一方を活勢化して予じめプログラムされた複数
   ビツトの２進信号を前記信号バスに置くように、
   前記予備充電回路、前記放電回路、前記信号ソー
   ス回路および前記信号宛先回路に接続され且つこ
   れらの回路を制御するためのプロセツサ制御回路
   とを備えて成る、信号転送機構。