JPH0210454B2 - - Google Patents

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JPH0210454B2
JPH0210454B2 JP58182604A JP18260483A JPH0210454B2 JP H0210454 B2 JPH0210454 B2 JP H0210454B2 JP 58182604 A JP58182604 A JP 58182604A JP 18260483 A JP18260483 A JP 18260483A JP H0210454 B2 JPH0210454 B2 JP H0210454B2
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JP
Japan
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register
internal data
data bus
acca
internal
Prior art date
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Expired - Lifetime
Application number
JP58182604A
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English (en)
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JPS6074034A (ja
Inventor
Shinjiro Toyoda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
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Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP58182604A priority Critical patent/JPS6074034A/ja
Priority to DE19843435741 priority patent/DE3435741A1/de
Publication of JPS6074034A publication Critical patent/JPS6074034A/ja
Priority to US07/085,244 priority patent/US4780807A/en
Publication of JPH0210454B2 publication Critical patent/JPH0210454B2/ja
Granted legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00Digital computers in general; Data processing equipment in general
    • G06F15/76Architectures of general purpose stored program computers
    • G06F15/80Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8053Vector processors
    • G06F15/8076Details on data register access

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Advance Control (AREA)
  • Executing Machine-Instructions (AREA)
  • Complex Calculations (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は例えばマイクロコンピユータの制御
方式に係り、特に複数個の命令を同時に先回り並
行処理するパイプライン制御方式に関する。
〔発明の技術的背景とその問題点〕
従来、複数個の命令を同時に先回り並列処理す
るパイプライン制御方式は、例えば第1図に示す
ような回路で行なわれている。図において、11
は算術論理演算ユニツト(ALU)、121,122
は内部データバス、131,132はそれぞれタイ
ミング信号φ2で制御される上記内部データバス
121,122のプリチヤージ用トランジスタ、1
4はアキユームレータ(AccA)、15は2
cont1信号で制御されAccA14の内容を内部デ
ータバス121へ出力するためのグートトランジ
スタ、16はφ1・cont3信号で制御され内部デ
ータバス122を介して転送されたデータを上記
AccA14へロードするためのゲートトランジス
タ、171,172はそれぞれタイミング信号φ1
制御されるALU11の入力ゲートトランジスタ、
18はALU11の演算結果を保持するレジスタ、
19はタイミング信号φ2で制御されALU11の
演算結果を上記レジスタ18へ転送してロードす
るためのゲートトランジスタ、20は2・cont
2信号で制御され上記レジスタ19の内容を内部
データバス122へ出力するゲートトランジスタ
である。
次に、上記のような構成において、その動作を
AccA14の内容を1ずつ増加させて行く命令
(INC A)を例に取つて第2図を参照して説明す
る。INC Aの実行に必要な動作は次に記す4つ
である。
1 オペレーシヨンコードのフエツチ 2 オペレーシヨンコードのデコード 3 (AccA)+1をALU11で実行 4 演算結果をAccAに戻す 上記第1図の回路においては、外部バス動作、
デコード動作および実行はそれぞれ独立して行な
えるため、これらを同時に実用(パイプライン処
理)することにより、見かけ上2マシンサイクル
でINC Aを実行できることになる。すなわち、
図示しないメインメモリから外部バスを介してオ
ペレーシヨンコードが取り出され、このオペレー
シヨンコードがデコードされる。これによつて各
ゲートトランジスタ15,20,16を制御する
ための制御信号2・cont1,2・cont2および
φ1・cont3が決定される。上記オペレーシヨン
コードがデコードされている期間内の時刻t0〜t1
間において、タイミング信号φ2はハイ(“1”)
レベルであるので、ゲートトランジスタ131
132がオン状態となり、内部データバス121
122がハイ(“1”)レベルにプリチヤージされ
る。次に、時刻t1において制御信号2・cont1
が“1”レベルとなると、ゲートトランジスタ1
5がオン状態となりAccA14から内部バスライ
ン121上にデータが読み出され、このAccA1
4のデータに応じて内部バスライン121がデイ
スチヤージ(読み出したデータが“0”の時)あ
るいはプリチヤージ状態が保持(読み出したデー
タが“1”の時)される。時刻t2〜t3においてタ
イミング信号φ1が“1”レベルとなると、ゲー
トトランジスタ171,172がオン状態となり、
上記内部データバス121のデータがALU11の
X側入力端に、図示しない一時レジスタのデータ
がY側入力端(INC Aの場合な“00”)にそれぞ
れ取り込まれ、これらのデータとキヤリーとに基
づいて(AccA)+1が演算される。そして時刻t4
においてタイミング信号φ2が“1”レベルとな
ると、ゲートトランジスタ19がオン状態とな
り、上記ALU11の出力がレジスタ18にロー
ドされる。次に、時刻t5において制御信号2
cont2が“1”レベルとなるとゲートトランジス
タ20がオン状態となり、内部データバス122
上にレジスタ18にロードされたデータが読み出
される。時刻t6においてφ1・cont3が“1”レベ
ルとなると、ゲートトランジスタ16がオン状態
となり、内部データバス122上の(AccA)+1
のデータがAccA14に書き込まれる。そして、
時刻t7においてφ1・cont3が“0”レベルとなる
とゲートトランジスタ16がオフ状態となり、時
刻t8において2・cont2が“0”レベルとなる
とゲートトランジスタ20がオフ状態となる。こ
の時刻t8において、タイミング信号φ2が“1”レ
ベルとなり、ゲートトランジスタ131,132
オン状態となつて再び内部データバス121,1
2のプリチヤージが開始される。なお、ALU1
1における(AccA)+1の演算時およびレジス
タ18へのデータ転送時(t2〜t6)には、外部バ
ス動作により次のオペレーシヨンコードがフエツ
チされ、上記レジスタ18からAccA14へのデ
ータ転送時(t6〜t10)の間に、次のオペレーシヨ
ンコードがデコードされる。
上述したように、内部データバス121,122
は一度デイスチヤージされると次のタイミング信
号φ2の“1”レベルによつて再びプリチヤージ
されるまで“1”レベルにはならないので、
AccA14から2・cont1のタイミングでデー
タを出力する場合には、AccA14のデータが既
に確定している必要がある。従つて、AccA14
の内容更新はφ1・cont3のタイミングであるの
で、その内容はデータが出力される1つ以上前の
マシンサイクルにおいてロードされている必要が
ある。
ところで、マシンサイクル2における外部バス
動作およびマシンサイクル3における内部動作1
のデコード動作は空サイクルとなつているので、
理論的にはこの空サイクルで次の命令をフエツチ
し、デコードすることにより見かけ上の処理時間
を短縮できるが、実際には内部動作2において、
「(AccA)+1→S」,「(S)→AccA」の2マシ
ンサイクル必要であるため、これは無駄となる。
そこで、内部動作のパスを増やし、「(S)→
AccA」と次の命令の実行を同時に行なえるよう
にすれば、INC Aを1マシンサイクルで実行で
きることになるが、次の命令もINC Aであつた
場合、「(S)→AccA」と「(AccA)+1→S」
とが同時に行なわれることになり、「(S)→
AccA」によるAccA14内のデータの確定は
φ1・cont3のタイミング(t6〜t7)であるのに対
し、「(AccA)+1→S」のためにAccA14の出
力側ゲートが開く(ゲートトランジスタ15がオ
ン状態となる)のが2・cont2が“1”レベル
となる時刻t5〜t8であるので、古いデータによつ
て内部データバス121のプリチヤージが無効と
なつてしまう。
上述したように処理時間の短縮が強く望まれて
いるにもかかわらず、従来のパイプライン制御方
式ではそれが困難であつた。
〔発明の目的〕
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、内部の処理時
間を短縮することなく見かけ上の処理時間を短縮
できるすぐれたパイプライン制御方式を提供する
ことである。
〔発明の概要〕
すなわち、この発明においては、内部データバ
スを所定のタイミングでプリチヤージし、レジス
タから上記内部データバスに読み出したデータに
応じて内部データバスをデイスチヤージあるいは
プリチヤージ状態を保持して複数個の命令を同時
に先回り並行処理するパイプライン制御方式にお
いて、レジスタの内容を使用した以降のサイクル
で新しいデータが上記レジスタにロードされる命
令の場合、内部データバスのプリチヤージ期間中
にアキユームレータの入力ゲートを開き、その内
容を全ビツトプリチヤージレベルに設定するもの
で、これによつて、たとえ制御信号2・cont2
のタイミングで内部データバス122に古いデー
タが出力されてもこの内部データバスのプリチヤ
ージを無効とならないようにしたものである。
〔発明の実施例〕
以下、この発明の一実施例について図面を参照
して説明する。第3図において、前記第1図と同
一構成部には同じ符号を付してその説明は省略す
る。すなわち、前記第1図におけるゲートトラン
ジスタ16を制御信号φ1・cont3とφx・cont
3′との論理和で制御するためのオア回路21を
設けたもので、その動作は第4図に示される。な
お、φx・cont3′はAccA14を1度全ビツト
“1”にしてからロードする信号である。ここで
時刻t0〜t4までの動作は、前記第2図と同様であ
り、内部動作が増加してマシンサイクル2と3に
おける外部バス動作と内部動作1に次のオペレー
シヨンコードのフエツチとこのオペレーシヨンコ
ードのデコードが行なわれる点のみが異なる。時
刻t4においてタイミング信号φ2が“1”レベルと
なつてゲートトランジスタ131,132がオン状
態となり、内部データバスがプリチヤージされ
る。この時、制御信号φx・cont3′の“1”レベ
ルによつてゲートトランジスタ16がオン状態と
なり、AccA14には全ビツト“1”が書き込ま
れる。次に、時刻t5において2・cont2が“1”
レベルになると、ゲートトランジスタ20がオン
状態となり、内部データバス122にレジスタ1
8から(AccA)+1が出力される。この時、ゲ
ートトランジスタ16がオン状態であるので上記
(AccA)+1はAccA14に書き込まれる。そし
て、時刻t8においてタイミング信号φ2が“1”レ
ベルとなると、ゲートトランジスタ131,132
がオン状態となり、内部データバス121,122
がプリチヤージされる。
このような方式によれば、上述したようにパイ
プラインを一段余計に重量することができ、内部
の処理時間は同じままで、見かけ上の処理時間を
1マシンサイクル分短縮できる。すなわち、例え
ばINC Aの命令の場合、「(AccA)+1→S」の
サイクルにおいて、実際にはこのサイクル中の
φ1の“1”レベルの期間だけデータを保持して
いれば必ず次のサイクルで新しいデータがロード
されるので、内容が破壊されてもかまわないこと
になる。そこで、このような命令の場合には
AccAの内容を出力してしまつた後では、その内
容を全ビツト1にしても特に問題とはならない。
具体的に言えば、「(S)→AccA」において
AccAへのロード信号の前のサイクルのφ2
“1”レベルへの立ち上がりから、このサイクル
におけるφ1の“0”レベルへの立ち下がりまで
とすれば、内部データバス122がプリチヤージ
されているので、AccA14の内容は全ビツト
“1”となり、次にレジスタ18から制御信号
・cont2のタイミングでレジスタ18に格納さ
れたデータが内部データバス122に出力される
と同時にAccA14の内容が更新される。
〔発明の効果〕
以上説明したようにこの発明によれば、内部の
処理時間を短縮することなく見かけ上の処理時間
を短縮できるすぐれたパイプライン制御方式が得
られる。
【図面の簡単な説明】
第1図は従来のパイプライン制御方式を説明す
るための回路図、第2図は上記第1図の動作を説
明するためのタイミングチヤート、第3図はこの
発明の一実施例に係るパイプライン制御方式を説
明するための回路図、第4図は上記第3図の回路
の動作を説明するためのタイミングチヤートであ
る。 11…算術論理演算ユニツト(ALU)、121
122…内部データバス、131,132…プリチ
ヤージ用のゲートトランジスタ、14…アキユー
ムレータ(レジスタ)、15…アキユームレータ
の出力ゲートトランジスタ、16…アキユームレ
ータの入力ゲートトランジスタ、φ1,φ2…タイ
ミング信号、2・cont1,2・cont2,φ1
cont3…制御信号。

Claims (1)

    【特許請求の範囲】
  1. 1 内部データバスを所定のタイミングでプリチ
    ヤージし、レジスタから上記内部データバスに読
    み出したデータに応じて内部データバスをデイス
    チヤージあるいはプリチヤージ状態を保持して複
    数個の命令を同時に先回り並行処理するパイプラ
    イン制御方式において、レジスタの内容を使用し
    た以降のサイクルで新しいデータが上記レジスタ
    にロードされる命令の場合、内部データバスのプ
    リチヤージ期間中にレジスタの入力ゲート開き、
    その内容を全ビツトプリチヤージレベルに設定す
    ることを特徴とするパイプライン制御方式。
JP58182604A 1983-09-30 1983-09-30 パイプライン制御方式 Granted JPS6074034A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP58182604A JPS6074034A (ja) 1983-09-30 1983-09-30 パイプライン制御方式
DE19843435741 DE3435741A1 (de) 1983-09-30 1984-09-28 Datenprozessor
US07/085,244 US4780807A (en) 1983-09-30 1987-08-11 Pipeline processor with overlapped fetch and execute cycles

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58182604A JPS6074034A (ja) 1983-09-30 1983-09-30 パイプライン制御方式

Publications (2)

Publication Number Publication Date
JPS6074034A JPS6074034A (ja) 1985-04-26
JPH0210454B2 true JPH0210454B2 (ja) 1990-03-08

Family

ID=16121188

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58182604A Granted JPS6074034A (ja) 1983-09-30 1983-09-30 パイプライン制御方式

Country Status (3)

Country Link
US (1) US4780807A (ja)
JP (1) JPS6074034A (ja)
DE (1) DE3435741A1 (ja)

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Also Published As

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US4780807A (en) 1988-10-25
JPS6074034A (ja) 1985-04-26
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