JPH0210454B2 - - Google Patents
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- Publication number
- JPH0210454B2 JPH0210454B2 JP58182604A JP18260483A JPH0210454B2 JP H0210454 B2 JPH0210454 B2 JP H0210454B2 JP 58182604 A JP58182604 A JP 58182604A JP 18260483 A JP18260483 A JP 18260483A JP H0210454 B2 JPH0210454 B2 JP H0210454B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- internal data
- data bus
- acca
- internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 3
- 238000004904 shortening Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は例えばマイクロコンピユータの制御
方式に係り、特に複数個の命令を同時に先回り並
行処理するパイプライン制御方式に関する。
方式に係り、特に複数個の命令を同時に先回り並
行処理するパイプライン制御方式に関する。
従来、複数個の命令を同時に先回り並列処理す
るパイプライン制御方式は、例えば第１図に示す
ような回路で行なわれている。図において、１１
は算術論理演算ユニツト（ALU）、１２1，１２2
は内部データバス、１３1，１３2はそれぞれタイ
ミング信号φ2で制御される上記内部データバス
１２1，１２2のプリチヤージ用トランジスタ、１
４はアキユームレータ（AccA）、１５は2・
cont１信号で制御されAccA１４の内容を内部デ
ータバス１２1へ出力するためのグートトランジ
スタ、１６はφ1・cont３信号で制御され内部デ
ータバス１２2を介して転送されたデータを上記
AccA１４へロードするためのゲートトランジス
タ、１７1，１７2はそれぞれタイミング信号φ1で
制御されるALU１１の入力ゲートトランジスタ、
１８はALU１１の演算結果を保持するレジスタ、
１９はタイミング信号φ2で制御されALU１１の
演算結果を上記レジスタ１８へ転送してロードす
るためのゲートトランジスタ、２０は2・cont
２信号で制御され上記レジスタ１９の内容を内部
データバス１２2へ出力するゲートトランジスタ
である。
るパイプライン制御方式は、例えば第１図に示す
ような回路で行なわれている。図において、１１
は算術論理演算ユニツト（ALU）、１２1，１２2
は内部データバス、１３1，１３2はそれぞれタイ
ミング信号φ2で制御される上記内部データバス
１２1，１２2のプリチヤージ用トランジスタ、１
４はアキユームレータ（AccA）、１５は2・
cont１信号で制御されAccA１４の内容を内部デ
ータバス１２1へ出力するためのグートトランジ
スタ、１６はφ1・cont３信号で制御され内部デ
ータバス１２2を介して転送されたデータを上記
AccA１４へロードするためのゲートトランジス
タ、１７1，１７2はそれぞれタイミング信号φ1で
制御されるALU１１の入力ゲートトランジスタ、
１８はALU１１の演算結果を保持するレジスタ、
１９はタイミング信号φ2で制御されALU１１の
演算結果を上記レジスタ１８へ転送してロードす
るためのゲートトランジスタ、２０は2・cont
２信号で制御され上記レジスタ１９の内容を内部
データバス１２2へ出力するゲートトランジスタ
である。
次に、上記のような構成において、その動作を
AccA１４の内容を１ずつ増加させて行く命令
（INC Ａ）を例に取つて第２図を参照して説明す
る。INC Ａの実行に必要な動作は次に記す４つ
である。
AccA１４の内容を１ずつ増加させて行く命令
（INC Ａ）を例に取つて第２図を参照して説明す
る。INC Ａの実行に必要な動作は次に記す４つ
である。
１ オペレーシヨンコードのフエツチ
２ オペレーシヨンコードのデコード
３ （AccA）＋１をALU１１で実行
４ 演算結果をAccAに戻す
上記第１図の回路においては、外部バス動作、
デコード動作および実行はそれぞれ独立して行な
えるため、これらを同時に実用（パイプライン処
理）することにより、見かけ上２マシンサイクル
でINC Ａを実行できることになる。すなわち、
図示しないメインメモリから外部バスを介してオ
ペレーシヨンコードが取り出され、このオペレー
シヨンコードがデコードされる。これによつて各
ゲートトランジスタ１５，２０，１６を制御する
ための制御信号2・cont１，2・cont２および
φ1・cont３が決定される。上記オペレーシヨン
コードがデコードされている期間内の時刻t0〜t1
間において、タイミング信号φ2はハイ（“１”）
レベルであるので、ゲートトランジスタ１３1，
１３2がオン状態となり、内部データバス１２1，
１２2がハイ（“１”）レベルにプリチヤージされ
る。次に、時刻t1において制御信号2・cont１
が“１”レベルとなると、ゲートトランジスタ１
５がオン状態となりAccA１４から内部バスライ
ン１２1上にデータが読み出され、このAccA１
４のデータに応じて内部バスライン１２1がデイ
スチヤージ（読み出したデータが“０”の時）あ
るいはプリチヤージ状態が保持（読み出したデー
タが“１”の時）される。時刻t2〜t3においてタ
イミング信号φ1が“１”レベルとなると、ゲー
トトランジスタ１７1，１７2がオン状態となり、
上記内部データバス１２1のデータがALU１１の
Ｘ側入力端に、図示しない一時レジスタのデータ
がＹ側入力端（INC Ａの場合な“00”）にそれぞ
れ取り込まれ、これらのデータとキヤリーとに基
づいて（AccA）＋１が演算される。そして時刻t4
においてタイミング信号φ2が“１”レベルとな
ると、ゲートトランジスタ１９がオン状態とな
り、上記ALU１１の出力がレジスタ１８にロー
ドされる。次に、時刻t5において制御信号2・
cont２が“１”レベルとなるとゲートトランジス
タ２０がオン状態となり、内部データバス１２2
上にレジスタ１８にロードされたデータが読み出
される。時刻t6においてφ1・cont３が“１”レベ
ルとなると、ゲートトランジスタ１６がオン状態
となり、内部データバス１２2上の（AccA）＋１
のデータがAccA１４に書き込まれる。そして、
時刻t7においてφ1・cont３が“０”レベルとなる
とゲートトランジスタ１６がオフ状態となり、時
刻t8において2・cont２が“０”レベルとなる
とゲートトランジスタ２０がオフ状態となる。こ
の時刻t8において、タイミング信号φ2が“１”レ
ベルとなり、ゲートトランジスタ１３1，１３2が
オン状態となつて再び内部データバス１２1，１
２2のプリチヤージが開始される。なお、ALU１
１における（AccA）＋１の演算時およびレジス
タ１８へのデータ転送時（t2〜t6）には、外部バ
ス動作により次のオペレーシヨンコードがフエツ
チされ、上記レジスタ１８からAccA１４へのデ
ータ転送時（t6〜t10）の間に、次のオペレーシヨ
ンコードがデコードされる。
デコード動作および実行はそれぞれ独立して行な
えるため、これらを同時に実用（パイプライン処
理）することにより、見かけ上２マシンサイクル
でINC Ａを実行できることになる。すなわち、
図示しないメインメモリから外部バスを介してオ
ペレーシヨンコードが取り出され、このオペレー
シヨンコードがデコードされる。これによつて各
ゲートトランジスタ１５，２０，１６を制御する
ための制御信号2・cont１，2・cont２および
φ1・cont３が決定される。上記オペレーシヨン
コードがデコードされている期間内の時刻t0〜t1
間において、タイミング信号φ2はハイ（“１”）
レベルであるので、ゲートトランジスタ１３1，
１３2がオン状態となり、内部データバス１２1，
１２2がハイ（“１”）レベルにプリチヤージされ
る。次に、時刻t1において制御信号2・cont１
が“１”レベルとなると、ゲートトランジスタ１
５がオン状態となりAccA１４から内部バスライ
ン１２1上にデータが読み出され、このAccA１
４のデータに応じて内部バスライン１２1がデイ
スチヤージ（読み出したデータが“０”の時）あ
るいはプリチヤージ状態が保持（読み出したデー
タが“１”の時）される。時刻t2〜t3においてタ
イミング信号φ1が“１”レベルとなると、ゲー
トトランジスタ１７1，１７2がオン状態となり、
上記内部データバス１２1のデータがALU１１の
Ｘ側入力端に、図示しない一時レジスタのデータ
がＹ側入力端（INC Ａの場合な“00”）にそれぞ
れ取り込まれ、これらのデータとキヤリーとに基
づいて（AccA）＋１が演算される。そして時刻t4
においてタイミング信号φ2が“１”レベルとな
ると、ゲートトランジスタ１９がオン状態とな
り、上記ALU１１の出力がレジスタ１８にロー
ドされる。次に、時刻t5において制御信号2・
cont２が“１”レベルとなるとゲートトランジス
タ２０がオン状態となり、内部データバス１２2
上にレジスタ１８にロードされたデータが読み出
される。時刻t6においてφ1・cont３が“１”レベ
ルとなると、ゲートトランジスタ１６がオン状態
となり、内部データバス１２2上の（AccA）＋１
のデータがAccA１４に書き込まれる。そして、
時刻t7においてφ1・cont３が“０”レベルとなる
とゲートトランジスタ１６がオフ状態となり、時
刻t8において2・cont２が“０”レベルとなる
とゲートトランジスタ２０がオフ状態となる。こ
の時刻t8において、タイミング信号φ2が“１”レ
ベルとなり、ゲートトランジスタ１３1，１３2が
オン状態となつて再び内部データバス１２1，１
２2のプリチヤージが開始される。なお、ALU１
１における（AccA）＋１の演算時およびレジス
タ１８へのデータ転送時（t2〜t6）には、外部バ
ス動作により次のオペレーシヨンコードがフエツ
チされ、上記レジスタ１８からAccA１４へのデ
ータ転送時（t6〜t10）の間に、次のオペレーシヨ
ンコードがデコードされる。
上述したように、内部データバス１２1，１２2
は一度デイスチヤージされると次のタイミング信
号φ2の“１”レベルによつて再びプリチヤージ
されるまで“１”レベルにはならないので、
AccA１４から2・cont１のタイミングでデー
タを出力する場合には、AccA１４のデータが既
に確定している必要がある。従つて、AccA１４
の内容更新はφ1・cont３のタイミングであるの
で、その内容はデータが出力される１つ以上前の
マシンサイクルにおいてロードされている必要が
ある。
は一度デイスチヤージされると次のタイミング信
号φ2の“１”レベルによつて再びプリチヤージ
されるまで“１”レベルにはならないので、
AccA１４から2・cont１のタイミングでデー
タを出力する場合には、AccA１４のデータが既
に確定している必要がある。従つて、AccA１４
の内容更新はφ1・cont３のタイミングであるの
で、その内容はデータが出力される１つ以上前の
マシンサイクルにおいてロードされている必要が
ある。
ところで、マシンサイクル２における外部バス
動作およびマシンサイクル３における内部動作１
のデコード動作は空サイクルとなつているので、
理論的にはこの空サイクルで次の命令をフエツチ
し、デコードすることにより見かけ上の処理時間
を短縮できるが、実際には内部動作２において、
「（AccA）＋１→Ｓ」，「（Ｓ）→AccA」の２マシ
ンサイクル必要であるため、これは無駄となる。
そこで、内部動作のパスを増やし、「（Ｓ）→
AccA」と次の命令の実行を同時に行なえるよう
にすれば、INC Ａを１マシンサイクルで実行で
きることになるが、次の命令もINC Ａであつた
場合、「（Ｓ）→AccA」と「（AccA）＋１→Ｓ」
とが同時に行なわれることになり、「（Ｓ）→
AccA」によるAccA１４内のデータの確定は
φ1・cont3のタイミング（t6〜t7）であるのに対
し、「（AccA）＋１→Ｓ」のためにAccA１４の出
力側ゲートが開く（ゲートトランジスタ１５がオ
ン状態となる）のが2・cont２が“１”レベル
となる時刻t5〜t8であるので、古いデータによつ
て内部データバス１２1のプリチヤージが無効と
なつてしまう。
動作およびマシンサイクル３における内部動作１
のデコード動作は空サイクルとなつているので、
理論的にはこの空サイクルで次の命令をフエツチ
し、デコードすることにより見かけ上の処理時間
を短縮できるが、実際には内部動作２において、
「（AccA）＋１→Ｓ」，「（Ｓ）→AccA」の２マシ
ンサイクル必要であるため、これは無駄となる。
そこで、内部動作のパスを増やし、「（Ｓ）→
AccA」と次の命令の実行を同時に行なえるよう
にすれば、INC Ａを１マシンサイクルで実行で
きることになるが、次の命令もINC Ａであつた
場合、「（Ｓ）→AccA」と「（AccA）＋１→Ｓ」
とが同時に行なわれることになり、「（Ｓ）→
AccA」によるAccA１４内のデータの確定は
φ1・cont3のタイミング（t6〜t7）であるのに対
し、「（AccA）＋１→Ｓ」のためにAccA１４の出
力側ゲートが開く（ゲートトランジスタ１５がオ
ン状態となる）のが2・cont２が“１”レベル
となる時刻t5〜t8であるので、古いデータによつ
て内部データバス１２1のプリチヤージが無効と
なつてしまう。
上述したように処理時間の短縮が強く望まれて
いるにもかかわらず、従来のパイプライン制御方
式ではそれが困難であつた。
いるにもかかわらず、従来のパイプライン制御方
式ではそれが困難であつた。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、内部の処理時
間を短縮することなく見かけ上の処理時間を短縮
できるすぐれたパイプライン制御方式を提供する
ことである。
もので、その目的とするところは、内部の処理時
間を短縮することなく見かけ上の処理時間を短縮
できるすぐれたパイプライン制御方式を提供する
ことである。
すなわち、この発明においては、内部データバ
スを所定のタイミングでプリチヤージし、レジス
タから上記内部データバスに読み出したデータに
応じて内部データバスをデイスチヤージあるいは
プリチヤージ状態を保持して複数個の命令を同時
に先回り並行処理するパイプライン制御方式にお
いて、レジスタの内容を使用した以降のサイクル
で新しいデータが上記レジスタにロードされる命
令の場合、内部データバスのプリチヤージ期間中
にアキユームレータの入力ゲートを開き、その内
容を全ビツトプリチヤージレベルに設定するもの
で、これによつて、たとえ制御信号2・cont２
のタイミングで内部データバス１２2に古いデー
タが出力されてもこの内部データバスのプリチヤ
ージを無効とならないようにしたものである。
スを所定のタイミングでプリチヤージし、レジス
タから上記内部データバスに読み出したデータに
応じて内部データバスをデイスチヤージあるいは
プリチヤージ状態を保持して複数個の命令を同時
に先回り並行処理するパイプライン制御方式にお
いて、レジスタの内容を使用した以降のサイクル
で新しいデータが上記レジスタにロードされる命
令の場合、内部データバスのプリチヤージ期間中
にアキユームレータの入力ゲートを開き、その内
容を全ビツトプリチヤージレベルに設定するもの
で、これによつて、たとえ制御信号2・cont２
のタイミングで内部データバス１２2に古いデー
タが出力されてもこの内部データバスのプリチヤ
ージを無効とならないようにしたものである。
以下、この発明の一実施例について図面を参照
して説明する。第３図において、前記第１図と同
一構成部には同じ符号を付してその説明は省略す
る。すなわち、前記第１図におけるゲートトラン
ジスタ１６を制御信号φ1・cont３とφx・cont
３′との論理和で制御するためのオア回路２１を
設けたもので、その動作は第４図に示される。な
お、φx・cont３′はAccA１４を１度全ビツト
“１”にしてからロードする信号である。ここで
時刻t0〜t4までの動作は、前記第２図と同様であ
り、内部動作が増加してマシンサイクル２と３に
おける外部バス動作と内部動作１に次のオペレー
シヨンコードのフエツチとこのオペレーシヨンコ
ードのデコードが行なわれる点のみが異なる。時
刻t4においてタイミング信号φ2が“１”レベルと
なつてゲートトランジスタ１３1，１３2がオン状
態となり、内部データバスがプリチヤージされ
る。この時、制御信号φx・cont３′の“１”レベ
ルによつてゲートトランジスタ１６がオン状態と
なり、AccA１４には全ビツト“１”が書き込ま
れる。次に、時刻t5において2・cont２が“１”
レベルになると、ゲートトランジスタ２０がオン
状態となり、内部データバス１２2にレジスタ１
８から（AccA）＋１が出力される。この時、ゲ
ートトランジスタ１６がオン状態であるので上記
（AccA）＋１はAccA１４に書き込まれる。そし
て、時刻t8においてタイミング信号φ2が“１”レ
ベルとなると、ゲートトランジスタ１３1，１３2
がオン状態となり、内部データバス１２1，１２2
がプリチヤージされる。
して説明する。第３図において、前記第１図と同
一構成部には同じ符号を付してその説明は省略す
る。すなわち、前記第１図におけるゲートトラン
ジスタ１６を制御信号φ1・cont３とφx・cont
３′との論理和で制御するためのオア回路２１を
設けたもので、その動作は第４図に示される。な
お、φx・cont３′はAccA１４を１度全ビツト
“１”にしてからロードする信号である。ここで
時刻t0〜t4までの動作は、前記第２図と同様であ
り、内部動作が増加してマシンサイクル２と３に
おける外部バス動作と内部動作１に次のオペレー
シヨンコードのフエツチとこのオペレーシヨンコ
ードのデコードが行なわれる点のみが異なる。時
刻t4においてタイミング信号φ2が“１”レベルと
なつてゲートトランジスタ１３1，１３2がオン状
態となり、内部データバスがプリチヤージされ
る。この時、制御信号φx・cont３′の“１”レベ
ルによつてゲートトランジスタ１６がオン状態と
なり、AccA１４には全ビツト“１”が書き込ま
れる。次に、時刻t5において2・cont２が“１”
レベルになると、ゲートトランジスタ２０がオン
状態となり、内部データバス１２2にレジスタ１
８から（AccA）＋１が出力される。この時、ゲ
ートトランジスタ１６がオン状態であるので上記
（AccA）＋１はAccA１４に書き込まれる。そし
て、時刻t8においてタイミング信号φ2が“１”レ
ベルとなると、ゲートトランジスタ１３1，１３2
がオン状態となり、内部データバス１２1，１２2
がプリチヤージされる。
このような方式によれば、上述したようにパイ
プラインを一段余計に重量することができ、内部
の処理時間は同じままで、見かけ上の処理時間を
１マシンサイクル分短縮できる。すなわち、例え
ばINC Ａの命令の場合、「（AccA）＋１→Ｓ」の
サイクルにおいて、実際にはこのサイクル中の
φ1の“１”レベルの期間だけデータを保持して
いれば必ず次のサイクルで新しいデータがロード
されるので、内容が破壊されてもかまわないこと
になる。そこで、このような命令の場合には
AccAの内容を出力してしまつた後では、その内
容を全ビツト１にしても特に問題とはならない。
具体的に言えば、「（Ｓ）→AccA」において
AccAへのロード信号の前のサイクルのφ2の
“１”レベルへの立ち上がりから、このサイクル
におけるφ1の“０”レベルへの立ち下がりまで
とすれば、内部データバス１２2がプリチヤージ
されているので、AccA１４の内容は全ビツト
“１”となり、次にレジスタ１８から制御信号
２・cont２のタイミングでレジスタ１８に格納さ
れたデータが内部データバス１２2に出力される
と同時にAccA１４の内容が更新される。
プラインを一段余計に重量することができ、内部
の処理時間は同じままで、見かけ上の処理時間を
１マシンサイクル分短縮できる。すなわち、例え
ばINC Ａの命令の場合、「（AccA）＋１→Ｓ」の
サイクルにおいて、実際にはこのサイクル中の
φ1の“１”レベルの期間だけデータを保持して
いれば必ず次のサイクルで新しいデータがロード
されるので、内容が破壊されてもかまわないこと
になる。そこで、このような命令の場合には
AccAの内容を出力してしまつた後では、その内
容を全ビツト１にしても特に問題とはならない。
具体的に言えば、「（Ｓ）→AccA」において
AccAへのロード信号の前のサイクルのφ2の
“１”レベルへの立ち上がりから、このサイクル
におけるφ1の“０”レベルへの立ち下がりまで
とすれば、内部データバス１２2がプリチヤージ
されているので、AccA１４の内容は全ビツト
“１”となり、次にレジスタ１８から制御信号
２・cont２のタイミングでレジスタ１８に格納さ
れたデータが内部データバス１２2に出力される
と同時にAccA１４の内容が更新される。
以上説明したようにこの発明によれば、内部の
処理時間を短縮することなく見かけ上の処理時間
を短縮できるすぐれたパイプライン制御方式が得
られる。
処理時間を短縮することなく見かけ上の処理時間
を短縮できるすぐれたパイプライン制御方式が得
られる。
第１図は従来のパイプライン制御方式を説明す
るための回路図、第２図は上記第１図の動作を説
明するためのタイミングチヤート、第３図はこの
発明の一実施例に係るパイプライン制御方式を説
明するための回路図、第４図は上記第３図の回路
の動作を説明するためのタイミングチヤートであ
る。 １１…算術論理演算ユニツト（ALU）、１２1，
１２2…内部データバス、１３1，１３2…プリチ
ヤージ用のゲートトランジスタ、１４…アキユー
ムレータ（レジスタ）、１５…アキユームレータ
の出力ゲートトランジスタ、１６…アキユームレ
ータの入力ゲートトランジスタ、φ1，φ2…タイ
ミング信号、2・cont１，2・cont２，φ1・
cont３…制御信号。
るための回路図、第２図は上記第１図の動作を説
明するためのタイミングチヤート、第３図はこの
発明の一実施例に係るパイプライン制御方式を説
明するための回路図、第４図は上記第３図の回路
の動作を説明するためのタイミングチヤートであ
る。 １１…算術論理演算ユニツト（ALU）、１２1，
１２2…内部データバス、１３1，１３2…プリチ
ヤージ用のゲートトランジスタ、１４…アキユー
ムレータ（レジスタ）、１５…アキユームレータ
の出力ゲートトランジスタ、１６…アキユームレ
ータの入力ゲートトランジスタ、φ1，φ2…タイ
ミング信号、2・cont１，2・cont２，φ1・
cont３…制御信号。
Claims (1)
- １ 内部データバスを所定のタイミングでプリチ
ヤージし、レジスタから上記内部データバスに読
み出したデータに応じて内部データバスをデイス
チヤージあるいはプリチヤージ状態を保持して複
数個の命令を同時に先回り並行処理するパイプラ
イン制御方式において、レジスタの内容を使用し
た以降のサイクルで新しいデータが上記レジスタ
にロードされる命令の場合、内部データバスのプ
リチヤージ期間中にレジスタの入力ゲート開き、
その内容を全ビツトプリチヤージレベルに設定す
ることを特徴とするパイプライン制御方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182604A JPS6074034A (ja) | 1983-09-30 | 1983-09-30 | パイプライン制御方式 |
| DE19843435741 DE3435741A1 (de) | 1983-09-30 | 1984-09-28 | Datenprozessor |
| US07/085,244 US4780807A (en) | 1983-09-30 | 1987-08-11 | Pipeline processor with overlapped fetch and execute cycles |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182604A JPS6074034A (ja) | 1983-09-30 | 1983-09-30 | パイプライン制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074034A JPS6074034A (ja) | 1985-04-26 |
| JPH0210454B2 true JPH0210454B2 (ja) | 1990-03-08 |
Family
ID=16121188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182604A Granted JPS6074034A (ja) | 1983-09-30 | 1983-09-30 | パイプライン制御方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4780807A (ja) |
| JP (1) | JPS6074034A (ja) |
| DE (1) | DE3435741A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0823821B2 (ja) * | 1988-04-21 | 1996-03-06 | 松下電器産業株式会社 | マイクロコンピュータ |
| JPH02140700U (ja) * | 1989-04-20 | 1990-11-26 | ||
| JP2616017B2 (ja) * | 1989-06-19 | 1997-06-04 | 日本電気株式会社 | ダイナミック演算装置 |
| KR0180578B1 (ko) * | 1994-06-07 | 1999-05-15 | 모리시다 요이치 | 데이터처리장치 |
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- 1984-09-28 DE DE19843435741 patent/DE3435741A1/de active Granted
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1987
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