JPS6134168B2 - - Google Patents
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- JPS6134168B2 JPS6134168B2 JP7657281A JP7657281A JPS6134168B2 JP S6134168 B2 JPS6134168 B2 JP S6134168B2 JP 7657281 A JP7657281 A JP 7657281A JP 7657281 A JP7657281 A JP 7657281A JP S6134168 B2 JPS6134168 B2 JP S6134168B2
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- JP
- Japan
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- register
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- input
- address
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- 238000000034 method Methods 0.000 claims description 12
- 230000003111 delayed effect Effects 0.000 claims description 4
- 230000001934 delay Effects 0.000 claims description 2
- 238000007796 conventional method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/355—Indexed addressing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/35—Indirect addressing
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明は、データ処理装置におけるレジスタの
入出力制御の方式に関する。
入出力制御の方式に関する。
データ処理装置においては、レジスタに対する
入出力を行なう処理を実行する機会が多く、その
際には入力レジスタと出力レジスタの一方または
両方を指定する必要がある。
入出力を行なう処理を実行する機会が多く、その
際には入力レジスタと出力レジスタの一方または
両方を指定する必要がある。
このようなレジスタ指定のやり方として、入力
レジスタ指定用と出力レジスタ指定用に別々のレ
ジスタアドレス部を命令に持たせる方式と、レジ
スタアドレス部を１つだけ命令に持たせる方式と
がある。
レジスタ指定用と出力レジスタ指定用に別々のレ
ジスタアドレス部を命令に持たせる方式と、レジ
スタアドレス部を１つだけ命令に持たせる方式と
がある。
２組のレジスタアドレス部を命令に持さてる方
式は、入力レジスタと出力レジスタを全く別個に
指定できるため、処理速度の面では有利である。
しかし命令の語長が長くなるため、データ処理装
置のハードウエア規模が増大してコストを上昇さ
せるため、マイクロプロセツサなどコスト低減の
要求が強いものには不利である。
式は、入力レジスタと出力レジスタを全く別個に
指定できるため、処理速度の面では有利である。
しかし命令の語長が長くなるため、データ処理装
置のハードウエア規模が増大してコストを上昇さ
せるため、マイクロプロセツサなどコスト低減の
要求が強いものには不利である。
一方、命令にレジスタアドレス部を１つだけ持
たせるものとして、従来次の２つの方式があつ
た。
たせるものとして、従来次の２つの方式があつ
た。
１つは、命令にレジスタアドレス部に対応して
１組のアドレス信号だけを発生し、このアドレス
信号で指定されたレジスタに対し、１サイクル期
間内に別の信号で入力動作と出力動作とを指定す
る方式である。この方式は、指定されたレジスタ
の出力と入力の動作が終了するまでその命令を命
令レジスタに保持しておく必要があり、１サイク
ルでレジスタの出力と入力が完了しない場合は、
次のサイクルで次の命令を実行することが不可能
になる。
１組のアドレス信号だけを発生し、このアドレス
信号で指定されたレジスタに対し、１サイクル期
間内に別の信号で入力動作と出力動作とを指定す
る方式である。この方式は、指定されたレジスタ
の出力と入力の動作が終了するまでその命令を命
令レジスタに保持しておく必要があり、１サイク
ルでレジスタの出力と入力が完了しない場合は、
次のサイクルで次の命令を実行することが不可能
になる。
もう１つは、命令のレジスタアドレス部にした
かつて出力アドレス信号を発生させ、それに遅れ
て同一アドレス値の入力アドレス信号を有効に
し、同一レジスタに対して出力動作と入力動作を
順番に行なわせる方式である。この方式は、レジ
スタの内容を出力したのちデータを入力する命令
では問題ないが、レジスタにデータを入力するば
けの命令の場合は、入力タイミングが遅れるとい
う欠点がある。
かつて出力アドレス信号を発生させ、それに遅れ
て同一アドレス値の入力アドレス信号を有効に
し、同一レジスタに対して出力動作と入力動作を
順番に行なわせる方式である。この方式は、レジ
スタの内容を出力したのちデータを入力する命令
では問題ないが、レジスタにデータを入力するば
けの命令の場合は、入力タイミングが遅れるとい
う欠点がある。
本発明の目的は、前述のような従来方式の欠点
を解決したレジスタ制御方式を提供することにあ
り、さらに詳細には、命令中のレジスタアドレス
部が１つで、かつ従来よりも処理を高速化できる
改善されたレジスタ制御方式を提供することにあ
る。
を解決したレジスタ制御方式を提供することにあ
り、さらに詳細には、命令中のレジスタアドレス
部が１つで、かつ従来よりも処理を高速化できる
改善されたレジスタ制御方式を提供することにあ
る。
しかして本発明にあつては、命令レジスタにセ
ツトされた命令のレジスタアドレス部（１つ）は
第１、第２、第３の回路に入力される。第１の回
路は、入力されたレジスタアドレス部で指定され
たレジスタを選択して、その内容を出力させる。
第２の回路は入力されたレジスタアドレス部を所
定時間遅延して第３の回路に入力する。第３の回
路は、命令レジスタにセツトされた命令の種類に
よつて命令レジスタから直接与えられるレジスタ
アドレス部と第２の回路で遅延されて与えられる
レジスタアドレス部のいずれか一方を選択し、第
４の回路に入力する。第４の回路は、第３の回路
から与えられるレジスタアドレス部によつて指定
されるレジスタを選択し、それにデータを入力さ
せる。
ツトされた命令のレジスタアドレス部（１つ）は
第１、第２、第３の回路に入力される。第１の回
路は、入力されたレジスタアドレス部で指定され
たレジスタを選択して、その内容を出力させる。
第２の回路は入力されたレジスタアドレス部を所
定時間遅延して第３の回路に入力する。第３の回
路は、命令レジスタにセツトされた命令の種類に
よつて命令レジスタから直接与えられるレジスタ
アドレス部と第２の回路で遅延されて与えられる
レジスタアドレス部のいずれか一方を選択し、第
４の回路に入力する。第４の回路は、第３の回路
から与えられるレジスタアドレス部によつて指定
されるレジスタを選択し、それにデータを入力さ
せる。
以下、実施例について本発明を具体的に説明す
る。
る。
第１図は本発明の一実施例であるデータ処理装
置の、レジスタ制御に関係する部分のブロツク図
である。
置の、レジスタ制御に関係する部分のブロツク図
である。
３は命令レジスタで、図示しない部分より毎サ
イクル命令がセツトされる。この命令はレジスタ
アドレス部を１つだけ持つており、このレジスタ
アドレス部の信号はライン２を通じて出力アドレ
スデコーダ８、遅延回路５、および選択回路６に
入力される。遅延回路５はレジスタ（Ａ）５Ａと
レジスタ（Ｂ）５Ｂの２段から成り、入力された
レジスタアドレス部信号は１サイクル（第２図参
照）だけ遅れて選択回路６に伝達する。
イクル命令がセツトされる。この命令はレジスタ
アドレス部を１つだけ持つており、このレジスタ
アドレス部の信号はライン２を通じて出力アドレ
スデコーダ８、遅延回路５、および選択回路６に
入力される。遅延回路５はレジスタ（Ａ）５Ａと
レジスタ（Ｂ）５Ｂの２段から成り、入力された
レジスタアドレス部信号は１サイクル（第２図参
照）だけ遅れて選択回路６に伝達する。
選択回路６は命令レジスタ３にセツトされた命
令の種類に応じて、ライン２上の信号または遅延
レジスタ（Ｂ）５Ｂの出力信号のいずれか一方を
選択し、入力アドレス信号としてライン１に出力
する。命令の種類はライン４の信号（命令のある
ビツト）によつて選択回路６に伝達される。すな
わち、レジスタの入力動作だけを伴なう命令の場
合はライン４が“０”になり、選択回路６はライ
ン２の信号を選択する。つまり、命令レジスタ３
内の命令のレジスタアドレス部を直接選択する。
逆に、レジスタの出力動作だけ、または出力動作
と入力動作の両方を伴なう命令の場合は、ライン
４は“１”になり、選択回路６は遅延レジスタ
（Ｂ）５Ｂの出力信号（１サイクル前のサイクル
の命令のレジスタアドレス部）を選択する。
令の種類に応じて、ライン２上の信号または遅延
レジスタ（Ｂ）５Ｂの出力信号のいずれか一方を
選択し、入力アドレス信号としてライン１に出力
する。命令の種類はライン４の信号（命令のある
ビツト）によつて選択回路６に伝達される。すな
わち、レジスタの入力動作だけを伴なう命令の場
合はライン４が“０”になり、選択回路６はライ
ン２の信号を選択する。つまり、命令レジスタ３
内の命令のレジスタアドレス部を直接選択する。
逆に、レジスタの出力動作だけ、または出力動作
と入力動作の両方を伴なう命令の場合は、ライン
４は“１”になり、選択回路６は遅延レジスタ
（Ｂ）５Ｂの出力信号（１サイクル前のサイクル
の命令のレジスタアドレス部）を選択する。
入力アドレスデコーダ７は、ライン１で与えら
れる信号（入力アドレス信号）をデコードし（命
令のレジスタアドレス部は、エンコードされてい
るものとする）、レジスト群１０の中の１つのレ
ジスタを選択し、そのクロツク入力に選択信号を
与える。これにより、この選択されたレジスタに
入力データバス９の内容がセツトされる。
れる信号（入力アドレス信号）をデコードし（命
令のレジスタアドレス部は、エンコードされてい
るものとする）、レジスト群１０の中の１つのレ
ジスタを選択し、そのクロツク入力に選択信号を
与える。これにより、この選択されたレジスタに
入力データバス９の内容がセツトされる。
出力アドレスデコーダ８は、常にライン２上の
信号を出力アドレス信号として受け、それをデコ
ードすることにより、レジスト群１０の出力ゲー
トであるアンドゲート群１１の中の１つのアンド
ゲートに選択信号を与える。この選択信号が与え
られるアンドゲートに対応するレジスタの内容
が、オアゲート１２を通じて出力データバス１３
に出力される。
信号を出力アドレス信号として受け、それをデコ
ードすることにより、レジスト群１０の出力ゲー
トであるアンドゲート群１１の中の１つのアンド
ゲートに選択信号を与える。この選択信号が与え
られるアンドゲートに対応するレジスタの内容
が、オアゲート１２を通じて出力データバス１３
に出力される。
次に、第２図のタイミング図を参照しながら、
本実施例におけるレジスタ制御動作を説明する。
本実施例におけるレジスタ制御動作を説明する。
第２図における最初のサイクルで命令レジスタ
３にセツトされた命令Ｏが、レジスタの出力動作
と入力動作の両方を要求するものであるとする。
この命令Ｏのレジスタアドレス部の他RA０は、
出力アドレスとして出力アドレスデコーダ８に入
力され、レジスト群１０中のアドレスRA０のレ
ジスタに対応する選択信号が出され、そのレジス
タの内容が出力データバス１３へ読み出される。
３にセツトされた命令Ｏが、レジスタの出力動作
と入力動作の両方を要求するものであるとする。
この命令Ｏのレジスタアドレス部の他RA０は、
出力アドレスとして出力アドレスデコーダ８に入
力され、レジスト群１０中のアドレスRA０のレ
ジスタに対応する選択信号が出され、そのレジス
タの内容が出力データバス１３へ読み出される。
一方、信号４が“１”であるため、選択回路６
は遅延回路５側を選択している。したがつて、当
該サイクルでは入力アドレスデコーダ７には入力
アドレスRA０が与えられず、レジスト群１０の
いずれのレジスタに対してもデータ入力動作は行
なわれない。
は遅延回路５側を選択している。したがつて、当
該サイクルでは入力アドレスデコーダ７には入力
アドレスRA０が与えられず、レジスト群１０の
いずれのレジスタに対してもデータ入力動作は行
なわれない。
次のサイクルで命令レジスタ３にセツトされた
命令１も、レジスタの出力と入力の両方を要求す
るものとする。この命令１のレジスタアドレス部
の値RA１は出力アドレスとして直ちに出力アド
レスデコーダ８でデコードされ、対応するレジス
タの内容が出力される。またライン４が“１”で
あるから、選択回路６は遅延回路５によつて遅延
された前サイクルの命令０のレジスタアドレス部
の値RA０を入力アドレスとして入力アドレスデ
コーダ７に入力する。したがつて、アドレスRA
０のレジスタに対し、データバス９の内容が入力
される。
命令１も、レジスタの出力と入力の両方を要求す
るものとする。この命令１のレジスタアドレス部
の値RA１は出力アドレスとして直ちに出力アド
レスデコーダ８でデコードされ、対応するレジス
タの内容が出力される。またライン４が“１”で
あるから、選択回路６は遅延回路５によつて遅延
された前サイクルの命令０のレジスタアドレス部
の値RA０を入力アドレスとして入力アドレスデ
コーダ７に入力する。したがつて、アドレスRA
０のレジスタに対し、データバス９の内容が入力
される。
次のサイクルの命令２は、レジスタの出力動作
のみを要求する命令だとする。この命令２のレジ
スタアドレス部の値RA２を出力アドレスとし
て、アドレスRA２のレジスタの内容が直ちに出
力データレジスタ１３に読み出される。またライ
ン４は“１”であるから、前サイクルの命令１の
レジスタアドレス部の値RA１が選択回路６より
入力アドレスとして入力アドレスデコーダ７に入
力され、アドレスRA１のレジスタに入力データ
バス９の内容が書き込まれる。
のみを要求する命令だとする。この命令２のレジ
スタアドレス部の値RA２を出力アドレスとし
て、アドレスRA２のレジスタの内容が直ちに出
力データレジスタ１３に読み出される。またライ
ン４は“１”であるから、前サイクルの命令１の
レジスタアドレス部の値RA１が選択回路６より
入力アドレスとして入力アドレスデコーダ７に入
力され、アドレスRA１のレジスタに入力データ
バス９の内容が書き込まれる。
次のサイクルの命令３は、レジスタへの入力動
作のみを要求する命令だとする。この場合ライン
４は“０”になる。したがつて、当該命令３のレ
ジスタアドレス部の値RA３が入力アドレスとし
て、選択回路６を通じて入力アドレスデコーダ７
に直ちに入力され、アドレスRA３のレジスタに
データが入力される。
作のみを要求する命令だとする。この場合ライン
４は“０”になる。したがつて、当該命令３のレ
ジスタアドレス部の値RA３が入力アドレスとし
て、選択回路６を通じて入力アドレスデコーダ７
に直ちに入力され、アドレスRA３のレジスタに
データが入力される。
このように、あるサイクルの命令で指定したレ
ジスタに対し、現サイクルで出力動作を行なわ
せ、次サイクルで入力動作を行なわせたり、ある
いは、あるサイクルの命令で指定したレジスタに
対し、そのサイクルで入力動作を行なわせたりで
きる。したがつて、あるサイクルであるレジスタ
の内容を読み出し、その読み出しデータの演算を
行ない、次のサイクルでその演算結果を該レジス
タに入力し、同時に次の命令の実行を開始して、
別のレジスタの内容を読み出すというような処理
方法が可能である。このような処理の命令は、従
来方式では２サイクルを要したが、前述のように
本発明によれば、演算結果のレジスタへの入力
と、次命令のレジスタ出力とを並行して行なわせ
ることができるから、実質的に１サイクルで実行
したと同等である。
ジスタに対し、現サイクルで出力動作を行なわ
せ、次サイクルで入力動作を行なわせたり、ある
いは、あるサイクルの命令で指定したレジスタに
対し、そのサイクルで入力動作を行なわせたりで
きる。したがつて、あるサイクルであるレジスタ
の内容を読み出し、その読み出しデータの演算を
行ない、次のサイクルでその演算結果を該レジス
タに入力し、同時に次の命令の実行を開始して、
別のレジスタの内容を読み出すというような処理
方法が可能である。このような処理の命令は、従
来方式では２サイクルを要したが、前述のように
本発明によれば、演算結果のレジスタへの入力
と、次命令のレジスタ出力とを並行して行なわせ
ることができるから、実質的に１サイクルで実行
したと同等である。
また前述のように、レジスタへの入力動作だけ
を要求する命令の場合は、そのサイクルでレジス
タ入力を直ちに実行でき、従来方式のような入力
タイミングの遅れは避け得る。
を要求する命令の場合は、そのサイクルでレジス
タ入力を直ちに実行でき、従来方式のような入力
タイミングの遅れは避け得る。
以上に述べたように、本発明によるレジスタ制
御方式によれば、レジスタアドレス部が１つの命
令形式を用いた従来方式よりも、処理速度を大幅
に改善でき、その効果は極めて大きい。
御方式によれば、レジスタアドレス部が１つの命
令形式を用いた従来方式よりも、処理速度を大幅
に改善でき、その効果は極めて大きい。
第１図は本発明の一実施例を示すブロツク図、
第２図は同実施例の動作を説明するためのタイミ
ング図である。 ３……命令アドレス信号、５……遅延回路、６
……選択回路、７……入力アドレスデコーダ、８
……出力アドレスデコーダ、９……入力データバ
ス、１０……レジスト群、１１……アンドゲート
群、１２……オアゲート、１３……出力データバ
ス。
第２図は同実施例の動作を説明するためのタイミ
ング図である。 ３……命令アドレス信号、５……遅延回路、６
……選択回路、７……入力アドレスデコーダ、８
……出力アドレスデコーダ、９……入力データバ
ス、１０……レジスト群、１１……アンドゲート
群、１２……オアゲート、１３……出力データバ
ス。
Claims (1)
- １ 命令レジスタにセツトされた命令のレジスタ
アドレス部で指定される１つのレジスタをレジス
タ群から選択し、選択したレジスタの内容を出力
させる第１の回路と、該命令レジスタにセツトさ
れた命令のレジスタアドレス部を所定時間遅延し
て出力する第２の回路と、該命令レジスタにセツ
トされた命令の種類に応じて、該命令のレジスタ
アドレス部または該第２の回路で遅延されたレジ
スタアドレス部の一方を選択する第３の回路と、
該第３の回路で選択されたレジスタアドレス部で
指定される１つのレジスタを該レジスタ群から選
択し、そのレジスタにデータを入力させる第４の
回路とを備え、命令の１つのレジスタアドレス部
を入力レジスタと出力レジスタの両方の指定に共
用することを特徴とするレジスタ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7657281A JPS57191753A (en) | 1981-05-22 | 1981-05-22 | Register controlling system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7657281A JPS57191753A (en) | 1981-05-22 | 1981-05-22 | Register controlling system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57191753A JPS57191753A (en) | 1982-11-25 |
| JPS6134168B2 true JPS6134168B2 (ja) | 1986-08-06 |
Family
ID=13608947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7657281A Granted JPS57191753A (en) | 1981-05-22 | 1981-05-22 | Register controlling system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57191753A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0362382U (ja) * | 1989-10-20 | 1991-06-18 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61211741A (ja) * | 1985-03-15 | 1986-09-19 | Sanyo Electric Co Ltd | マイクロコンピユ−タ |
| JPS62102354A (ja) * | 1985-10-29 | 1987-05-12 | Fujitsu Ltd | アクセス制御方式 |
-
1981
- 1981-05-22 JP JP7657281A patent/JPS57191753A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0362382U (ja) * | 1989-10-20 | 1991-06-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57191753A (en) | 1982-11-25 |
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