JPH0619705A - パイプライン制御方式 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、情報処理装置においてのパイプライ
ン制御方式に関し、高速にパイプライン処理を実行でき
るようにすることを目的とする。 【構成】パイプラインに投入される可能性のある命令の
演算実行ステートの最大サイクル数がＫサイクルで、最
小サイクル数がＬサイクルであるときに、演算結果デー
タを遅延させる（Ｋ−Ｌ）個のレジスタ手段９と、パイ
プラインに投入される命令がその先行する命令よりも少
ないサイクル数で演算実行ステートを終了するか否かを
検出する検出手段３と、検出手段３が少ないことを検出
するときに、その２つのサイクル数の差分値を算出する
算出手段４とを備え、算出手段４の算出する差分サイク
ル値分、レジスタ手段９を使って演算結果データ／条件
コード・割込情報を遅延させることで、パイプラインに
投入される命令を先行命令と同一の演算実行ステート数
でもって実行していくように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置において
のパイプライン制御方式に関し、特に、パイプラインに
投入される命令の演算実行ステートのサイクル数を変更
することで、パイプライン処理を高速に実行していく構
成を採るときにあって、これを普遍的な構成で実現する
とともに、小さなマイクロプログラム容量でもって実現
するパイプライン制御方式に関するものである。

【０００２】パイプライン処理とは、１つの命令処理を
複数の処理に分割して、複数の命令処理を並列に実行す
る処理方式である。図７に、６段で構成されるパイプラ
イン処理の一例を示す。この分割された複数の処理は、
各々ステートという名前で区別される。

【０００３】図７の例では、パイプライン処理は、Ｄス
テート、Ａステート、Ｔステート、Ｂステート、Ｅステ
ート、Ｗステートの各ステートを順次通過することによ
り処理される。このＤステートでは、命令のデコード、
Ａステートではアドレス計算、ＴステートではＴＬＢの
索引、Ｂステートではキャッシュのリード、Ｅステート
では演算の実行、Ｗステートでは演算結果のレジスタへ
の格納が行われる。ここで、複数の命令処理間で同一の
ステートがセットされることはない。また、１ステート
が処理される時間を１マシンサイクルと呼ぶが、理想的
にパイプライン処理が動作すれば、Ｎ個の命令がＮマシ
ンサイクルで終了するように見えるのである。

【０００４】このようなパイプライン処理では、可能な
限り命令を高速に実行できる構成を構築していく必要が
ある。

【０００５】

【従来の技術】パイプライン処理を行う情報処理装置に
おいて、パイプライン処理を理想的に動作させることを
妨げる要因として、パイプライン・インタロックが存在
する。この代表例として、演算が１サイクルで終わらな
いためのＥステート・インタロックがある。例えば、浮
動少数点命令の処理では、Ｅサイクルの演算が１サイク
ルで終わらないために、図８に示すように、１サイクル
毎に命令を処理することができないことが起こる。この
図８の例では、６番目の命令開始が図７と比べて１サイ
クル遅れてしまう。

【０００６】このため、高速性を要求される情報処理装
置においては、このような不都合を解消するために、演
算実行ステートを複数段数構成でもってパイプライン化
することにより、１サイクル毎の命令処理を実現してい
る。すなわち、例えば、図９に示すように、演算実行ス
テートを更にＥステート、Ｖステートに分割する構成を
採ることで、１サイクル毎のパイプライン処理を実現し
ているのである。

【０００７】しかしながら、このような技術において
も、なお、Ｖステート付き命令と、Ｖステートなし命令
を続けて実行した場合には、ロスタイムを生じてしま
う。図１０に、この一例を図示する。ここで、命令１が
Ｖステート付き命令であり、命令２がＶステートなし命
令である。

【０００８】このようなケースにおいて、ロスタイムを
減じるためには、Ｖステート付き命令の直後のＶステー
トなし命令を、Ｖステート付き命令として実行する構成
を採ることが考えられる。この構成を採用すると、図１
０のパイプライン処理を例にして説明するならば、命令
２をＶステート付き命令として実行することで、図９に
示すような理想的なパイプライン動作を行わせることが
できるようになるのである。

【０００９】特開平２-69825号公報に、この構成を示唆
する発明が開示されている。すなわち、この発明では、
メモリのデータを演算器をスルーで通過させていく構成
を採ることで、Ｖステート付き命令の直後のＶステート
なし命令を、Ｖステート付き命令として実行する点が開
示されている。そして、この発明では、更に、Ｖステー
トを付けるか付けないかを可変にすることとして、その
命令の前にＶステートなし命令が実行された場合、Ｖス
テート可変命令をＶステートなし命令として実行するこ
とにより、ロスタイムを減ずることが述べられている。

【００１０】しかしながら、この発明では、演算器をデ
ータスルーで通過させていく命令、すなわち、演算を行
わない命令しか、このようなＶステート可変制御を行う
ことができないという欠点がある。

【００１１】一方、特開昭59-2134 号公報に開示される
発明は、演算結果を保持するシフトレジスタを用意（特
開平２-69825号公報の発明では備えていない）して、最
大の演算パイプラインサイクル数より少ない実行サイク
ル数で実行できる命令を、より多くの演算パイプライン
サイクル数で実行することにより、命令の逐次処理原則
を守りながらパイプライン処理を行うことを開示してい
る。

【００１２】しかしながら、この発明では、演算パイプ
ライン処理を行う命令は全て同一実行サイクル数で演算
処理を行う構成を採用している。従って、演算パイプラ
イン処理が可能で、かつ必要以上に実行サイクル数を延
ばして実行される命令の直後に、演算パイプライン処理
が不可能な命令が実行されると、不要なインタロックを
引き起こす可能性がある。

【００１３】すなわち、最短１サイクルで演算実行が可
能であるとともに、演算パイプライン処理が可能であ
り、常に２サイクルで演算実行される命令１の直後に、
演算パイプライン処理が不可能な命令２が続くと、下記
に示すように、 命令１ Ｄ Ａ Ｔ Ｂ Ｅ Ｖ Ｗ 命令２ Ｄ Ａ Ｔ Ｂ Ｂ Ｅ Ｗ Ｂサイクルでインタロックされて、演算開始時期が遅ら
されることになる。この発明では、このような性能低下
を、複数の命令終了宣言手段を備えることにより、次命
令の実行開始サイクルを可変とすることとして削減し得
ることを示している。

【００１４】しかしながら、このように複数の命令終了
宣言手段を備えることにより次命令の実行開始サイクル
を可変とすることは、命令の演算開始時期決定の制御機
構を複雑なものにすることになる。通常、命令の演算開
始時期決定の制御機構は、レジスタ干渉検出等複雑な制
御回路を含みやすいところであり、極力回路の簡素化が
望まれているところでもある。

【００１５】

【発明が解決しようとする課題】次に、図１１に従っ
て、シフトレジスタを用いてデータを遅延するときに用
いられている従来技術について説明する。

【００１６】この図１１は、演算実行ステートを実行す
る回路構成を示すものであり、６０，６１は入力データ
レジスタ、６２は１サイクルで演算を行う演算器、６３
は２サイクルで演算を行う演算器、６４は３サイクルで
演算を行う演算器、６５，６６は遅延レジスタ、６７は
出力データレジスタである。すなわち、この例では、パ
イプラインに投入される可能性のある命令の演算実行ス
テートの最大サイクル数が３サイクルであることを想定
している。

【００１７】このような回路構成を採るときにあって、
パイプラインに投入される命令が１サイクルで演算を行
う命令である場合にあって、これを１サイクルでもって
実行する場合には、演算器６２で得た演算結果データを
直接出力データレジスタ６７にセットし、一方、これを
２サイクルでもって実行する場合には、演算器６２で得
た演算結果データを遅延レジスタ６５で１サイクル分遅
延させてから出力データレジスタ６７にセットし、ま
た、３サイクルでもって実行する場合には、演算器６２
で得た演算結果データを先ず最初に遅延レジスタ６５で
１サイクル分遅延させ、次に遅延レジスタ６６でもう１
サイクル分遅延させてから出力データレジスタ６７にセ
ットすることで行う。

【００１８】また、パイプラインに投入される命令が２
サイクルで演算を行う命令である場合にあって、これを
２サイクルでもって実行する場合には、演算器６３で得
た演算結果データを直接出力データレジスタ６７にセッ
トし、一方、これを３サイクルでもって実行する場合に
は、演算器６３で得た演算結果データを遅延レジスタ６
６で１サイクル分遅延させてから出力データレジスタ６
７にセットすることで行う。そして、パイプラインに投
入される命令が３サイクルで演算を行う命令である場合
には、演算器６４で得た演算結果データを直接出力デー
タレジスタ６７にセットすることで行う。

【００１９】このような各演算器６２，６３，６４から
のデータを、いつ、どのレジスタ６５，６６に書き込む
のかを制御する処理をマイクロプログラムで行うことが
可能である。すなわち、命令のオペコードに従って、所
望の制御処理を実行するマイクロプログラムを読み出す
構成を採って、このマイクロプログラムに従って、上述
のような遅延動作を実現することが可能である。

【００２０】しかしながら、このようなマイクロプログ
ラムに従って、可変Ｖサイクル制御を実現する場合に
は、簡単なハードウェア構成でこれを行うことが可能と
なるものの、マイクロプログラムの容量の増加を招くと
いう欠点が生ずる。例えば、上述のように、パイプライ
ンに投入される可能性のある命令の演算実行ステートの
最大サイクル数が３サイクルである場合に、１サイクル
で演算結果を出力できるという命令に対しては、１サイ
クル、２サイクル、３サイクルのオペレーションを行う
３種類のマイクロプログラムを用意しなければならない
のである。

【００２１】使用頻度の高い一般命令の多くが１サイク
ル、２サイクル命令であることを考慮すると、このよう
なマイクロプログラム容量の増加は避けることができな
い。これから、従来技術に従って演算結果データのシフ
ト動作をマイクロプログラムで行う構成を採るならば、
現実的な実現手段としては可変Ｖサイクル命令の数を著
しく制限せざるを得ないのが実情である。

【００２２】本発明はかかる事情に鑑みてなされたもの
であって、パイプラインに投入される命令の演算実行ス
テートのサイクル数を変更することで、パイプライン処
理を高速に実行していく構成を採るときにあって、これ
を普遍的な構成で実現するとともに、小さなマイクロプ
ログラム容量でもって実現する新たなパイプライン制御
方式の提供を目的とするものである。

【００２３】

【課題を解決するための手段】図１に本発明の原理構成
を図示する。図中、１は情報処理装置、２は情報処理装
置１の備える本発明に係るパイプライン処理実行手段で
ある。このパイプライン処理実行手段２は、複数のマシ
ンサイクルからなる演算実行ステートを実行する。

【００２４】３はパイプライン処理実行手段２の備える
検出手段であって、演算実行ステートよりも前段に展開
されて、パイプラインに投入される命令が、その命令に
先行する命令よりも少ないサイクル数でもって演算実行
ステートを終了するものなのか否かを検出するもの、４
はパイプライン処理実行手段２の備える算出手段であっ
て、演算実行ステートよりも前段に展開されて、検出手
段３が少ないサイクル数を検出するときに、その２つの
サイクル数の差分値を算出するもの、５はパイプライン
処理実行手段２の備える生成手段であって、演算実行ス
テートよりも前段に展開されて、算出手段４の算出する
差分サイクル数値に応じたコード信号を生成するもので
ある。

【００２５】６はパイプライン処理実行手段２の備える
制御記憶であって、演算実行ステートよりも前段に展開
されて、命令のオペコードに対して一意に用意されるマ
イクロプログラムを管理するものである。このマイクロ
プログラムは、後述するレジスタ手段９を制御するため
の制御信号として用いられることになる。

【００２６】７はパイプライン処理実行手段２の備える
演算実行手段であって、複数のマシンサイクルからなる
演算実行ステートを実行するもの、８は演算実行手段７
の備える演算手段であって、パイプラインに投入される
可能性のある命令の示す演算実行ステート数の種類分の
演算器から構成されて、演算処理を実行するものであ
る。

【００２７】９は演算実行手段７の備えるレジスタ手段
であって、パイプラインに投入される可能性のある命令
の演算実行ステートの最大サイクル数をＫサイクル、最
小サイクル数をＬサイクルで表すならば、（Ｋ−Ｌ）個
のレジスタ手段から構成されて、演算手段８の出力する
演算結果データを遅延させるものである。この（Ｋ−
Ｌ）個のレジスタ構成に従うレジスタ手段９に従って、
（Ｋ−Ｌ＋１）通りの遅延モードを実現する（Ｋ−Ｌ＋
１）通りのレジスタ選択モードが用意されることにな
る。

【００２８】ここで、パイプライン処理実行手段２の処
理対象となるものは、演算結果データの他に条件コード
及び割込情報がある。

【００２９】

【作用】本発明では、検出手段３の検出処理に従って、
パイプラインに投入される命令がその命令に先行する命
令よりも少ないサイクル数でもって演算実行ステートを
終了するものであることが検出されると、算出手段４
は、その２つのサイクル数の差分値を算出し、この差分
サイクル数値の算出処理を受けて、生成手段５は、（Ｋ
−Ｌ＋１）通りのレジスタ選択モードの内の１つを選択
するためのコード信号を生成する。

【００３０】一方、制御記憶６は、パイプラインに投入
される命令のオペコードにより索引されて、そのオペコ
ードに応じたマイクロプログラムを読み出す。このマイ
クロプログラムは命令のオペコードに対して一意に用意
されるものであることから、１サイクルで演算を実行す
る命令であるときには、それに固有のマイクロプログラ
ムが読み出され、２サイクルで演算を実行する命令であ
るときには、それに固有のマイクロプログラムが読み出
されることになる。

【００３１】このようにして、生成手段５からコード信
号が出力され、制御記憶６からレジスタ手段９の制御信
号となるマイクロプログラムが出力されると、レジスタ
手段９は、このコード信号と制御信号とに従って、演算
手段８の出力する演算結果データを遅延することで、パ
イプラインに投入される命令がＮサイクルの演算実行ス
テートを持ち、その命令に先行する命令がそれより長い
Ｍサイクルの演算実行ステートを持つ場合には、そのＮ
サイクルの命令をＭサイクルの演算実行ステートでもっ
て実行していくよう処理する。

【００３２】このように、本発明では、パイプラインに
投入される命令と、その命令に先行する命令との間の演
算実行ステートのサイクル数の差分値を検出する構成を
採って、その差分サイクル数値に従って、パイプライン
に投入される命令の演算実行ステートをどのように遅延
させていくかを決定していく構成を採る。これから、パ
イプラインに投入される命令の演算実行ステートのサイ
クル数を変更することで、パイプライン処理を高速に実
行していく構成を採るときにあって、これを普遍的な構
成で実現できるようになるのである。

【００３３】そして、本発明では、例えば、パイプライ
ンに投入される命令の演算実行ステート数が１サイクル
である場合にあって、この命令を１サイクルの演算処理
で実行するときにも、２サイクルの演算処理で実行する
ときにも、３サイクルの演算処理で実行するときにも、
用意するマイクロプログラムは共通にして、この共通の
マイクロプログラムを生成手段５のコード信号で修飾し
ていくことで、各々のサイクル数の演算処理を実現して
いく方法を採る。これから、パイプラインに投入される
命令の演算実行ステートのサイクル数を変更すること
で、パイプライン処理を高速に実行していく構成を採る
ときにあって、これを小さなマイクロプログラム容量で
実現できるようになるのである。

【００３４】

【実施例】以下、実施例に従って本発明を詳細に説明す
る。図２に、図１で説明したパイプライン処理実行手段
２の詳細な回路構成を図示する。

【００３５】この図に示すパイプライン処理実行手段２
は、最初のＤステートで、オペコードをデコードし、レ
ジスタスタック１０（汎用レジスタＧＲ，浮動小数点レ
ジスタＦＲを含む）よりアドレス計算用のデータを読み
出してベースレジスタ１１、インデックスレジスタ１２
にセットする。続いて、Ａステートで、ベースレジスタ
１１のデータとインデックスレジスタ１２のデータと
を、アドレス加算器１３で加算して、その結果を有効ア
ドレスとしてレジスタ１４にセットする。

【００３６】続いて、Ｔステートで、レジスタ１４の有
効アドレスをＴＬＢ１５でアドレス変換することで実ア
ドレスを得て、この実アドレスをレジスタ１６にセット
する。続いて、Ｂステートで、レジスタ１６の実アドレ
スでローカルバッファストレージ１７をアクセスするこ
とで、バッファリングされている主記憶データを読み出
してレジスタ１８にセットする。

【００３７】続いて、Ｅステートで、レジスタ１８に格
納されるデータと、レジスタ１９に格納されるデータと
を、演算器２０で演算して、その演算結果データをレジ
スタ２１にセットする。続いて、Ｗステートで、レジス
タ２１に格納される演算結果データをレジスタスタック
１０に書き込んで処理を終了する。このレジスタスタッ
ク１０に書き込まれたデータは、レジスタオペランドバ
ス２２によりレジスタ１９にセットされることになる。
そして、このＷステートでは、条件コードと、Ｅステー
トで検出された割込情報が報告されることになる。

【００３８】このように構成されるパイプライン処理実
行手段２では、図１で説明したように、パイプラインに
投入される命令と、その命令に先行する命令との間の演
算実行ステートのサイクル数の差分値を検出して、その
差分サイクル数値に応じたコード信号を生成する構成を
採るものである。図３に、この制御機構の一実施例を図
示する。

【００３９】この制御機構は、図３に示すように、Ａス
テートのオペコードを保持するレジスタ３０と、このレ
ジスタ３０の出力を受けて、オペコードの指す演算実行
ステート数をデコードするとともに、演算実行ステート
の増加サイクル数を決定する制御回路３１と、制御回路
３１により決定された演算実行ステートの増加サイクル
数を保持するレジスタ３２と、制御回路３１によりデコ
ードされた演算実行ステート数を保持するレジスタ３３
とから構成される。このレジスタ３２の内容は、Ｔステ
ートで、続いて説明する演算実行ステート機構部分に送
られることになる。

【００４０】先行する図中の命令１に続いて、図中の命
令２がパイプラインに投入されると、制御回路３１は、
命令２のＡステートで、命令１の演算実行ステート数を
表示するレジスタ３３の内容を参照して、自命令の命令
２の演算実行ステートの増加サイクル数を決定してレジ
スタ３２に書き込んでいくことになる。この増加サイク
ル数は、自命令の最短演算実行ステート数が先行する命
令の演算実行ステート数よりも少ないときには、その２
つの演算実行ステート数の差分値により決定され、それ
以外については、ゼロ値として決定されることになる。
すなわち、命令１の演算実行ステートのサイクル数が２
で、命令２の最短演算実行ステートのサイクル数が１で
ある場合には、その差分値の１が増加サイクル数として
決定され、また、命令１の演算実行ステートのサイクル
数が２で、命令２の最短演算実行ステートのサイクル数
が２である場合には、増加サイクル数として０が決定さ
れることになるのである。

【００４１】図４に、演算実行ステート機構部分の回路
構成を図示する。次に、この図の回路構成に従って、本
発明の演算実行ステートでの処理について説明する。こ
こで、図中のは、１サイクルの演算実行ステートの命
令がパイプラインに投入されるときに、その命令を１サ
イクルの演算実行ステートで実行する場合の処理図を表
しており、は、１サイクルの演算実行ステートの命令
がパイプラインに投入されるときに、その命令を２サイ
クルの演算実行ステートで実行する場合の処理図を表し
ている。

【００４２】パイプライン処理実行手段２は、Ｅステー
トに先行するＢステートで、Ｔステートから送られてき
たオペコードをレジスタ４０にセットし、続くＢステー
トで、このレジスタ４０の内容をアドレスとして制御記
憶４２を索引することで、対応の制御信号を読み出して
レジスタ４３にセットする。このとき読み出される制御
信号は、演算実行ステートが１サイクルの命令であると
きには、オペコード‘０１Ａ’に従って、この命令を１
サイクルの演算実行ステートで実行する場合にあって
も、２サイクルの演算実行ステートで実行する場合にあ
っても同一のものとなる。

【００４３】一方、パイプライン処理実行手段２は、同
じくＢステートで、図３に示したレジスタ３２から送ら
れてくる増加サイクル数のコード値をレジスタ４１にセ
ットする。そして、続くＥステートで、このレジスタ４
１の内容をレジスタ４４にセットして、デコーダ４５で
デコードする。この処理に従って、デコーダ４５は、例
えば、のように、図３のレジスタ３２が増加サイクル
数“０”を出力してくるときには“０”を出力し、の
ように、増加サイクル数“１”を出力してくるときには
“１”を出力することになる。

【００４４】一方、パイプライン処理実行手段２は、こ
のＥステートで、１サイクルで演算を実行する演算器４
６を使って、パイプラインを流れてきた１サイクルの演
算実行ステートの命令の演算処理を実行する。そして、
レジスタ４３の保持する制御信号と、デコーダ４５の出
力するデコード値との論理積を算出するＡＮＤゲート４
７の出力値に従って、デコーダ４５がデコード値“０”
を出力するときには、に示すように、セレクタ４８を
制御することで、続くＷステートで、演算器４６の演算
結果データをレジスタ４９に書き込んでいく。

【００４５】一方、デコーダ４５がデコード値“１”を
出力するときには、に示すように、セレクタ４８を制
御することで、続くＶステートで、演算器４６の演算結
果データをレジスタ５０に書き込むとともに、ＡＮＤゲ
ート４７の出力信号をレジスタ５１に書き込み、続くＷ
ステートで、レジスタ５１の内容に従ってセレクタ５２
を制御することで、レジスタ５０の保持する演算結果デ
ータをレジスタ５３に書き込んでいく。

【００４６】このようにして、この実施例に従うこと
で、パイプラインに投入される命令の演算実行ステート
数が１サイクルである場合にあって、この命令を１サイ
クルの演算処理で実行するときにも、２サイクルの演算
処理で実行するときにも、制御記憶４２に用意するマイ
クロプログラムは共通になることから、制御記憶４２の
マイクロプログラムの容量を小さなものにできるのであ
る。

【００４７】これに対して、マイクロプログラムの修飾
手段であるレジスタ３２やデコーダ４５やＡＮＤゲート
４７を備えないで、マイクロプログラム単独で対処しよ
うとすると、１サイクルの演算実行ステートの命令を１
サイクルで実行するときに必要となる制御信号のマイク
ロプログラムと、２サイクルで実行するときに必要とな
る制御信号のマイクロプログラムとを別々に制御記憶４
２に用意しておくとともに、オペコードとして、１サイ
クルで実行するときには例えば‘０１Ａ’を割り付け、
２サイクルで実行するときにはこれと異なる例えば‘１
１Ａ’を割り付ける構成を採る。

【００４８】そして、１サイクルの演算実行ステートの
命令を１サイクルで実行するときには、図５のに示す
ように、オペコード‘０１Ａ’に従って、制御記憶４２
からそれ用のマイクロプログラムを読み出して、セレク
タ４８を制御することで、Ｗステートで演算器４６の演
算結果データをレジスタ４９に書き込み、一方、１サイ
クルの演算実行ステートの命令を２サイクルで実行する
ときには、図５のに示すように、オペコード‘１１
Ａ’に従って、制御記憶４２からそれ用のマイクロプロ
グラムを読み出して、セレクタ４８を制御することで、
Ｖステートで演算器４６の演算結果データをレジスタ５
０に書き込み、続くＷステートでこの演算結果データを
レジスタ５３に書き込んでいくことになる。

【００４９】このように、マイクロプログラム単独で対
処しようとすると、マイクロプログラムの容量が大きく
なるという欠点がでてくるのである。図６に、図４に示
した演算実行ステート機構部分の回路構成の他の実施例
を図示する。図中、図４で説明したものと同じものにつ
いては同一の記号で示してある。また、図４と同様に、
図中のは、１サイクルの演算実行ステートの命令がパ
イプラインに投入されるときに、その命令を１サイクル
の演算実行ステートで実行する場合の処理図を表してお
り、は、１サイクルの演算実行ステートの命令がパイ
プラインに投入されるときに、その命令を２サイクルの
演算実行ステートで実行する場合の処理図を表してい
る。

【００５０】この実施例では、レジスタ５４と、レジス
タ５５と、このレジスタ５４，５５の保持データを選択
するセレクタ５６と、レジスタ５４のラッチタイミング
を制御するレジスタ５７と、レジスタ５５のラッチタイ
ミングを制御するレジスタ５８とを備える構成を採る。

【００５１】そして、この実施例に従う場合には、パイ
プライン処理実行手段２は、Ｅステートで、１サイクル
で演算を実行する演算器４６を使って、パイプラインを
流れてきた１サイクルの演算実行ステートの命令の演算
処理を実行し、続いて、演算器４６の演算結果データを
レジスタ５４にセットして、レジスタ４３の保持する制
御信号と、デコーダ４５の出力するデコード値との論理
積を算出するＡＮＤゲート４７の出力値に従って、デコ
ーダ４５がデコード値“０”を出力するときには、で
示すように、セレクタ５６を制御することで、このレジ
スタ５４の保持する演算結果データを読み出していく。

【００５２】一方、デコーダ４５がデコード値“１”を
出力するときには、に示すように、レジスタ５４への
演算結果データのセットに続いて、このレジスタ５４の
保持する演算結果データをレジスタ５５にセットしてか
ら、セレクタ５６を制御することで、このレジスタ５５
の保持する演算結果データを読み出していく。

【００５３】このようにして、この実施例でも、パイプ
ラインに投入される命令の演算実行ステート数が１サイ
クルである場合にあって、この命令を１サイクルの演算
処理で実行するときにも、２サイクルの演算処理で実行
するときにも、制御記憶４２に用意するマイクロプログ
ラムは共通になることから、制御記憶４２のマイクロプ
ログラムの容量を小さなものにできるのである。

【００５４】以上では、演算結果データについての演算
パイプライン制御について説明したが、命令の逐次処理
原則を守るためには、更に、条件コードと割込情報につ
いても同様なパイプライン制御を実行していく必要があ
る。

【００５５】

【発明の効果】以上説明したように、本発明によれば、
パイプラインに投入される命令と、その命令に先行する
命令との間の演算実行ステートのサイクル数の差分値を
検出する構成を採って、その差分サイクル数値に従っ
て、パイプラインに投入される命令の演算実行ステート
をどのように遅延させていくかを決定していく構成を採
ることから、パイプラインに投入される命令の演算実行
ステートのサイクル数を変更することで、パイプライン
処理を高速に実行していく構成を採るときにあって、こ
れを普遍的な構成で実現できるようになる。

【００５６】そして、本発明によれば、例えば、パイプ
ラインに投入される命令の演算実行ステート数が１サイ
クルである場合にあって、この命令を１サイクルの演算
処理で実行するときにも、２サイクルの演算処理で実行
するときにも、３サイクルの演算処理で実行するときに
も、用意するマイクロプログラムは共通にできるように
なることから、パイプラインに投入される命令の演算実
行ステートのサイクル数を変更することで、パイプライ
ン処理を高速に実行していく構成を採るときにあって、
これを小さなマイクロプログラム容量で実現できるよう
になる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】パイプライン処理実行手段の回路構成図であ
る。

【図３】本発明の備える制御機構の一実施例である。

【図４】演算実行ステート機構部分の回路構成の一実施
例である。

【図５】従来技術に従う場合の問題点の説明図である。

【図６】演算実行ステート機構部分の回路構成の他の実
施例である。

【図７】パイプライン処理の説明図である。

【図８】パイプライン処理の遅れの説明図である。

【図９】パイプライン処理の説明図である。

【図１０】パイプライン処理の遅れの説明図である。

【図１１】従来技術を説明するための回路構成図であ
る。

【符号の説明】

１ 情報処理装置 ２ パイプライン処理実行手段 ３ 検出手段 ４ 算出手段 ５ 生成手段 ６ 制御記憶 ７ 演算実行手段 ８ 演算手段 ９ レジスタ手段

───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 裕司 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 伊藤 英紀 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 山下 英男 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のマシンサイクルからなる演算実行
   ステートを設けて、 演算実行をパイプライン処理するよう構成される情報処
   理装置において、 パイプラインに投入される可能性のある命令の演算実行
   ステートの最大サイクル数がＫサイクルで、最小サイク
   ル数がＬサイクルであるときに、演算結果データを遅延
   させる（Ｋ−Ｌ）個のレジスタ手段(9) と、 パイプラインに投入される命令が最短Ｎサイクルで演算
   実行ステートを終了可能な命令で、該命令に先行する命
   令がＭサイクルで演算実行ステートを終了する命令であ
   るときに、ＮサイクルがＭサイクルよりも少ないか否か
   を検出する検出手段(3) と、 上記検出手段(3) が少ないことを検出するときに、（Ｍ
   −Ｎ）サイクルを算出する算出手段(4) とを備え、 上記算出手段(4) の算出する差分サイクル値分、上記レ
   ジスタ手段(9) を使って演算結果データを遅延させるこ
   とで、パイプラインに投入される最短Ｎサイクルで演算
   実行ステートを終了可能な命令を、Ｍサイクルの命令と
   等価な演算実行ステートでもって実行していくよう処理
   することを、 特徴とするパイプライン制御方式。
2. 【請求項２】 複数のマシンサイクルからなる演算実行
   ステートを設けて、演算実行をパイプライン処理するよ
   う構成される情報処理装置において、 パイプラインに投入される可能性のある命令の演算実行
   ステートの最大サイクル数がＫサイクルで、最小サイク
   ル数がＬサイクルであるときに、条件コード及び割込情
   報を遅延させる（Ｋ−Ｌ）個のレジスタ手段(9) と、 パイプラインに投入される命令が最短Ｎサイクルで演算
   実行ステートを終了可能な命令で、該命令に先行する命
   令がＭサイクルで演算実行ステートを終了する命令であ
   るときに、ＮサイクルがＭサイクルよりも少ないか否か
   を検出する検出手段(3) と、 上記検出手段(3) が少ないことを検出するときに、（Ｍ
   −Ｎ）サイクルを算出する算出手段(4) とを備え、 上記算出手段(4) の算出する差分サイクル値分、上記レ
   ジスタ手段(9) を使って条件コード及び割込情報を遅延
   させることで、パイプラインに投入される最短Ｎサイク
   ルで演算実行ステートを終了可能な命令を、Ｍサイクル
   の命令と等価な演算実行ステートでもって実行していく
   よう処理することを、 特徴とするパイプライン制御方式。
3. 【請求項３】 請求項１又は２記載のパイプライン制御
   方式において、 １つの命令コードに１つという態様に従って、レジスタ
   手段(9) を制御するためのマイクロプログラムを用意
   し、 かつ、算出手段(4) の算出する差分サイクル値に応じ
   て、（Ｋ−Ｌ＋１）通りの遅延動作を可能とするレジス
   タ選択モードの内の１つを選択するためのコード信号を
   生成する生成手段(5) を備え、 上記マイクロプログラムと、上記生成手段(5) の生成す
   るコード信号とに従って、（Ｋ−Ｌ）個のレジスタ手段
   (9) の選択処理を実行することで、パイプラインに投入
   される最短Ｎサイクルで演算実行ステートを終了可能な
   命令を、算出手段(4) の算出する差分サイクル値分遅延
   していくよう処理することを、 特徴とするパイプライン制御方式。