JPS6320538A

JPS6320538A - 情報処理装置

Info

Publication number: JPS6320538A
Application number: JP61164750A
Authority: JP
Inventors: Hiroshi Matsumoto; 寛松本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-07-15
Filing date: 1986-07-15
Publication date: 1988-01-28
Anticipated expiration: 2011-01-31
Also published as: JPH0810432B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はパイプライン化した情報処理装置に関し、特に
複数の命令を並列に実行する・やイブライン化した情報
処理装置に関する。

〔従来の技術〕

一般に高性能を追求した情報処理装置に於ては。

独立した各種演算器をパイプライン化し、同種の演算に
ついては／同じ演算器に対して連続的に第４ランドを送
り込んで・ぐイブライン処理し、異なった演算について
は別の演算器に対して連続的にオペランドを送り込んで
並列に処理することが行なわれている。また各種演算器
は、性能向上の為。

それぞれ最も少ないパイプライン段数で実現している。

〔発明が解決しようとする問題点〕

ところが、同一演算器については・ンイプライン処理の
為演算結果が入力順に順次出力されるが。

異なった演算器からの結果の出力は、各演算器へのオペ
ランドの投入タイミング、各演算器の／ぐイブライン処
理の違いにより同一タイミングに競合する可能性がある
。演算結果は一般にソフトウエア可視しジスタ群（以下
、演算レジスタと呼ぶ）の中の一つに格納されるが、こ
れは普通メモリ化されている為、同一タイミングに複数
の結果を格納することは出来々い。

これを避ける為、各演算器の・ぐイブラインの段数から
逆算して、結果の出力タイミングが競合する場合には、
各演算器へのオ被ランドの投入タ１″ミング、即ち命令
の実行起動を適当に遅らせている。命令の実行起動が、
与えられた命令列の順にしか出来ない制御方式を採用し
ている装置では。

１命令の実行起動を遅らせることにより後続の命令も順
次遅れることになり、性能の低下を招いている。

また演算器の・ぐイブライン段数の違いによシ後続命令
の方が先に実行を終了する場合もあり、演算命令でオー
バフロー等の例外が発生した場合。

後続命令の実行を抑止出来ない場合が発生するという欠
点があった。

〔問題点を解決するための手段〕

本発明の情報処理装置は、ノクイゾライン化した機能の
異なる演算器を複数個持つ情報処理装置：（おいて、各
演算に最低必要なパイプライン段数が異なる場合、各演
算器に対してその後段に単に結果の転送のみを行なうパ
イプライン用レジスタを各演算系パイプラインの段数が
等しくなるように必要な段数だけ付加し、前記付加した
パイプライン用のレジスタの任意のレジスタからも結果
を出力できる切替手段と、指示された条件下では各演算
系パイプラインの最後段からのみ出力させる制御手段と
を含んで構成される。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

乗算回路１．加減算回路２．論理演算回路３はそれぞれ
２各段が１マシンサイクルで動作する・ぐイブライン化
された演算器であり、１マシンサイクル毎に異なったオ
ペランドの演算を・ぐイブライン式に処理することが出
来る。また各演算に必要なオペランドが入力オベランド
ノクス１０１，１０２で与えられると、それぞれ７マシ
ンサイクル、４マシンサイクル、２マシンサイクル後に
演算結果を出力することが出来る。

加減算回路２及び論理演算回路３の１？イブライン段数
はそれぞれ４段、２段であり２乗算回路１の・ぐイブラ
イン段数は７段であるから、その差分つまり３段及び５
段分の／Ｊイゾライン用レジスタ４〜６，７〜１１が加
減算回路２及び論理演算回路３に接続されている。

切替回路１２は加減算回路２の出力、パイプライン用レ
ジスタ４〜６の出力のうち、いずれかを選択して出力す
る回路であり、切替回路１３は論理演算回路３の出力、
・セイプライン用レジスタ７〜１１の出力のうち、いず
れかを選択して出力する回路である。また切替回路１４
は乗算回路１゜切替回路１２．１３の出力のうちいずれ
かを選択して、演算レジスタ１６への書込みノソス１０
３に出力する回路である。

制御回路１５は切替回路１２．１３．１４の選択を制御
する回路であり、その時その時で出力の優先判断を行な
い、適切な結果１つを選んで演算レジスタ１６に転送さ
せる制御を行なう。

実行順序指定用フリップ７０ツブ１７はオーバフロー等
の演算例外発生時に後続命令の実行を抑止させる必要が
ある場合に予め設定されるもので。

設定されていない場合は何ら意味を持たないが。

設定されていると制御回路１５による切替回路１２．１
３．１４の制御が変わり、各演算系Ａ’イブラインの最
後段からしか出力しないように制御することになってい
る。

本実施例には乗算回路１にはパイプライン用レジスタを
設けていないが、これは説明を簡単にするためであり、
加減算回路２．論理演算回路３と同様に後段にパイプラ
イン用レジスタを適当な段数だけ設けても良い。この場
合２乗算回路に設けたパイプライン用レジスタの段数だ
け加減算回路。

論理演算回路のノクイゾライン用レジスタの段数を共に
増やすことになる。

第２図は高速化の一例を説明する為の命令列である。■
の命令は演算レジスタ１の内容と、演算レジスタ２の内
容を乗算し、結果を演算レジスタ３に格納することを意
味する。■〜■についても同様である。

第３−Ａ図は従来の装置、即ち第１図に於けるパイプラ
イン用レジスタ４〜１１．切替１３が無い場合の命令実
行のタイムチャートチする。命令の実行起動がマシンサ
イクル毎に１命令で，与えられた命令列順にのみ行なえ
る場合，■〜■の命令については１マシンサイクルずれ
て乗算回路１，加減算回路２，加減算回路２に演算を指
示し，それぞれ７サイクル目，４サイクル目。

４サイクル目に演算結果が求まるので演算レジスタ１６
への書込みパス１０３には■■■の命令類に結果が得ら
れる。結果の命令類が変わってもこの場合何ら問題はな
い。ところが■の命令については，タイミング４から実
行開始させたとすると（第３−Ａ図の点線）、加減算で
ある為４マシンサイクル後のタイミング７で結果が求ま
シ，■の命令の結果が求まるタイミングと一致し，不具
合が生じる。従って■の命令の実行開始を１マシンサイ
クル遅らせ，タイミング５から実行させることによって
これを避けるようにする（第３−Ａ図の実線）・■の命
令についても同様である。こうして６命令を実行させる
と，全体で１５マシンサイクルを必要とする。

第３−Ｂ図は実行順序指定が無い場合の本発明の装置，
即ち第１図でのタイムチャートである。

■〜■の命令については前記と同じである。■の命令に
ついては，前記の従来の場合とは異なシ。

演算結果の競合を気にせず，タイミング４から実行開始
させる。タイミング７で■と■の命令の結果が競合する
が，タイミング７では切替回路１４で乗算回路１の結果
を選択し，タイミング８では加減算回路２の結果を１マ
シンサイクル遅らせたパイプラインレジスタ４の出力を
切替回路１２．１４で選択することによって，結果の格
納の競合をなくすことができる。■の命令についても同
様で。

タイミング５で実行開始させると，タイミング６で結果
が求まるが，これは■の命令の結果と競合し，１マシン
サイクル遅らせたタイミング７では■の命令の結果と競
合し，さらにｌマシンサイクル遅らせたタイミング８で
は，■の命令の結果ト競合するので，さらに１マシンサ
イクル遅らせたタイミング９で，−Ｐイブラインレジス
タ９の出力を切替回路１３．１４で選択することによっ
て競合をなくシ，結果の格納を行なうことが出来る。

結果的には６命令の実行に１２マシンサイクルで済み，
高速化されることが理解されよう。

尚，・ンイグラインの長さを同じ長さに合わせているの
は，・クイプラインの長さがすべて同じであれば，１マ
シンサイクル毎の入力に対し必ず出力の競合なしに１マ
シンサイクル毎に出力を得ることが出来るためであり，
単に転送の為の・ぐイブライン用レジスタの任意の出力
から結果を取り出す構成にしているのは，競合さえなけ
れば出来るだけ早く演算レジスタを更新し，この結果を
オ浸ランドとして使用する命令が後続の命令の中にあれ
ば早く実行に移らせるためである。

第３−Ｃ図は実行順序指定がある場合の本発明の装置で
のタイムチャートである。第３−Ｂ図のタイムチャート
で判るように，■の命令或は■の命令は，■の命令より
先に実行が終了して演算レジスタ１６が先に更新される
。■の命令で演算例外が発生したとき，一般に演算例外
は演算・９イブラインの最後で検出されるので，■及び
■の命令は実行を終了している（演算し・ゾスタが更新
されてしまっている）ため、■及び■の命令の実行を抑
止（演算レジスタへの格納を抑止）することが出来ない
。演算例外発生時に後続命令の実行を抑止しなくて良い
場合はこれでも良いが９例外発生時割込みを発生させ，
適当な処理を行なったあと。

後続命令に制御を戻して処理を継続させる場合は。

後続命令の実行を抑止する必要がある。この場合は実行
順序指定をした状態でプログラムを実行させると，第３
−Ｃ図のタイムチャートに示す動作になる。第３−Ｃ図
の■〜■の命令はそれぞれ。

各演算パイプラインの必ず最後段から結果の転送が行な
われ，演算結果待ちの命令があれば性能は少し落ちるが
，各演算系パイプライン段差が等しいので命令列順に演
算レジスタの更新が行なわれ。

ある命令で演算例外が発生したとき，後続命令の実行を
抑止することができる。

〔発明の効果〕

以上説明したよって１本発明は・ぐイブライン化した機
能の異なる演算器を複数持つ情報処理装置に於て、各演
算に最低必要なパイプライン段数が異なる場合、各演算
器に対し後段に単に結果の転送のみを行なう・ぐイブラ
イン用のレジスタを必要な段数だけ付加することによっ
て各演算系パイプラインの段数を等しくシ、任意の・母
イブライン用レジスタからも出力出来るようにすること
、によって必要なマシンサイクルを減少し動作を高速化
させ、ある条件下では、各演算系／４’イブラインの最
後段からのみ出力させることによって１例外発生時の後
続命令抑止を実現することができるという効果かある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図。第２図は本発明の詳細な説明する為の命令列例。第３−Ａ図は第２図の命令列を従来の装置で実行した場
合のタイムチャート、第３−Ｂ図は実行順序指定が無い
場合に第２図の命令列を本発明の装置で実行した場合の
タイムチャート、第３−Ｃ図は実行順序指定が有る場合
に第２図の命令列を本発明の装置で実行した場合のタイ
ムチャートである。記号の説明：１・・・乗算回路、２・・・加減算回路、３・・・論理
演算回路、４〜１１・・・パイプライン用レジスタ、１
２〜１４・・・切替回路、１５・・・制御回路、１６・
・・演算レジスタ、１７・・・実行頴序指定用フリッグ
フロップ、１０１，１０２・・・オペランド供給ノ々ス
、１０３・・・結果格納パス。第２図 ○　尺３　−　Ｒｌｘ　Ｒ２ ■Ｒ６−、’？４＋〆５ ■、ｒ？ｑＲ７＋、々８０　　Ｒ／２−ＲＩＯ’−、ＲＨ ■　Ｒ１５−４１３・　尺；４ ■　Ｒｌｇ　　　Ｒ１６Ｘ　ＦＪ’７兜３−△図第３−Ｃ図

Claims

【特許請求の範囲】

１、パイプライン化した機能の異なる演算器を複数個持
つ情報処理装置に於て、各演算に最低必要なパイプライ
ン段数が異なる場合、各演算器に対してその後段に単に
結果の転送のみを行なうパイプライン用のレジスタを各
演算系パイプラインの段数が等しくなるように必要な段
数だけ付加し、前記付加したパイプライン用のレジスタ
の任意のレジスタからも結果を出力できる切替手段と、
指示された条件下では各演算系パイプラインの最後段か
らのみ出力させる制御手段とを含むことを特徴とする情
報処理装置。