JPS63204322A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS63204322A JPS63204322A JP62035506A JP3550687A JPS63204322A JP S63204322 A JPS63204322 A JP S63204322A JP 62035506 A JP62035506 A JP 62035506A JP 3550687 A JP3550687 A JP 3550687A JP S63204322 A JPS63204322 A JP S63204322A
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- JP
- Japan
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- arithmetic
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- register
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- processing device
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Links
- 238000004891 communication Methods 0.000 claims abstract description 19
- 239000000470 constituent Substances 0.000 claims abstract 6
- 230000010365 information processing Effects 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims 1
- 238000000034 method Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000008520 organization Effects 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、複数の演算器と多数のレジスタ群が実装され
た単一のＬＳＩチップと主記憶装置から成る計算機の処
理装置に係り、特に並列処理可能な演算に好適な、演算
処理装置に関する。
た単一のＬＳＩチップと主記憶装置から成る計算機の処
理装置に係り、特に並列処理可能な演算に好適な、演算
処理装置に関する。
従来の演算レジスタ及び演算器からなる計算機アーキテ
クチャは、ストラフチャード・コンピュータ・オーガニ
ゼーション（１９７６年） （ＳｔｒｕｃｔｕｒｅｄＣ
ｏｍｐｕｔｅｒ Ｏｒｇａｎｌｚａｔｉｏｎ （１９７
６））及び、ＨＩＴＡＣＭシリーズ処理装置マニュアル
８０８０−２−００１等の書籍において論じられている
。しかし、演算器に専用の入出力レジスタを設け、全演
算器を用いる−括演算及び、それらレジスタ間の相互通
信を可能とするアーキテクチャに関するものはない。
クチャは、ストラフチャード・コンピュータ・オーガニ
ゼーション（１９７６年） （ＳｔｒｕｃｔｕｒｅｄＣ
ｏｍｐｕｔｅｒ Ｏｒｇａｎｌｚａｔｉｏｎ （１９７
６））及び、ＨＩＴＡＣＭシリーズ処理装置マニュアル
８０８０−２−００１等の書籍において論じられている
。しかし、演算器に専用の入出力レジスタを設け、全演
算器を用いる−括演算及び、それらレジスタ間の相互通
信を可能とするアーキテクチャに関するものはない。
上記従来技術は、複数の演算器を一時期に並列演算を行
なわせる機構について配慮がされておらず、最終的には
、一時期（マシン・サイクル）に単一の演算器を用いる
事しか出来ず、並列演算による高速実行性の実現が困難
であるという問題があった。
なわせる機構について配慮がされておらず、最終的には
、一時期（マシン・サイクル）に単一の演算器を用いる
事しか出来ず、並列演算による高速実行性の実現が困難
であるという問題があった。
本発明の目的は、演算手順を時系列的に記述したプログ
ラムを逐次実行することなく、あらかじめ入力された初
１期条件及び終了条件に従った演算器機成を制御コード
からなる相互通信機構により構築し、終了条件を満たす
まですべての演算及び通信を一括して行なう事を繰り返
す演算手段を設けることにより、逐次的手順を示すこと
なく並列演算実行を可能ならしめ、処理の高速化・処理
内容記述の簡潔化を実現することにある。
ラムを逐次実行することなく、あらかじめ入力された初
１期条件及び終了条件に従った演算器機成を制御コード
からなる相互通信機構により構築し、終了条件を満たす
まですべての演算及び通信を一括して行なう事を繰り返
す演算手段を設けることにより、逐次的手順を示すこと
なく並列演算実行を可能ならしめ、処理の高速化・処理
内容記述の簡潔化を実現することにある。
（問題点を解決するための手段〕
上記目的は、すべての演算器の入力及び出力に対して専
用のレジスタを配置し、その専用レジスタの一定領域に
９通信コード及び状態コードからなる制御コードを設け
、各演算器の入出力はすべて制御コードと演算データの
組とし１通信コードにより各種演算器の出力レジスタと
他の演算器の入力レジスタを結び付ける相互通信機構を
構築することにより、演算データの流れるパスを設定す
る。又、各演算器の入出力レジスタの状態コードに演算
過程を保持し、演算データの流れるパスに従って通信す
ることで演算過程を伝播し、終了条件を満たすまで、全
演算器の一括演算及び結果に基づく相互通信を繰り返す
演算手段を与えることにより達成される。
用のレジスタを配置し、その専用レジスタの一定領域に
９通信コード及び状態コードからなる制御コードを設け
、各演算器の入出力はすべて制御コードと演算データの
組とし１通信コードにより各種演算器の出力レジスタと
他の演算器の入力レジスタを結び付ける相互通信機構を
構築することにより、演算データの流れるパスを設定す
る。又、各演算器の入出力レジスタの状態コードに演算
過程を保持し、演算データの流れるパスに従って通信す
ることで演算過程を伝播し、終了条件を満たすまで、全
演算器の一括演算及び結果に基づく相互通信を繰り返す
演算手段を与えることにより達成される。
各演算器に設置された専用の入出力レジスタ及び各レジ
スタ間の通信機構により、すべての演算器における一括
演算及び、すべての演算器間の一括通信によるデータの
受授が可能となり、それによって、全ての演算器を用い
た並列演算実行が可能となる。同時に処理手順の時系列
的記述によらない、各種データ間の論理的入出力関係の
記述に基づく演算が可能となる。すなわち、各演算器に
専用の入出力レジスタを設けることにより、すべての演
算器が、入力データを得、それにより演算した結果を出
力する動作を独立して並列実行できる。又、通信コード
を用いたレジスタ間の相互通信機構により、特定の出力
レジスタを特定の入力レジスタに結びつけ、それらのレ
ジスタ間のデータバスを特定の通信コードにより制御す
ることで、すべての演算器間の一括通信によるデータの
受授が可能となり、各種データ間の論理的入出力関係の
みの記述で、演算を行なうことができる。
スタ間の通信機構により、すべての演算器における一括
演算及び、すべての演算器間の一括通信によるデータの
受授が可能となり、それによって、全ての演算器を用い
た並列演算実行が可能となる。同時に処理手順の時系列
的記述によらない、各種データ間の論理的入出力関係の
記述に基づく演算が可能となる。すなわち、各演算器に
専用の入出力レジスタを設けることにより、すべての演
算器が、入力データを得、それにより演算した結果を出
力する動作を独立して並列実行できる。又、通信コード
を用いたレジスタ間の相互通信機構により、特定の出力
レジスタを特定の入力レジスタに結びつけ、それらのレ
ジスタ間のデータバスを特定の通信コードにより制御す
ることで、すべての演算器間の一括通信によるデータの
受授が可能となり、各種データ間の論理的入出力関係の
みの記述で、演算を行なうことができる。
以下１本発明の一実施例を第１図により説明する。第１
図は、本発明の適用される情報処理装置の全体構成の概
略を示したものであり、演算器と各種演算レジスタ及び
、主制御装置が実装された単一のＬＳＩチップ（１）と
主記憶装置（２）とで構成される。ＬＳＩチップ内の各
演算器（３１〜３２）には、それぞれの入力、出力端子
に対して専用のレジスタ（３１１〜３１３，３２１〜３
２３）が設けられており、それらはすべて内部データバ
ス（４）により相互に接続されるとともに、主制御装置
（５）と連結されている。又、主制御装置は、一時的記
憶領域であるレジスタ群（６）と連結されており、これ
らのレジスタ群（６）と、演算器専用入出力レジスタ間
のデータの授受が可能となっている。又、主記憶装置上
では、演算の初期条件・終了条件を各種演算器間の論理
的入出力関係として記述した演算構成定義部（７）と、
その演算構成により演算を実行させる入出力データ部（
８）が存在する。
図は、本発明の適用される情報処理装置の全体構成の概
略を示したものであり、演算器と各種演算レジスタ及び
、主制御装置が実装された単一のＬＳＩチップ（１）と
主記憶装置（２）とで構成される。ＬＳＩチップ内の各
演算器（３１〜３２）には、それぞれの入力、出力端子
に対して専用のレジスタ（３１１〜３１３，３２１〜３
２３）が設けられており、それらはすべて内部データバ
ス（４）により相互に接続されるとともに、主制御装置
（５）と連結されている。又、主制御装置は、一時的記
憶領域であるレジスタ群（６）と連結されており、これ
らのレジスタ群（６）と、演算器専用入出力レジスタ間
のデータの授受が可能となっている。又、主記憶装置上
では、演算の初期条件・終了条件を各種演算器間の論理
的入出力関係として記述した演算構成定義部（７）と、
その演算構成により演算を実行させる入出力データ部（
８）が存在する。
次に１本処理装置による処理の流れの概略を第２図に示
す、まず、第１ステツプ２１で上述の初期条件・終了条
件を、主記憶装置の演算構成定義部（７）より読み込み
、それをレジスタ群（６）にたくわえる０次に、第２ス
テツプ２２では、レジスタ群（６）にたくわえられた演
算構成に従って各演算器間の入出力関係を、各演算器専
用の入出力レジスタ上の特定領域を占める通信コードに
設定することにより、内部データバスで連結されている
各演算器間にデータ・バスによる演算構成を設定する０
以上の２ステツプにより、全体の演算機構が確立する。
す、まず、第１ステツプ２１で上述の初期条件・終了条
件を、主記憶装置の演算構成定義部（７）より読み込み
、それをレジスタ群（６）にたくわえる０次に、第２ス
テツプ２２では、レジスタ群（６）にたくわえられた演
算構成に従って各演算器間の入出力関係を、各演算器専
用の入出力レジスタ上の特定領域を占める通信コードに
設定することにより、内部データバスで連結されている
各演算器間にデータ・バスによる演算構成を設定する０
以上の２ステツプにより、全体の演算機構が確立する。
第３ステツプ２３として、入力データ群及び出力データ
群の入出刃先をＬＳＩ内のレジスタ群（６）に入力し、
実際の演算を起動する。実際の演算ステップは、一括演
算一括データ転送、終了条件判定により構成され、終了
条件が満たされるまで反復実行されることにより、目的
とする全体の演算が終了する。
群の入出刃先をＬＳＩ内のレジスタ群（６）に入力し、
実際の演算を起動する。実際の演算ステップは、一括演
算一括データ転送、終了条件判定により構成され、終了
条件が満たされるまで反復実行されることにより、目的
とする全体の演算が終了する。
次に、一括演算及び一括データ転送を可能とする演算器
入出力レジスタの内部構成を第３図により説明する。各
々の演算器入出力レジスタは、制御コード部（３０１）
及び演算データ部（３０２）より成っており、制御コー
ド部はさらに１通信コード部（３０４）及び状態コード
部（３０３）により構成される０通信コード部は、各々
の入出力レジスタが論理的に結合される者同士に対して
、同一の識別コードを共有することにより、演算データ
の流れるバスを規定している０例えば、第４図における
演算器（４１０）の出力レジスタ（４１３）が、演算器
（４３０）の入力レジスタ（４３１）と論理的に結びつ
けられることを表明するために同一の識別コード（００
０１）をそれぞれ共有していることにより、演算器（４
１０）の演算結果は、一括演算時に出力レジスタ（４１
３）に出力され、一括データ転送時に、その識別コード
により入力レジスタ（４３１）に転送される。又、演算
器（４２０）の出力レジスタと演算器（４３０）のもう
１つの入力レジスタが同一の識別コード（ＯＯＯ２）を
共有していることにより、上記の演算と同時期に、一括
演算時に出力レジスタ（４２３）に演算結果が出力され
、一括データ転送時にレジスタ（４３２）にデータが転
送される。これらの演算は、全ての演算で並列して同時
に行なわれ、ひき続いて同時にデータ転送が行なわれる
。このデータ転送に関連して、ある演算が行なわれない
と実行できない演算を制御するために、状態コードが用
いられる。第４図において演算器（４３０）が実際に演
箒を行なうためには、演算器（４１０）と演算器（４２
０）の演算結果が必要である。それら演算器（４３０）
の入力レジスタ（４３１゜４３２）の両者に結果が転送
されたことを検出するために、状態コードを用いる。す
なわち、状態コードは、初期状態ではすべて未計算を表
明するコード値Ｏが与えられており、データ転送が行な
われた場合は、表計算を表示するコード値１を与えるこ
とにし、上述のデータ転送時にこの状態コードを設定す
ることにより、各種演算の演算牟順を明示することなく
、それら演算の部分的順序関係を規定することができる
。これらの順序関係は。
入出力レジスタの内部構成を第３図により説明する。各
々の演算器入出力レジスタは、制御コード部（３０１）
及び演算データ部（３０２）より成っており、制御コー
ド部はさらに１通信コード部（３０４）及び状態コード
部（３０３）により構成される０通信コード部は、各々
の入出力レジスタが論理的に結合される者同士に対して
、同一の識別コードを共有することにより、演算データ
の流れるバスを規定している０例えば、第４図における
演算器（４１０）の出力レジスタ（４１３）が、演算器
（４３０）の入力レジスタ（４３１）と論理的に結びつ
けられることを表明するために同一の識別コード（００
０１）をそれぞれ共有していることにより、演算器（４
１０）の演算結果は、一括演算時に出力レジスタ（４１
３）に出力され、一括データ転送時に、その識別コード
により入力レジスタ（４３１）に転送される。又、演算
器（４２０）の出力レジスタと演算器（４３０）のもう
１つの入力レジスタが同一の識別コード（ＯＯＯ２）を
共有していることにより、上記の演算と同時期に、一括
演算時に出力レジスタ（４２３）に演算結果が出力され
、一括データ転送時にレジスタ（４３２）にデータが転
送される。これらの演算は、全ての演算で並列して同時
に行なわれ、ひき続いて同時にデータ転送が行なわれる
。このデータ転送に関連して、ある演算が行なわれない
と実行できない演算を制御するために、状態コードが用
いられる。第４図において演算器（４３０）が実際に演
箒を行なうためには、演算器（４１０）と演算器（４２
０）の演算結果が必要である。それら演算器（４３０）
の入力レジスタ（４３１゜４３２）の両者に結果が転送
されたことを検出するために、状態コードを用いる。す
なわち、状態コードは、初期状態ではすべて未計算を表
明するコード値Ｏが与えられており、データ転送が行な
われた場合は、表計算を表示するコード値１を与えるこ
とにし、上述のデータ転送時にこの状態コードを設定す
ることにより、各種演算の演算牟順を明示することなく
、それら演算の部分的順序関係を規定することができる
。これらの順序関係は。
通信コードによって論理的に結合された演算データのパ
スに従っているため、状態コードの表計算コードは、そ
のパスに従い、各々の一括データ転送時に逐次、しかし
、並列に伝播される。第４図は、一括演算により、演算
器（４１０）と演算器（４２０）で並列に演算の実行さ
れた時点の状態コード値を示している。この後、一括デ
ータ転送時に、出力レジスタ（４１３）の保持している
演算データＸと、状態コード値１が、入力レジスタ（４
３１）へ、又、出力レジスタ（４３２）の保持している
演算データｙと状態コード値１が入力レジスタ（４３２
）へ、それぞれ同時に転送される。
スに従っているため、状態コードの表計算コードは、そ
のパスに従い、各々の一括データ転送時に逐次、しかし
、並列に伝播される。第４図は、一括演算により、演算
器（４１０）と演算器（４２０）で並列に演算の実行さ
れた時点の状態コード値を示している。この後、一括デ
ータ転送時に、出力レジスタ（４１３）の保持している
演算データＸと、状態コード値１が、入力レジスタ（４
３１）へ、又、出力レジスタ（４３２）の保持している
演算データｙと状態コード値１が入力レジスタ（４３２
）へ、それぞれ同時に転送される。
以上のような演算・転送を、終了条件を満たすまで反復
実行し、終了条件を満たした際、終了コードを主制御装
置へ転送することにより、全体の演算が完結する。
実行し、終了条件を満たした際、終了コードを主制御装
置へ転送することにより、全体の演算が完結する。
本実施例によれば、演算全体の初期条件及び終了条件を
実際の演算処理に先立って設定できる。
実際の演算処理に先立って設定できる。
従って高度の並列性を有する演算量構成を構築後は、各
種の入力データ列に対し同様の演算を高速に実現できる
ため、本演算器構成に基づいたＲＯＭ化を行なうことに
より、特殊な分野における専用並列処理系を実現するこ
とが可能である。
種の入力データ列に対し同様の演算を高速に実現できる
ため、本演算器構成に基づいたＲＯＭ化を行なうことに
より、特殊な分野における専用並列処理系を実現するこ
とが可能である。
〔発明の効果］
本発明によれば、演算手順を時系列的に記述することな
く、各種演算構成要素間の入出力関係を静的に記述した
初期条件及び終了条件を定めることができる。これによ
り、個々の演算構成要素間の個別の関係を規定するのみ
で、全体的な演算手順を細部まで意識することなく、高
度の並列性を＊また！算が行なえるので、処理内容記述
の簡潔化尽び処理の高速化に寄与する効果がある。
く、各種演算構成要素間の入出力関係を静的に記述した
初期条件及び終了条件を定めることができる。これによ
り、個々の演算構成要素間の個別の関係を規定するのみ
で、全体的な演算手順を細部まで意識することなく、高
度の並列性を＊また！算が行なえるので、処理内容記述
の簡潔化尽び処理の高速化に寄与する効果がある。
第１図は本発明の一実施例である情報処理装置の概略を
示すブロック図、第２図は上記実施例における処理全体
の流れ図の概略、第３図、第４図は本実施例における個
々の演算経過を説明するための入出力レジスタ間の内部
構成、並びに入出力レジスタ間の通信機構を用いた並列
演算例である。 １・・・ＬＳＩチップ、２・・・主記憶装置、３１・・
・演算器、３１１・３１２・・・演算器３１専用の入力
レジスタ、３１３・・・演算器３１専用の出力レジスタ
。
示すブロック図、第２図は上記実施例における処理全体
の流れ図の概略、第３図、第４図は本実施例における個
々の演算経過を説明するための入出力レジスタ間の内部
構成、並びに入出力レジスタ間の通信機構を用いた並列
演算例である。 １・・・ＬＳＩチップ、２・・・主記憶装置、３１・・
・演算器、３１１・３１２・・・演算器３１専用の入力
レジスタ、３１３・・・演算器３１専用の出力レジスタ
。
Claims (1)
- 【特許請求の範囲】 １、主記憶番地空間を持つ主記憶装置と、レジスタ番号
空間を持つレジスタ群と、演算手段とを有する情報処理
装置において、該演算手段の個個の構成単位に対し、レ
ジスタアクセス機構を設けることにより、該演算手段の
構成単位のすべて、ないし一部を、並列実行することを
可能としたことを特徴とする情報処理装置。 ２、上記演算手段の構成単位に対して設けた上記レジス
タアクセス機構に対し、該レジスタ間の入出力関係を規
定する手段を設けることにより、演算終了条件が発生す
るまで、新たな命令の取出しを行なうことなく演算を反
復実行することを可能としたことを特徴とする特許請求
の範囲第１項記載の情報処理装置。 ３、上記演算手段の構成単位に対して設けた上記レジス
タアクセス機構に対し、演算データの他に状態コード及
び通信コードを保持する手段を設けたことを特徴とする
特許請求範囲第１項又は第２項記載の情報処理装置。 ４、上記演算手段と、上記レジスタアクセス機構を同一
の単導体チップに納めたことを特徴とする特許請求範囲
第１項記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62035506A JPS63204322A (ja) | 1987-02-20 | 1987-02-20 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62035506A JPS63204322A (ja) | 1987-02-20 | 1987-02-20 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63204322A true JPS63204322A (ja) | 1988-08-24 |
Family
ID=12443644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62035506A Pending JPS63204322A (ja) | 1987-02-20 | 1987-02-20 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63204322A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010176350A (ja) * | 2009-01-29 | 2010-08-12 | Seiko Epson Corp | 情報処理装置、演算処理方法及び電子機器 |
| JP2010231321A (ja) * | 2009-03-26 | 2010-10-14 | Seiko Epson Corp | 情報処理装置、演算処理方法及び電子機器 |
-
1987
- 1987-02-20 JP JP62035506A patent/JPS63204322A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010176350A (ja) * | 2009-01-29 | 2010-08-12 | Seiko Epson Corp | 情報処理装置、演算処理方法及び電子機器 |
| JP2010231321A (ja) * | 2009-03-26 | 2010-10-14 | Seiko Epson Corp | 情報処理装置、演算処理方法及び電子機器 |
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