JPS6347835A - パイプライン計算機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は種々の演算処理を柔軟性良く実行することので
きるパイプライン計算機に関する。

（従来の技術） 上でのボトルネックとなっている。そこでこのボトルネ
ックを解消するべく、古くから並列計算機が多く提案さ
れている。

しかして成る演算処理を並列計算機で実行する場合、そ
の演算処理を並列的なハードウェア構成にマツピングす
ることが必要となる。そして一般的には、そのアルゴリ
ズムの分割の仕方によしよるが、分割（マツピング）さ
れた複数の部分間での密接な通信が必要となる。例えば
シストリック・アレイによる高並列な並列計算機にあっ
ては、各計算機ユニットを相互に同期させてて密接に結
合することが必要である。

このように成る演算処理を並列的に実行する並列計算機
では、複数の計算機ユニット間で／％−ドウエア的な通
信を行う為の結合ネットワークが必要となり、そのハー
ドウェア構成が相当複雑化すると云う問題がある。

これに対して成る演算処理を複数の計算機ユニットにて
縦続的に実行するパイプライン計算機がある。このパイ
プライン計算機は、上述したホト点がある。

然し乍ら、専用のアルゴリズムをハードウェア化したパ
イプライン計算機にあってはそのコスト・パフォーマン
スが高いが、種々の演算処理に対処するべくその汎用化
を図ると、高度にパイプライン化されたハードウェアが
必要となる。しかもこの高度にパイプライン化されたハ
ードウェアを用いて汎用アルゴリズムによる演算処理を
実行するには、例えば複雑なベクトル化コンパイラ等の
高度なソフトウェアが必要となる。

即ち、従来のパイプライン計算機における細分化された
処理ユニットは、それぞれ専用の７１−ドウエアをその
バイブライン拳ステージに持っている。そして各ステー
ジでは、人力データに対してどのような演算処理を施し
、その処理結果をどのようにして次のステージに出力す
るかが厳密に規定される。そこで各々のステージを汎用
の計算機ユニットで実現すれば、各ステージが柔軟性に
富むことから全体としても柔軟性に富む演算処理をそこ
でこのユニット間の通信をＩ１０命令にて実行すること
が考えられるが、その高速化の点で問題が残り、パイプ
ライン計算機の存在理由を考慮すると不適当であると云
わざるを得ない。

またこの通信をハードウェアでサポートしようとすると
、専用のプロセッサ通信モジュールが必要となる。しか
し専用のプロセッサ通信モジュールはハードウェアとし
て非常に高１ｊであり、全てのステージ間に設けること
は不可能に近い。しかもこのプロセッサ通信モジュール
を意識したプログラムを用いてその演算処理を実行させ
る必要があり、その柔軟性が損われる等の問題が残され
る。

このように従来のパイプライン計算機にあっては、種々
の演算処理を柔軟に行うには、ステージ間の通信の点で
問題があった。

（発明が解決しようとする問題点） 本発明は、汎用性の高いパイプライン計算機を構成する
には高度にパイプライン化されたハードウェアと複雑な
ベクトル化コンパイラ等の高度なソフトウェアを用いる
ことが必要となること、また各ステージの汎用化をそれ
ぞれ図った場合には、それらのステージ間の通信が問題
となること等を考慮してなされたもので、その目的とす
ると［発明の構成］ （問題点を解決する為の手段） 本発明は、演算処理内容がそれぞれ独立に設定される複
数の計算機ユニットを縦続に接続して構成されるパイプ
ライン計算機における上記各計算機ユニットのメモリ空
間の一部を、隣接する計算機ユニット間の共有メモリ空
間とし、例えば該計算機ユニット間に接続された制御線
を介して上記共有メモリ空間がアクセス可能であるかを
調べてその共有メモリ空間を隣接計算機ユニット間で共
通にアクセス可能としたことを特徴とするものである。

（作用） 本発明によれば、演算処理内容がそれぞれ独立に設定さ
れ、縦続に結合される複数の計算機ユニットの、互いに
隣接する計算機ユニットが、相互にメモリ空間の一部を
共有メモリ空間として共用し、その共有メモリ空間をそ
れぞれアクセスできるので、上記共有メモリ空間を介し
て隣接計算機ユニット間の通信を効率良く行うことがで
きる。

臘することなしに通常のメモリアクセスによって、ハト
算機ユニット間の通信を行い、その割当てられた演算処
理をそれぞれ実行すれば良くなる。従って、種々の演算
処理内容に柔軟に対処することが可能となる。

（実施例） 以下、図面を参照して本発明の一実施例につき説明する
。

第１図は実施例に係るパイプライン計算機の概念（概略
構成）を示す図で、ｌａ、　ｌｂ、　ｌｃ、　〜１ｎは
演算処理内容がそれぞれ独立に設定される汎用形の計算
機ユニットである。これらの計算機ユニット１ａ、　ｌ
ｂ、　ｌｃ、〜１ｎは、縦続に結合されてパイプライン
計算機を構成する。

しかして各計算機ユニットｌａ、　ｌｂ、　Ｉｃ、〜１
ｎにそれぞれ設けられるメモリ２ａ、　２ｂ、　２ｃ、
〜２ｎは、そのアドレス空間を第１図に模式的に示すよ
うにローカルメモリ部３ａ、　３ｂ、　３ｃ、　〜３ｎ
と、共有メモリ部４ａ、　４ｂ、　４ｃ、　〜４ｎ−１
とに分けている。即ち、前記各メモリ２ａ、　２ｂ、　
２ｃ、〜２ｎは、そのメモリ空間の一部を隣接する計算
機ユニットｌａ、　ｌｂ、　ｌｃ。

〜Ｉｎ間で、それらの隣接計算機ユニット間に共通な共
有メモリ部４ａ、　４ｂ、　４ｃ、〜４ｎ−１としてい
る。

−通にアクセス可能なメモリ空間としている。また２段
目と３段目の計算機ユニットｌｂ、　ｌｃは、そのメモ
リ２ｂ、　２ｃの一部をそれぞれ共有メモリ部４ｂとし
、上記各計算機ユニットｌｂ、　ｌｃにて共通にアクセ
ス可能なメモリ空間としている。

そして１段目の計算機ユニット１ａは、入力データに対
する演算処理を、そのステージに対して設定された演算
処理内容に従って前記ローカルメモリ部３ａを用いて実
行し、その演算処理結果（出力データ）を２段目の計算
機ユニット１ｂとの間で共通に設定された共有メモリ部
４ａに書込むものとなっている。

そして２段目の計算機ユニットｌｂは、上記共有メモリ
部４ａに書込まれたデータを入力データとし、この共有
メモリ部４ａをアクセスして該データを読出し、そのス
テージに対して設定された演算処理をローカルメモリ部
３ｂを用いて実行している。そしてその演算結果を３段
目の計算機ユニット１ｃとの間で共通に設定された共有
メモリ部４ｂに書込むものとなっている。

処理による演算結果が求められる。

尚、全てのステージを用いた演算処理が不要な場合には
、従来のパイプライン計算機と同様に、演算処理が不要
なステージでは入力データをそのまま次段のステージに
転送する処理だけを行うようにすれば良い。或いは、そ
の途中のステージから直接的に演算処理結果を出力する
ようにしても良い。

ここで隣接する２つの計算機ユニット間の構成について
更に詳しく説明する。

第２図は１段目のステージと２段目のステージとの間の
関係を詳細に示すものである。各ステージにおける計算
機ユニットｌａ、　ｌｂは、それぞれ処理プロセッサ８
ａ、　６ｂとメモリ２ａ、　２ｂに対するメモリ制御部
７ａ、　７ｂとを備えている。

尚、メモリ２ａは計算機ユニット１ａの本体である処理
プロセッサ６ａに対するローカルメモリ部３ａと、次段
の計算機ユニットｔｂとの間で共通に設定されたアドレ
ス空間からなる共有メモリ部４ａとにより構成される。

そして処理プロセッサ６ａの制御の下でメモリ制御部７
ａにてアクセスされるようになっている。

またメモリ２ｂは計算機ユニット１ｂの本体である処理
プロセッサ６ｂに対するローカルメモリ部３ｂと、５段
の計算機ユニットｌａとの間で共通に設定されヘアドレ
ス空間からなる共有メモリ部４ａ、および灰段の計算機
ユニットｌｃとの間で共通に設定された。アドレス空間
からなる共有メモリ部４ｂとにより構成される。そして
処理プロセッサ６ｂの制御の下でメモリ制御部７ｂにて
アクセスされるようになっている。

従ってこれらのステージ間で共通にアドレス空間が設定
された上記共存メモリ部４ａに対しては、各ステージの
メモリ制御部７ａ、　７ｂはそれぞれ共通にアクセスで
きるようになっている。

ここで２つのメモリ制御部？ａ、　７ｂは制御線８にて
接続され、上記共有メモリ部４ａに対するアクセスの状
況が上記制御線８を介して相互に通知されるようになっ
ている。メモリ制御部７ａ、　７ｂはこの制御線８を介
して通知される他方のメモリ制御部７ａ、　７ｂによる
共有メモリ部４ａのアクセス状況から、該共有メモリ部
４ａに対するアクセスが競合した場合、そのアクセスを
一時保留する制御を行っている。この制御によって上記
共有メモリ部４ａに対する隣接計算機ユニット間でのア
クセスの競合が回避される。

このような共有メモリ部４ａのアクセス競合回避制御の
下で、前記各処理プロセッサ６ａ、　６ｂは他方）処理
プロセッサが共有メモリ４ａをアクセスしている期間に
は、そのローカルメモリ部３ａ、　３ｂを用いそ与えら
れた演算処理を実行する。そして共有メモリ部４ａに対
するアクセスの空きを確認して、該共存メモリ部４ａを
アクセスするものとなっている。

尚、上記アクセスの競合の回避は、通常のマルチプロセ
ッサによるメモリアクセスにおけるアクセス制御法を適
宜採用することができる。

ところでこの共有メモリ部４ａを用いた計算機ユニット
ｌａ、　ｌｂ間でのデータの受渡しく通信）は、例えば
次のようにして行われる。第３図はこのデータ通信を行
う為の共有メモリ部４ａの構成を示すもので、理論的に
はこのメモリ内にキューを作ることによりデータの受渡
しが行われる。

即ち、例えば共有メモリ空間の１００番地から１９９番
地をデータの受渡しに用いるデータ・エリア（キュー）
とし、２００番地をキュー・トップのポインタ、２０１
番地をキュー・ボトムのポインタとする。

そして前段側の計算機ユニットでは２００番地に格納さ
れるキュー・トップのポインタ値を書替えながら、デー
タ・エリアの該当するアドレスにデータを書込む。具体
的にはキュー・トップの値がキュー・ボトムの値と同じ
でないかを調べ、等しくない場合にそのキュー・トップ
の値で示されるアドレスにデータを書込む。またその値
がキュー・ボトムの値と等しい場合には、キュー・トッ
プの値をインクリメントし、その値で示される新しいア
ドレスにデータを書込む。

ここでキュー・トップの値がキュー中ボトムの値と等し
いか否かを調べるのは、キューの実現の為に１次元メモ
リを巡回的に用いることと、後段の計算機ユニットが使
用していないデータを崩さない為である。

一方、後段側の計算機ユニットは、２０１番地に格納さ
れたキュー・ボトム値で示されるアドレスのデータを読
出し、そのデータの読出しが終了した時点でキュー・ボ
トムの値をインクリメントしている。この際、キュー・
ボトムの値が前記キュー・トップの値と等しくないかを
調べ、その値が等しい場合には、データの読出しを行わ
ないようにしている。つまり、前段の計算機ユニットが
新しく書込んでいないデータを、後段の計算機ユニット
に誤って読出すことがないようになっている。

このようにしてキューφトップとキュー・ホト必ず読出
しと書込みとの間で生じ、同時書込みによる競合は生じ
ることがない。

また共有メモリ部のアドレスは、両方の計算機ユニット
間で必ずしも共通である必要はなく、両方の計算機ユニ
ットにおける論理アドレス内の共有メモリ部分が物理的
に同じアドレスにマツピングされるものであれば良い。

つまり各計算機ユニットにおける論理アドレス内の共有
メモリ部分が、相互に対応したアドレスにマツピングさ
れれば良いものである。

ところでメモリ２ａ、　２ｂ、〜２ｎの一部にそれぞれ
設定される共存メモリ部４ａ、　４ｂ、〜４ｎ−１は、
隣接計算機ユニット間の取決めによって任意に設定可能
なものである。

従って具体的には各ステージ間のメモリに対する制御部
を、例えば第４図に示すように構成すれば良い。

即ち、第４図に示すように各ステージのメモリ２ａ、　
２ｂ、〜２ｎのどのアドレス領域を共有メモリ部４ａ、
　４ｂ、　〜４ｎ−１とするかを、各メモリ２ａ、　２
ｂ、　〜限アドレスとする。そしてこれらの共有メモリ
部を指定するアドレスデータを隣接する計算機ユニット
にそれぞれ与えるようにすれば、これらの隣接計算機ユ
ニット間で共通な共有メモリのアドレス空間を設定する
ことができる。

またこのように構成すれば、レジスタ１１．１２にそれ
ぞれセットするデータによって、共存メモリ部のアドレ
ス空間の大きさを任意に設定することが可能となる。尚
、レジスタ１１．１２へのデータのセットは、パイプラ
イン計算機に対する初期設定時に行うようにすれば十分
である。

尚、本発明は上述した実施例に限定されるものではない
。例えば共をメモリ間に対する同期に関しては、マルチ
・プロセッサ装置における種々の手法を用いることが可
能である。また共々メモリ部をレジスタのペアによって
指定することなく、各計算機ユニット毎にそれぞれ固定
的に定めるようにしても良い。その他、本発明はその要
旨を逸脱しない範囲で種々変形して実施することができ
る。

［発明の効果］ 以上説明したように本発明によれば、バイブライン計算
機における各処理ステージの処理を種々の演算処理内容
にプログラム可能とすることができる。また共有メモリ
部とその共有メモリ部に対するアクセスを制御すること
で複数の計算機ユニット間のデータ通信のオーバーヘッ
ドを軽減し、効率良く行うことを可能とする。故に種々
のパイプライン演算処理を高速に、且つ柔軟に行うこと
が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るバイブライン計算機の
概要を示す図、第２図はステージ間のメモリ制御部の構
成例を示す図、第３図は共有メモリ部におけるデータの
受渡しを示す図、第４図は共有メモリ部の設定の例を示
す図である。 ｌａ、　ｌｂ、　〜１ｒ＋・＝計算機ユニット、２ａ、
　２ｂ、　〜２ｎ・・・メモリ、３ａ、　３ｂ、　〜３
ｎ・・・ローカルメモリ部、４ａ。 ４ｂ、〜４ｎ−１・・・共有メモリ部、６ａ、　ｆｉｂ
・・・処理プロセッサ、７ａ、　７ｂ・・・メモリ１す
一部、８・・・制御線、２１゜２２・・・レジスタ。 出願人　工業技術院長　低壕幸三 第１図 第２図

Claims (3)

【特許請求の範囲】
1. （１）演算処理内容がそれぞれ独立に設定される複数の
   計算機ユニットを縦続に接続して構成されるパイプライ
   ン計算機において、 各計算機ユニットのメモリ空間の一部を隣接する計算機
   ユニット間の共有メモリ空間とし、その共有メモリ空間
   を隣接計算機ユニット間で共通にアクセス可能としたこ
   とを特徴とするパイプライン計算機。
2. （２）隣接する計算機ユニットは、該計算機ユニット間
   に接続された制御線を介して共有メモリ空間がアクセス
   可能であるかを調べて上記共有メモリ空間をアクセスす
   るものである特許請求の範囲第１項記載のパイプライン
   計算機。
3. （３）計算機ユニットは、そのメモリバンクに共有メモ
   リ空間を示すレジスタを持ち、このレジスタに格納され
   るデータを変更して上記共有メモリ空間の大きさを可変
   してなるものである特許請求の範囲第１項記載のパイプ
   ライン計算機。