JPH038044A - マルチプロセッサ・システムにおける時計制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 複数のプロセッサを並列接続して構成されるマルチプロ
セッサ・システムにおける時計制御方式各プロセッサが
共通時計の値をリードする命令（以下、リード・クロッ
ク命令）を高速に実行し得るようにすることを目的とし
、 複数のプロセッサを並列接続して構成されるマルチプロ
セッサ・システムにおける時計制御方式であって、マル
チプロセッサ・システムを構成する複数のプロセッサに
より共用する共通時計手段と、各プロセッサ内部に設け
られ、前記共通時計手段からリードした値の上位部分を
保持する上位レジスタと、各プロセッサ内部に設けられ
、前記上位レジスタに隣接し、前記共通時計手段からリ
ードした値の下位部分を保持する下位レジスタと、前記
下位レジスタの内容を前記共通時計と同一のタイミング
で更新する更新手段とを備え、各プロセッサが前記共通
時計手段の値をリードしリード・クロック命令を実行す
るように構成する。

り命令の実行速度を上げることによって、コンピュータ
・システムの性能を向上させることが可能となる。

〔産業上の利用分野〕

本発明は、複数のプロセッサを並列接続して構成される
マルチプロセッサ・システムにおける共通時計制御方式
に関する。

一般にコンピュータ・システムではシステム内部に時計
機構を備えている。この時計機構はオペレーティング・
システム（Ｏ３）などのソフトウェアがリード・クロッ
ク命令を発行することによって読み出される。また、オ
ペレーティング・システムはシステムの運用において、
時刻を頻繁に認識する必要があるためリード・クロック
命令を頻繁に発行することになる。

一方、コンピュータ・システムの性能を向上させるため
には、頻繁に発行される各種の命令の実行速度を上げる
ことが効果がある。そのため、頻繁に発行される命令の
一つであるリード・クロッ〔従来の技術と発明が解決し
ようとする課題〕通常、リード・クロック命令の実行速
度を向上させるには各プロセッサ内部に時計機構を備え
る方式がある。しかし、マルチプロセッサ・システムの
場合は複数のプロセッサから構成されるので、各プロセ
ッサに時計機構を備えると各々の時計機構の時刻の同一
性を保証する必要が生じ、そのため各時計の同期処理機
構が必要となる。

一方、各プロセッサが共用できる共通時計を各プロセッ
サの外部に一つだけ備える方式では、前述の同期処理機
構は必要ないがプロセッサ内部に時計を持つ場合と比較
してリード・クロック命令の実行速度が遅くなる欠点が
ある。

第３図は前者の方式の構成図、第４図は後者の方式の構
成図である。図中、１はプロセッサ、２は時計機構、３
はこれらを接続する共通バス、４は共通時計である。

第３図構成は、各プロセッサ１内に時計機構２を装備し
ており、各時計機構には各時計間で同期処理を行う機構
を設けて共通バス３を介して時刻の同一性を保証する。

この構成ではリード・クロック命令を高速に実行できる
利点があるが、マルチプロセッサ・システム内の各時計
機構に同期処理機構（図示せず）を必要とする欠点があ
る。

第４図構成は、マルチプロセッサ・システムに各プロセ
ッサが共用する一個の共通時計４を設けるものである。

この構成では一個の時計しか存在しないので、各時計間
の同期処理を必要としないが、プロセッサ内に時計機構
をもつ場合と比較して共通時計をリードす゛るために余
分な時間を要しリード・クロック命令を高速に実行でき
ないという欠点がある。

本発明の目的は、複数のプロセッサを並列接続して構成
されるマルチプロセッサ・システムにおいて、各プロセ
ッサが共通時計の値をリードするリード・クロック命令
を高速に実行し得るような時計制御方式を提供すること
にある。

〔課題を解決するための手段〕

本発明は、複数のプロセッサ（１）を並列接続して構成
されるマルチプロセッサ・システムにおける時計制御方
式であって、マルチプロセッサ・システムを構成する複
数のプロセッサにより共用する共通時計手段（４）と、
各プロセッサ内部に設けられ、前記共通時計手段からリ
ードした値の上位部分を保持する上位レジスタ（５）と
、各プロセッサ内部に設けられ、前記上位レジスタに隣
接し、前記共通時計手段からリードした値の下位部分を
保持する下位レジスタ（６）と、前記下位レジスタの内
容を前記共通時計と同一のタイミングで更新する更新手
段（７）とを備え、各プロセッサが前記共通時計手段の
値またはプロセッサ内部のレジスタ（５）と（６）の値
をリードしリード・クロック命令を実行するようにした
ことを特徴とする特 〔作　用〕 上記のような構成において、コンピュータ・システムの
電源を投入した直後の初期リセ７）時には、共通時計手
段のリード値の上位データを保持する上位レジスタと、
共通時計手段のリード値の下位データを保持する下位レ
ジスタはゼロに初期化される。さらに、共通時計の下位
データの更新によるキャリーもゼロにクリアされる。

オペレーティング・システムなどのソフトウェアがリー
ド・クロック命令を発行すると以下の手順のように前記
リード・クロック命令が実行される。

（１）リード・クロック命令が、初期リセット後初めて
実行された場合には、まずプロセッサ外の共通時計をリ
ードする。そして、リードした値をプロセッサ内の上位
レジスタと下位レジスタに格納する。同時に下位レジス
タの値は更新手段により共通時計と同一のタイミングで
＋１ずつインクリメントされ始める。

（２）　Ｕ−ド・クロック命令が、初期リセット後、２
度目以降に実行された場合には、各プロセッサ内のキャ
リー・フラグをチエツクしてキャリーが“０”である場
合にはプロセッサ内の上位レジスタと下位レジスタに保
持されている値が、プロセッサ外の共通時計の値と一致
していることになり、その値をリードすることによって
リード・クロック命令の実行を完了することができる。

（３）リード・クロック命令が、初期リセット後２度目
以降に実行された場合には、キャリー・フラグをチエツ
クし、キャリーが“１″である場合にはプロセッサ内の
上位レジスタと下位レジスタ保持されている値が、プロ
セッサ外の共通時計の値と一致しない。そこで、共通時
計をリードしその値を上位レジスタと下位レジスタに格
納する。

以上のようなステップを踏むと、キャリー・フラグが“
１″にならないうちにリード・クロック命令を実行する
ときには、プロセッサ外の共通時計をリードする必要が
ないのでリード・クロック命令を高速に実行することが
可能になる。

前述のように、一般に、リード・クロック命令は出現頻
度が高いので、プロセッサ内の下位レジスタのビット幅
を適当に選択すれば、リード・クロック命令の実行に際
しプロセッサ外の共通時計を読む頻度を低減させること
ができる。従って、リード・クロック命令の実効的な実
行速度の向上となる。

さらに、本発明では、各プロセッサ内に時計機構全体を
有する従来の技術と比較してカウンタのピット幅が小さ
く、また、各プロセッサの時計間の同期処理も必要ない
ためハードウェア量を削減することもできる。

〔実施例〕

第１図は本発明の一実施例構成図、第２図はプロセッサ
内の構成の詳細図である。従来と同一構成要素には同一
の番号を付す。５は上位レジスタ、６は下位レジスタ、
７は更新回路、８はキャリー・フラグである。図示のよ
うに、この構成のマルチプロセッサ・システムでは各プ
ロセッサ１は共通バス３により相互接続される。

最初にリード・クロック命令を実行するときには、共通
時計４をリードする。そして、リードした値を上位レジ
スタ５及び下位レジスタ６に格納する。格納後、下位レ
ジスタ６の内容は更新回路７により更新が開始される。

更新の結果、キャリー・フラグ８がセットされる。２回
目以降にリード・クロック命令を実行するときは、最初
にキャリー・フラグ８をチエツクする。チエツクの結果
、キャリー・フラグ８が“０”のときは上位レジスタ５
と下位レジスタ６をリードする。一方、キャリー・フラ
グ８が１”のときは共通時計４をリードし、リードした
値を上位レジスタ５と下位レジスタ６に格納する。

第１図は共通バス３で結合したマルチプロセッサ・シス
・テムの例であるが、本発明は他の結合方式によるマル
チプロセッサ・システムにも適用可能である。

〔発明の効果〕

以上説明したように、本発明によれば、複数のプロセッ
サを並列接続して構成されるマルチプロセッサ・システ
ムにおいて、各プロセッサに上位レジスタと下位レジス
タとその更新手段を設け、プロセッサ外に共通時計記憶
を設けることにより、各プロセッサはキャリーの状態に
より共通時計の値をリードするリード・クロック命令を
高速に実行することができ、これにより、コンピュータ
・システムの性能を顕著に向上させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例構成図、 第２図は第１図構成のプロセッサ内の詳細図、第３．４
図は従来の構成図である。 （符号の説明） １・・・プロセッサ、 ２・・・時計機構、 ３・・・共通バス、 ４・・・共通時計、 ５・・・上位レジスタ、 ６・・・下位レジスタ、 ７・・・更新回路、 ８・・・キア リー・フラグ。

Claims (1)

1. 【特許請求の範囲】 １、複数のプロセッサ（１）を並列接続して構成される
   マルチプロセッサ・システムにおける時計制御方式であ
   って、 マルチプロセッサ・システムを構成する複数のプロセッ
   サにより共用する共通時計手段（４）と、各プロセッサ
   内部に設けられ、前記共通時計手段からリードした値の
   上位部分を保持する上位レジスタ（５）と、 各プロセッサ内部に設けられ、前記上位レジスタに隣接
   し、前記共通時計手段からリードした値の下位部分を保
   持する下位レジスタ（６）と、前記下位レジスタの内容
   を前記共通時計と同一のタイミングで更新する更新手段
   （７）とを備え、各プロセッサが前記共通時計手段の値
   をリードしリード・クロック命令を実行するようにした
   ことを特徴とするマルチプロセッサ・システムにおける
   時計制御方式。