JPS59105148A - マイクロプログラム制御方式の中央処理装置 - Google Patents
マイクロプログラム制御方式の中央処理装置Info
- Publication number
- JPS59105148A JPS59105148A JP21445782A JP21445782A JPS59105148A JP S59105148 A JPS59105148 A JP S59105148A JP 21445782 A JP21445782 A JP 21445782A JP 21445782 A JP21445782 A JP 21445782A JP S59105148 A JPS59105148 A JP S59105148A
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- JP
- Japan
- Prior art keywords
- instruction
- memory system
- register
- output
- central processing
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
- G06F9/3016—Decoding the operand specifier, e.g. specifier format
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）技術分野
本発明は、メモリーベージング機能を有するマイクロプ
ログラム制御方式の中央処理装置に係り、特に、メモリ
システムに対してアドレス指定を行ナウアドレスレジス
タの制御１に関する。
ログラム制御方式の中央処理装置に係り、特に、メモリ
システムに対してアドレス指定を行ナウアドレスレジス
タの制御１に関する。
（口）従来技術
第１図は、従来のメモリーページング機能を有するマイ
クロプログラム制御方式の中央処理装置を示すブロック
図であり、（１）及び（２）はプログラムやデータ等か
記憶されているメモリシステム（３）に対して、アドレ
ス指定を行なう上位アドレスレジスタ及び下位アドレス
レジスタであり、上位アドレスレジスタ（１）はメモリ
システム（３）に対してページ指定を行ない、下位アド
レスレジスタ（２）は、メモリシステム（３）の上位ア
ドレスレジスタ（Ｌ）で指定されたページ内でのアドレ
スを指定する。又、（４）はバスドライバ（５）を介し
てメモリシステム（３）から命令がフェッチされる命令
レジスタ、（６）はアキームレータやプログラムカウン
タ等の汎用（／ジスタ群、（７）は演算器（ＡＬＵ）、
（８）は゛オールｏ ”の固定データを発生する固定デ
ータ発生回路、（９）はマイクロプログラムを格λ４Ｊ
１シたＲ ＯＭ等のマイクロプログラムメモＩＪ ＱＯ
Ｉを含んで構成さＪｌ、命令レジスタ（４）にフェッチ
された命令を解析」−ると共に、各部にシステムクロツ
タＣＬＫに同期した各神制御信号を発生する制御線とし
てのコンビ、−タコントロールユニノ１．（ＣＣＵ）で
ある。
クロプログラム制御方式の中央処理装置を示すブロック
図であり、（１）及び（２）はプログラムやデータ等か
記憶されているメモリシステム（３）に対して、アドレ
ス指定を行なう上位アドレスレジスタ及び下位アドレス
レジスタであり、上位アドレスレジスタ（１）はメモリ
システム（３）に対してページ指定を行ない、下位アド
レスレジスタ（２）は、メモリシステム（３）の上位ア
ドレスレジスタ（Ｌ）で指定されたページ内でのアドレ
スを指定する。又、（４）はバスドライバ（５）を介し
てメモリシステム（３）から命令がフェッチされる命令
レジスタ、（６）はアキームレータやプログラムカウン
タ等の汎用（／ジスタ群、（７）は演算器（ＡＬＵ）、
（８）は゛オールｏ ”の固定データを発生する固定デ
ータ発生回路、（９）はマイクロプログラムを格λ４Ｊ
１シたＲ ＯＭ等のマイクロプログラムメモＩＪ ＱＯ
Ｉを含んで構成さＪｌ、命令レジスタ（４）にフェッチ
された命令を解析」−ると共に、各部にシステムクロツ
タＣＬＫに同期した各神制御信号を発生する制御線とし
てのコンビ、−タコントロールユニノ１．（ＣＣＵ）で
ある。
次に、第４図に示１−タイミ／グチヤードなシ照しなが
ら動作を説明する。
ら動作を説明する。
先ず、中央処理装置が一つの命令の実行を１峰了し、次
の命令の実行に入る時、メモリシステム＋３１は」三位
及び下位アドレスレジスタ（１）及Ｏ・（２）からのア
ドレス情報に従い、バスドライバ（５）に対して命令を
出力してくる。この命令は第２図にその形式を示すよう
に、命令コードと、その命令がセロページとカレントペ
ージの（・ずれのページをアクでスするのかを示すペー
ジ指定ピッｌ−％と、メモリシステム（３）に対する下
位アドレスと力）ら１ｙ、つている。命令か出力される
と、コンヒ゛ユータコントロールユニノ）（９１はイネ
ーブル信号１つＢＥＮ及びバスドライバ（５）の方向を
定める信号ＤＢＤＩＲを共にしＬ」にするため（第４図
（ロ））、命令カーメモリシステムに３）からノくスド
ライノく（５）を介してノ（スラインＢＬに送られてく
る（第４図（ハ））。そして、ノエノチ化号Ｉ Ｌの立
ち上かりにより命令１ｔ′ｉ’８Ｗ令レジスタ（４）に
フェッチされ、又、ライトイ訂号ＲＷの立ち上かりによ
り命令は汎用レジスタ群（６１ｏ）ワークレジスタに１
−ぎ込まれる（第４図（ニ）（利）。舌δ令か節令しジ
スク（４）にフエソプーされると、コンピュータコノト
ロールユニット（９）（まこＪ）命令をＨ父１）込み解
七「を開始する。一方、ワークレジスタに書き込まれた
命令は演算器（７）に取り込まれ、ここを通過して再び
アウトノ°ノトイ不−フ゛ルイを一号０■うＹによりパ
スラインＩ３ Ｌに出力される（第４図（へ）（＋−）
）。
の命令の実行に入る時、メモリシステム＋３１は」三位
及び下位アドレスレジスタ（１）及Ｏ・（２）からのア
ドレス情報に従い、バスドライバ（５）に対して命令を
出力してくる。この命令は第２図にその形式を示すよう
に、命令コードと、その命令がセロページとカレントペ
ージの（・ずれのページをアクでスするのかを示すペー
ジ指定ピッｌ−％と、メモリシステム（３）に対する下
位アドレスと力）ら１ｙ、つている。命令か出力される
と、コンヒ゛ユータコントロールユニノ）（９１はイネ
ーブル信号１つＢＥＮ及びバスドライバ（５）の方向を
定める信号ＤＢＤＩＲを共にしＬ」にするため（第４図
（ロ））、命令カーメモリシステムに３）からノくスド
ライノく（５）を介してノ（スラインＢＬに送られてく
る（第４図（ハ））。そして、ノエノチ化号Ｉ Ｌの立
ち上かりにより命令１ｔ′ｉ’８Ｗ令レジスタ（４）に
フェッチされ、又、ライトイ訂号ＲＷの立ち上かりによ
り命令は汎用レジスタ群（６１ｏ）ワークレジスタに１
−ぎ込まれる（第４図（ニ）（利）。舌δ令か節令しジ
スク（４）にフエソプーされると、コンピュータコノト
ロールユニット（９）（まこＪ）命令をＨ父１）込み解
七「を開始する。一方、ワークレジスタに書き込まれた
命令は演算器（７）に取り込まれ、ここを通過して再び
アウトノ°ノトイ不−フ゛ルイを一号０■うＹによりパ
スラインＩ３ Ｌに出力される（第４図（へ）（＋−）
）。
ここで、命令かメモリシステム（３）０）ツルソトベー
シなアクセスする命令かあつブこ場合（↓、コンビー−
クコントロールユニノト（９）は’Ｉ１１子析σ）ポ吉
果１言号０Ｅを「■１」のままとし、このため、同定デ
ータ発生回路（８）からは固定データか出力されず、ゲ
ート０υか開く。ところが、コンビ、−−タコントロー
ルユニノ） （９）はクロックパルスＣＰ Ｍヲ’Ｊ生
シナいため、上位アドレスレジスタ（１）の内容は変化
せず、クロックパルスＣＰＬにより命令の下位アドレス
のみが下位アドレスレジスタ（２）に取り込まれる。従
って、上位及び下位アドレスレジスフ（１）及び（２）
の出力としては、下位アドレスのみが更新されることと
なる。
シなアクセスする命令かあつブこ場合（↓、コンビー−
クコントロールユニノト（９）は’Ｉ１１子析σ）ポ吉
果１言号０Ｅを「■１」のままとし、このため、同定デ
ータ発生回路（８）からは固定データか出力されず、ゲ
ート０υか開く。ところが、コンビ、−−タコントロー
ルユニノ） （９）はクロックパルスＣＰ Ｍヲ’Ｊ生
シナいため、上位アドレスレジスタ（１）の内容は変化
せず、クロックパルスＣＰＬにより命令の下位アドレス
のみが下位アドレスレジスタ（２）に取り込まれる。従
って、上位及び下位アドレスレジスフ（１）及び（２）
の出力としては、下位アドレスのみが更新されることと
なる。
一方、命令かメモリシステム（３）のゼロペ〜ゾをアク
セスする命令であった場合は、解析の粕来コンピュータ
コントロールユニット＋９）は１Ａ号ＯＥをｒＬＪとす
ると共に、クロックパルスＣＩ） Ｍを発生するので、
ゲート０υか閉じられ固定データ゛′オールＯ゛が出力
され、このデータが上位アドレスレジスタ（１）に取り
込まれ、上位アドレスレジスフ（１）はクリアされる。
セスする命令であった場合は、解析の粕来コンピュータ
コントロールユニット＋９）は１Ａ号ＯＥをｒＬＪとす
ると共に、クロックパルスＣＩ） Ｍを発生するので、
ゲート０υか閉じられ固定データ゛′オールＯ゛が出力
され、このデータが上位アドレスレジスタ（１）に取り
込まれ、上位アドレスレジスフ（１）はクリアされる。
又、命令の下位アドレスは刀しントページのときと同様
に下位アドレスレジスタ（２）に取り込まれ、従って、
上位及び下位アドレスレジスタ（１）及び（２）の出力
は共に史ｔｉされろ。
に下位アドレスレジスタ（２）に取り込まれ、従って、
上位及び下位アドレスレジスタ（１）及び（２）の出力
は共に史ｔｉされろ。
以上のように、従来の中央処理装置では、命令レジスタ
が命令ヲフエノチし、コンピュータコノトロールユニッ
トカ、ゼロペーシヲアクセススル命令であるか、カレン
トページをアクセスする命令であるかを判定した後でな
くては、アドレスか決定せず、従って、メモリーンステ
ムに対１−るアドレス’１ＩＩＩＶ１４の出力か遅（、
その結果、処理時間が長（／Ｉ６と℃・う欠点があった
。相゛に、メモリーシステムのセロページは、他のペー
ジから共通のデータ領域として使用されるため、この部
分での処理速度の遅れは、システム全体に大きな影響を
与えてしまうという問題かあった。
が命令ヲフエノチし、コンピュータコノトロールユニッ
トカ、ゼロペーシヲアクセススル命令であるか、カレン
トページをアクセスする命令であるかを判定した後でな
くては、アドレスか決定せず、従って、メモリーンステ
ムに対１−るアドレス’１ＩＩＩＶ１４の出力か遅（、
その結果、処理時間が長（／Ｉ６と℃・う欠点があった
。相゛に、メモリーシステムのセロページは、他のペー
ジから共通のデータ領域として使用されるため、この部
分での処理速度の遅れは、システム全体に大きな影響を
与えてしまうという問題かあった。
←→ 目的
本発明は、メモリーページング機能を有するマイクロプ
ログラム制御方式の中央処理装置において、メモリーシ
ステムから命令を受は取ったとき、コンピュータコント
ロールユニノトテ命令〕解析が終了する以前に、上位ア
ドレスレジスタを雅制的にクリアするか又はその内容を
保持することにより、メモリーシステムに対するアドレ
ス情報を早期に出力し、メモリーシステムを効率良く動
作させることで、高速処理を実現することを目的とする
ものである。
ログラム制御方式の中央処理装置において、メモリーシ
ステムから命令を受は取ったとき、コンピュータコント
ロールユニノトテ命令〕解析が終了する以前に、上位ア
ドレスレジスタを雅制的にクリアするか又はその内容を
保持することにより、メモリーシステムに対するアドレ
ス情報を早期に出力し、メモリーシステムを効率良く動
作させることで、高速処理を実現することを目的とする
ものである。
に）実施例
第３図は、本発明によるマイクロプログラム制御方式の
中央処理装置の実施例を示すブロック図であり、第１図
の従来例と同一構成には同一番号を付している。
中央処理装置の実施例を示すブロック図であり、第１図
の従来例と同一構成には同一番号を付している。
第３図に示すように、本発明では、上位アドレスレジス
タ（１２）を、信号が入力されると内容を強制的にクリ
アするクリア端子性のレジスタ、例えばクリア端子ＣＲ
付の複数のＤフリップフロップより構成しており、又、
０３）は第１図と同様マイクロプログラムメモリ０弔を
含んで構成された制御部とシテノコンピュータコントロ
ールユニノトテあるが、本発明では、命令レジスタ（４
）に命令がフェッチされる１システムクロツク前、即ち
、バスドライバ（５）に制御信号ＤＢＥＮ及びＤＢＤＩ
Ｒを出力すると同時に、第５図（ハ）のタイミングチャ
ートで示すように、クリアイネーブル信号ＣＬＲＥＮを
出力するように構成している。
タ（１２）を、信号が入力されると内容を強制的にクリ
アするクリア端子性のレジスタ、例えばクリア端子ＣＲ
付の複数のＤフリップフロップより構成しており、又、
０３）は第１図と同様マイクロプログラムメモリ０弔を
含んで構成された制御部とシテノコンピュータコントロ
ールユニノトテあるが、本発明では、命令レジスタ（４
）に命令がフェッチされる１システムクロツク前、即ち
、バスドライバ（５）に制御信号ＤＢＥＮ及びＤＢＤＩ
Ｒを出力すると同時に、第５図（ハ）のタイミングチャ
ートで示すように、クリアイネーブル信号ＣＬＲＥＮを
出力するように構成している。
更に、本発明では、コンピータコントロールユニット０
３１からのクリアイネーブル信号ＣＬＲＥＮを入力する
と共に、メモリーシステム（３）から命令レジスタ（４
）にフェッチされる命令のページ指定Ｚ 。
３１からのクリアイネーブル信号ＣＬＲＥＮを入力する
と共に、メモリーシステム（３）から命令レジスタ（４
）にフェッチされる命令のページ指定Ｚ 。
ビットからのページ指定信号４をハスラインＢＬより入
力し、クリアイネーブル信号ＣＬＲＥＮ、Ｚ が所定の状態のとき、ページ指定信号そに応じてクリア
信号ＣＬＲを発生するクリア信号発生回路（党を設けて
おり、第３図の実施例では、クリア、Ｚ イネーブル信号ＣＬＲＥＮとページ指定（ｇラネを入力
するＯＲゲートｔ１６１と、ＯＲゲート０う）の出力信
号Ｇをデータ入力端子りに入力し、システムクロックＣ
ＬＫをクロック端子ＣＬに入力するＤフリップフロップ
０７）より構成している。
力し、クリアイネーブル信号ＣＬＲＥＮ、Ｚ が所定の状態のとき、ページ指定信号そに応じてクリア
信号ＣＬＲを発生するクリア信号発生回路（党を設けて
おり、第３図の実施例では、クリア、Ｚ イネーブル信号ＣＬＲＥＮとページ指定（ｇラネを入力
するＯＲゲートｔ１６１と、ＯＲゲート０う）の出力信
号Ｇをデータ入力端子りに入力し、システムクロックＣ
ＬＫをクロック端子ＣＬに入力するＤフリップフロップ
０７）より構成している。
次に、第５図のタイミングチャートを参照しながら、本
実施例の動作を説明する。
実施例の動作を説明する。
メモリーシステム（３）から命令が出力されると、第１
図の従来例と全く同様に、先ず、バスドライバ（５）に
信号ＤＢＥＮ及びＤＢＤＩＲが与えられ、命令はバスド
ライバ（５）を介してパスラインＢＬに送られる。とこ
ろが、コンピュータコントロールユニット０３）は、信
号ＤＢＥＮ及びＤＢＤＩＲと同時に、クリアイネーブル
信号ＣＬＲＥＮを第５図（ハ）に示すように１Ｌ」にす
る。このため、パスラインＢＬに送られてきた命令が、
カレントベージをアクセスする命令である場合は、ペー
ジ指定信号％がｌ’−ＨＪであ、るため、ＯＲゲー）
（１６＋の出力信号Ｇは、第５図に）の破線で示すよう
に、［ＨＪのままであり、従って、システムクロックＣ
Ｌ ＫかＤクリップフロップ（１７）に入力されてもそ
の出力信号ＣＬ Ｒは、第５図（ホ）の破線の如＜ＩＩ
−（Ｊのままとなり、上位アドレスレジスタ０２）はク
リアされず、その内容を保持する。ところで、下位アド
レスレジスタ（２）への取り込み信号としてのクロック
パルスＣＰＬは、フェッチ１ｇ号ＩＬか立ち上がるのと
ほぼ同時に立ち上がるので、命令の下位アドレスは、命
令が命令レジスタ（４）にフェッチされるのと同時に、
下位アドレスレジスタ（２）に取り込まれる。
図の従来例と全く同様に、先ず、バスドライバ（５）に
信号ＤＢＥＮ及びＤＢＤＩＲが与えられ、命令はバスド
ライバ（５）を介してパスラインＢＬに送られる。とこ
ろが、コンピュータコントロールユニット０３）は、信
号ＤＢＥＮ及びＤＢＤＩＲと同時に、クリアイネーブル
信号ＣＬＲＥＮを第５図（ハ）に示すように１Ｌ」にす
る。このため、パスラインＢＬに送られてきた命令が、
カレントベージをアクセスする命令である場合は、ペー
ジ指定信号％がｌ’−ＨＪであ、るため、ＯＲゲー）
（１６＋の出力信号Ｇは、第５図に）の破線で示すよう
に、［ＨＪのままであり、従って、システムクロックＣ
Ｌ ＫかＤクリップフロップ（１７）に入力されてもそ
の出力信号ＣＬ Ｒは、第５図（ホ）の破線の如＜ＩＩ
−（Ｊのままとなり、上位アドレスレジスタ０２）はク
リアされず、その内容を保持する。ところで、下位アド
レスレジスタ（２）への取り込み信号としてのクロック
パルスＣＰＬは、フェッチ１ｇ号ＩＬか立ち上がるのと
ほぼ同時に立ち上がるので、命令の下位アドレスは、命
令が命令レジスタ（４）にフェッチされるのと同時に、
下位アドレスレジスタ（２）に取り込まれる。
一方、命令がゼロベージをアクセスする命令である場合
は、ページ指定信号４がｒＬＪであるため、ＯＲゲート
０６１の出力信号Ｇは、第５図に）の実線で示すように
ｒＬＪとなり、システムクロックＣＬＫがＤフリソゲフ
ロップ０７）に入力されると、その出力信号ＣＬＲは、
第５図（ホ）のち債の如くｒＬＪとなる。このため、上
位アドレスレジスフ（１２＋のクリア端子ＣＲにはｒ
Ｌ Ｊのクリア信号ＣＬＲが入力されることとなり、上
位アドレスレジスタ（１２）の内容は強制的にクリアさ
れる。一方、下位アドレスレジスタ（２）には、カレン
トベージの場合と全く同様に、舖令の下位アドレスが取
り込まれる。
は、ページ指定信号４がｒＬＪであるため、ＯＲゲート
０６１の出力信号Ｇは、第５図に）の実線で示すように
ｒＬＪとなり、システムクロックＣＬＫがＤフリソゲフ
ロップ０７）に入力されると、その出力信号ＣＬＲは、
第５図（ホ）のち債の如くｒＬＪとなる。このため、上
位アドレスレジスフ（１２＋のクリア端子ＣＲにはｒ
Ｌ Ｊのクリア信号ＣＬＲが入力されることとなり、上
位アドレスレジスタ（１２）の内容は強制的にクリアさ
れる。一方、下位アドレスレジスタ（２）には、カレン
トベージの場合と全く同様に、舖令の下位アドレスが取
り込まれる。
以上のように、本実施例では、メモリシステム（３）に
対する上位及び下位アドレスレジスタ０２１及び（２）
からのアドレス情報は、命令が命令レジスタ（４）削に
、決定し出力される。第４図と第５図を比較すれば明ら
かなように、従来例に比べ約１システムクロツク分だけ
早く、アドレス情報が出力される。
対する上位及び下位アドレスレジスタ０２１及び（２）
からのアドレス情報は、命令が命令レジスタ（４）削に
、決定し出力される。第４図と第５図を比較すれば明ら
かなように、従来例に比べ約１システムクロツク分だけ
早く、アドレス情報が出力される。
尚、命令にはダイレクト命令とインダイレクト命令があ
り、インダイレクト命令の後には、アドレスのみがメモ
リシステム（３）から送られてくる。
り、インダイレクト命令の後には、アドレスのみがメモ
リシステム（３）から送られてくる。
コンピュータコントロールユニット（１３１から上位ア
ドレスレジスタ（１２）への取り込み信号としてのクロ
ックパルスＣＰ Ｍは、インダイレクト命令に引き続い
てアドレスのみが送られてきたときに出力されるもので
ある。
ドレスレジスタ（１２）への取り込み信号としてのクロ
ックパルスＣＰ Ｍは、インダイレクト命令に引き続い
てアドレスのみが送られてきたときに出力されるもので
ある。
ところで、命令の実行が終了すると、汎用ｌ／ジス２７
坪（６）中のプログラムカウンタば、演″ｆ４器（７）
により＋１され、この内容が上位及び下位アドレスレジ
スフ（１２１及び（２）に取り込まれ、次の命令に進む
。
坪（６）中のプログラムカウンタば、演″ｆ４器（７）
により＋１され、この内容が上位及び下位アドレスレジ
スフ（１２１及び（２）に取り込まれ、次の命令に進む
。
（ホ）効果
本発明によるマイクロプログラム制御方式の中央処理装
置は、メモリシステムから命令レジスタにフェッチされ
る命令のページ指定ビットがものページ指定信号を入力
し、該信号に応じてクリア信号を発生するクリア信号発
生回路を設け、このクリア信号により上位アドレスレジ
スタを強制的にクリアするか又はその内容を保持させる
ようにしたので、命令レジスタにフェッチされた命令を
解析した後でなくては、メモリシステムに対するアドレ
ス情報を出力できなかった従来の中央処理装置に比べ、
メモリシステムに対してアドレス情報を早期に出力する
ことができる。従って、メモリシステムを効率良く動作
させることが可能となり、システム全体の高速処理を実
現できる。特に、七ロページをアクセスする命令を受は
取ったとぎ、メモリ／ステムに対して早ＪＩＪＪにアド
レス′ｌ′１ｌｌｆ報を出力できるようにしたことは犬
ぎな利点となる。
置は、メモリシステムから命令レジスタにフェッチされ
る命令のページ指定ビットがものページ指定信号を入力
し、該信号に応じてクリア信号を発生するクリア信号発
生回路を設け、このクリア信号により上位アドレスレジ
スタを強制的にクリアするか又はその内容を保持させる
ようにしたので、命令レジスタにフェッチされた命令を
解析した後でなくては、メモリシステムに対するアドレ
ス情報を出力できなかった従来の中央処理装置に比べ、
メモリシステムに対してアドレス情報を早期に出力する
ことができる。従って、メモリシステムを効率良く動作
させることが可能となり、システム全体の高速処理を実
現できる。特に、七ロページをアクセスする命令を受は
取ったとぎ、メモリ／ステムに対して早ＪＩＪＪにアド
レス′ｌ′１ｌｌｆ報を出力できるようにしたことは犬
ぎな利点となる。
第１図は従来のマイクロプログラム開側１方式の中央処
理装置６を示すブロック図、第２図は命令形式を示す図
、第３凶兆本発明によるマイクロプログラムｆｌｉｌＪ
御方式の中央処理装置の実施例を示すブロック図、第４
図は第１図の従来例の動作を説明するためのタイミング
チャート、第５図は第３図の実ｈＶ例を説明するための
タイミングチャートである。 主な図番の説明 （１，）（１２）・・・上位アドレスレジスタ、 （２
）・・・下位アドレスレジスタ、（３１・・・メモリシ
ステム、 （４）・・・命令レジスタ、 （５）・・・
バスドライバ、 （６）・・・汎用レジスタ群、 （力
・・・演算器、 （８）・・・固定データ発生回路、（
９）４１３１・・・コンピュータコントロールユニット
、 Ｑ Ｏ）ａ、４）・・・マイクロプログラムメモリ
、 叫・・・クリア信号発生回路。 第 １ し、ｉ 第３図
理装置６を示すブロック図、第２図は命令形式を示す図
、第３凶兆本発明によるマイクロプログラムｆｌｉｌＪ
御方式の中央処理装置の実施例を示すブロック図、第４
図は第１図の従来例の動作を説明するためのタイミング
チャート、第５図は第３図の実ｈＶ例を説明するための
タイミングチャートである。 主な図番の説明 （１，）（１２）・・・上位アドレスレジスタ、 （２
）・・・下位アドレスレジスタ、（３１・・・メモリシ
ステム、 （４）・・・命令レジスタ、 （５）・・・
バスドライバ、 （６）・・・汎用レジスタ群、 （力
・・・演算器、 （８）・・・固定データ発生回路、（
９）４１３１・・・コンピュータコントロールユニット
、 Ｑ Ｏ）ａ、４）・・・マイクロプログラムメモリ
、 叫・・・クリア信号発生回路。 第 １ し、ｉ 第３図
Claims (1)
- 【特許請求の範囲】 ｌ）メモリシステムに対してアドレス指定を行なうアド
レスレジスタと、前記メモリシステムから命令がフェッ
チされる命令レジスタと、マイクログログラムメモ１ノ
ヲ含んで構成されｎｊＪ記命令レジスタにフェッチされ
た命令を解析すると共に各種制御信号を発生する制御１
部とをイＩｍえたマイクロプログラム制御１方 記アドレスレジスタを、ＷＩＪ記メセメモリシステムし
てページ指定７行なう上位アドレスレジスタと、前記メ
モリシステムの指定されたページ内でのアドレスを指定
する上位アドレスレジスタとより結成すると共に、前記
メモリシステムから前記命令レジスタにフェッチされる
命令のページ指定ビットかものページ指定信号を入力し
該信号に応じてクリア（、８号を発生１−るクリア信号
発生回路を設け、該クリア信号により前記上位アドレス
レジスタを強制的にクリアするようにしたことを特徴と
するマイクロプログラム制御方式の中央処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21445782A JPS59105148A (ja) | 1982-12-06 | 1982-12-06 | マイクロプログラム制御方式の中央処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21445782A JPS59105148A (ja) | 1982-12-06 | 1982-12-06 | マイクロプログラム制御方式の中央処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59105148A true JPS59105148A (ja) | 1984-06-18 |
| JPH0131218B2 JPH0131218B2 (ja) | 1989-06-23 |
Family
ID=16656062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21445782A Granted JPS59105148A (ja) | 1982-12-06 | 1982-12-06 | マイクロプログラム制御方式の中央処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59105148A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6175929A (ja) * | 1984-09-21 | 1986-04-18 | Fujitsu Ltd | 分岐方式 |
| JPH0460836A (ja) * | 1990-06-29 | 1992-02-26 | Nec Corp | 先行制御装置 |
-
1982
- 1982-12-06 JP JP21445782A patent/JPS59105148A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6175929A (ja) * | 1984-09-21 | 1986-04-18 | Fujitsu Ltd | 分岐方式 |
| JPH0460836A (ja) * | 1990-06-29 | 1992-02-26 | Nec Corp | 先行制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0131218B2 (ja) | 1989-06-23 |
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