JPH0789320B2 - 演算処理装置 - Google Patents
演算処理装置Info
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- JPH0789320B2 JPH0789320B2 JP62151207A JP15120787A JPH0789320B2 JP H0789320 B2 JPH0789320 B2 JP H0789320B2 JP 62151207 A JP62151207 A JP 62151207A JP 15120787 A JP15120787 A JP 15120787A JP H0789320 B2 JPH0789320 B2 JP H0789320B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、数値演算等の演算を行う演算処理装置に係
り、特に命令実行シーケンスとデータ入出力シーケンス
を並列運転可能にすることによつて、演算処理の高速化
が図ることができるアプリケーシヨンに好適な、演算処
理装置実現方法に関する。
り、特に命令実行シーケンスとデータ入出力シーケンス
を並列運転可能にすることによつて、演算処理の高速化
が図ることができるアプリケーシヨンに好適な、演算処
理装置実現方法に関する。
従来、浮動小数点演算ユニツト（FPU）等の演算処理ユ
ニツトにホストプロセツサを接続してホストプロセツサ
の管理下で動作する演算処理装置を構成する場合、例え
ばランダム演算等のスカラ処理を実行する際には、ホス
トプロセツサから演算ユニツトへのオペランドデータの
転送及び演算命令の指示、演算ユニツトによる演算の実
行、演算ユニツトからホストプロセツサへの結果データ
の転送等のオーバーヘツドの合計値により演算実行時間
が決定される。また、ベクトル演算を行う際には、ホス
トプロセツサから、ベクトル演算ユニツトのベクトルレ
ジスタへの十分なベクトル長のベクトルデータの転送、
ホストプロセツサからベクトル演算ユニツトへのベクト
ル演算命令の指示、ベクトル演算ユニツトによるそのベ
クトルデータすべてに対するベクトル演算処理の実行、
ベクトルレジスタからホストプロセツサの主メモリへの
結果データの転送等のオーバーヘツドを伴う。上記の２
例は、一般的にオーバーヘツドが直列的に加算され演算
時間が決まる。これは、演算ユニツトとホストプロセツ
サが一対一で接続され、かつ演算ユニツトで演算命令が
実行されている間ホスト・プロセツサが演算ユニツト内
のレジスタフアイルのアクセスや次の命令指示操作を実
行できないからである。なお、この種の装置として文献
「日経エレクトロニクス1986.7.14（no399）」のP172,P
173に従来のホストプロセツサと演算ユニツトから成る
演算処理装置がある。
ニツトにホストプロセツサを接続してホストプロセツサ
の管理下で動作する演算処理装置を構成する場合、例え
ばランダム演算等のスカラ処理を実行する際には、ホス
トプロセツサから演算ユニツトへのオペランドデータの
転送及び演算命令の指示、演算ユニツトによる演算の実
行、演算ユニツトからホストプロセツサへの結果データ
の転送等のオーバーヘツドの合計値により演算実行時間
が決定される。また、ベクトル演算を行う際には、ホス
トプロセツサから、ベクトル演算ユニツトのベクトルレ
ジスタへの十分なベクトル長のベクトルデータの転送、
ホストプロセツサからベクトル演算ユニツトへのベクト
ル演算命令の指示、ベクトル演算ユニツトによるそのベ
クトルデータすべてに対するベクトル演算処理の実行、
ベクトルレジスタからホストプロセツサの主メモリへの
結果データの転送等のオーバーヘツドを伴う。上記の２
例は、一般的にオーバーヘツドが直列的に加算され演算
時間が決まる。これは、演算ユニツトとホストプロセツ
サが一対一で接続され、かつ演算ユニツトで演算命令が
実行されている間ホスト・プロセツサが演算ユニツト内
のレジスタフアイルのアクセスや次の命令指示操作を実
行できないからである。なお、この種の装置として文献
「日経エレクトロニクス1986.7.14（no399）」のP172,P
173に従来のホストプロセツサと演算ユニツトから成る
演算処理装置がある。
上記従来技術においては、実時間処理を要求されるラン
ダム演算（スカラ処理）や小規模なベクトル演算に対す
る考慮がなされておらず、多大なオーバーヘツドを伴
う。特に実質的な演算実行部分がVLSI技術の進歩により
急速に高速化されつつある現在においては、上記ランダ
ム演算及び小規模ベクトル演算では演算ユニツトによる
演算の実行部分より、ホストプロセツサと演算ユニツト
間の必要なデータ及び命令のやりとり等の付加的オーバ
ーヘツドの方がはるかに大きくなりつつあり、高速化や
コストパフオーマンスの向上を妨げる原因となつてい
る。
ダム演算（スカラ処理）や小規模なベクトル演算に対す
る考慮がなされておらず、多大なオーバーヘツドを伴
う。特に実質的な演算実行部分がVLSI技術の進歩により
急速に高速化されつつある現在においては、上記ランダ
ム演算及び小規模ベクトル演算では演算ユニツトによる
演算の実行部分より、ホストプロセツサと演算ユニツト
間の必要なデータ及び命令のやりとり等の付加的オーバ
ーヘツドの方がはるかに大きくなりつつあり、高速化や
コストパフオーマンスの向上を妨げる原因となつてい
る。
本発明の目的は、上で考察した演算処理に伴う付加的オ
ーバーヘツドを減少させ、総合的な演算実行時間を小さ
くして高速化を図ることができる演算処理装置の構成手
段を提供することにある。
ーバーヘツドを減少させ、総合的な演算実行時間を小さ
くして高速化を図ることができる演算処理装置の構成手
段を提供することにある。
上記目的は、ホストプロセツサの他に演算ユニツトを共
有する第２のプロセツサであるマクロ命令シーケンスプ
ロセツサを設け、少なくとも、ホストプロセツサ上で従
来サポートされていた演算ユニツトへの演算実行シーケ
ンスの命令指示操作（ホストプロセツサ上でサポートさ
れる演算ユニツトの実行シーケンス記述の為のプログラ
ム）機能と同等の機能をマクロ命令シーケンスプロセツ
サに持たせ、演算ユニツトへの直接的な命令指示操作を
この第２のプロセツサに肩代りさせることにより、ホス
トプロセツサが必要なデータのやりとりの為に行う演算
ユニツトのレジスタフアイルへのアクセス操作と、上記
マクロ命令シーケンスプロセツサによる演算実行指示操
作及びそれにより実現される演算ユニツトの実質的な演
算実行処理とを並列に運転し、付加的にオーバヘツドを
減少させることによつて達成される。
有する第２のプロセツサであるマクロ命令シーケンスプ
ロセツサを設け、少なくとも、ホストプロセツサ上で従
来サポートされていた演算ユニツトへの演算実行シーケ
ンスの命令指示操作（ホストプロセツサ上でサポートさ
れる演算ユニツトの実行シーケンス記述の為のプログラ
ム）機能と同等の機能をマクロ命令シーケンスプロセツ
サに持たせ、演算ユニツトへの直接的な命令指示操作を
この第２のプロセツサに肩代りさせることにより、ホス
トプロセツサが必要なデータのやりとりの為に行う演算
ユニツトのレジスタフアイルへのアクセス操作と、上記
マクロ命令シーケンスプロセツサによる演算実行指示操
作及びそれにより実現される演算ユニツトの実質的な演
算実行処理とを並列に運転し、付加的にオーバヘツドを
減少させることによつて達成される。
ホストプロセツサとマクロ命令シーケンスプロセツサ間
の命令指示操作は、マクロ命令シーケンスプロセツサの
演算ユニツトへの演算実行シーケンス命令指示プログラ
ムを、実行シーケンスに沿つて１命令又は複数命令ステ
ツプ単位にまとめてマクロ命令化して行き、そのマクロ
命令の列を、より簡単な命令指示操作でマクロ命令シー
ケンスプロセツサに対してホストプロセツサから順々に
指令して行く方法を採る。具体的には、演算ユニツトで
実行すべき命令数をホストプロセツサからマクロ命令と
してマクロ命令シーケンスプロセツサに与え、一方カウ
ンタによりマクロ命令が与えられてから演算ユニツトで
実行された命令数をカウントしておき、マクロ命令によ
つて指示された命令数と一致したらマクロ命令シーケン
スプロセツサの動作を停止して、次のマクロ命令指示の
待ち状態にする手段を設ける。
の命令指示操作は、マクロ命令シーケンスプロセツサの
演算ユニツトへの演算実行シーケンス命令指示プログラ
ムを、実行シーケンスに沿つて１命令又は複数命令ステ
ツプ単位にまとめてマクロ命令化して行き、そのマクロ
命令の列を、より簡単な命令指示操作でマクロ命令シー
ケンスプロセツサに対してホストプロセツサから順々に
指令して行く方法を採る。具体的には、演算ユニツトで
実行すべき命令数をホストプロセツサからマクロ命令と
してマクロ命令シーケンスプロセツサに与え、一方カウ
ンタによりマクロ命令が与えられてから演算ユニツトで
実行された命令数をカウントしておき、マクロ命令によ
つて指示された命令数と一致したらマクロ命令シーケン
スプロセツサの動作を停止して、次のマクロ命令指示の
待ち状態にする手段を設ける。
一方、一致しないうちはマクロ命令の実行中とみなし
て、実行が完了するまで次のマクロ命令の指示を待たせ
ておく手段を設ける。また、演算ユニツト内のレジスタ
フアイルは、演算の実行中もホストプロセツサから矛盾
なくアクセスできる様な手段を設け、マクロ命令シーケ
ンスプロセツサが演算ユニツトへマクロ命令で指示され
た数の演算命令の指令を行つているのと並行して、ホス
トプロセツサは、次のマクロ命令で必要となるデータを
演算ユニツトのレジスタフアイル上へ転送したり、過去
の演算結果を演算ユニツトのレジスタフアイルから入手
したりする操作を行う。
て、実行が完了するまで次のマクロ命令の指示を待たせ
ておく手段を設ける。また、演算ユニツト内のレジスタ
フアイルは、演算の実行中もホストプロセツサから矛盾
なくアクセスできる様な手段を設け、マクロ命令シーケ
ンスプロセツサが演算ユニツトへマクロ命令で指示され
た数の演算命令の指令を行つているのと並行して、ホス
トプロセツサは、次のマクロ命令で必要となるデータを
演算ユニツトのレジスタフアイル上へ転送したり、過去
の演算結果を演算ユニツトのレジスタフアイルから入手
したりする操作を行う。
上記の手段により、ランダム演算や小規模なベクトル演
算に対しても、オペランドデータ等の転送処理とごく簡
単なマクロ命令の指示操作だけがホストプロセツサに関
する演算処理オーバーヘツドであり、これらは、マクロ
命令シーケンスプロセツサによる演算ユニツトへの複雑
な演算指示操作とオーバーラツプして運転されるため、
従来に比べてかなりの実質的な付加的オーバーヘツドを
減少させることができ、かつ、リアルタイム性もそれ程
損わない。特に、ベクトル処理に関しては、比較的多く
の演算命令数をまとめてマクロ命令化可能であり、実質
的なオーバーヘツドはベクトルデータの転送処理が大半
である。またベクトル処理では、ベクトルデータが主メ
モリや演算ユニツトのレジスタフアイルに連続的に配置
されるため、転送命令やDMA等によつて高速にデータ移
動が可能であり、よりオーバーヘツドを減少させること
が可能である。
算に対しても、オペランドデータ等の転送処理とごく簡
単なマクロ命令の指示操作だけがホストプロセツサに関
する演算処理オーバーヘツドであり、これらは、マクロ
命令シーケンスプロセツサによる演算ユニツトへの複雑
な演算指示操作とオーバーラツプして運転されるため、
従来に比べてかなりの実質的な付加的オーバーヘツドを
減少させることができ、かつ、リアルタイム性もそれ程
損わない。特に、ベクトル処理に関しては、比較的多く
の演算命令数をまとめてマクロ命令化可能であり、実質
的なオーバーヘツドはベクトルデータの転送処理が大半
である。またベクトル処理では、ベクトルデータが主メ
モリや演算ユニツトのレジスタフアイルに連続的に配置
されるため、転送命令やDMA等によつて高速にデータ移
動が可能であり、よりオーバーヘツドを減少させること
が可能である。
以下本発明の一実施例を第１図〜第６図により説明す
る。
る。
第１図は、本発明の演算処理装置のブロツク図を示して
いる。本演算処理装置は、演算ユニツト１、演算命令シ
ーケンスプログラムが駐留し、そのプログラムによりユ
ーザーの所望の演算機能を実現するホストプロセツサ
２、演算実行シーケンスの演算ユニツトへの命令指示操
作を行うマクロ命令シーケンスプロセツサ３、及びホス
トプロセッサ２とマクロ命令シーケンスプロセツサ３と
が演算ユニツト１を共有するための手段であるマルチプ
レクスユニツト４とから構成される。
いる。本演算処理装置は、演算ユニツト１、演算命令シ
ーケンスプログラムが駐留し、そのプログラムによりユ
ーザーの所望の演算機能を実現するホストプロセツサ
２、演算実行シーケンスの演算ユニツトへの命令指示操
作を行うマクロ命令シーケンスプロセツサ３、及びホス
トプロセッサ２とマクロ命令シーケンスプロセツサ３と
が演算ユニツト１を共有するための手段であるマルチプ
レクスユニツト４とから構成される。
第２図は、ホストプロセツサと演算ユニツトから構成さ
れる従来の演算処理装置を示している。ホストプロセツ
サ２は、主メモリ６、CPU5及び演算ユニツトへの必要な
信号を提供するインターフエース回路７とから成る。イ
ンターフエース回路７は、特にホストプロセツサ側にあ
る必要はなく、ホストプロセツサ２と演算ユニツト１の
間、もしくは演算ユニツト１側にあつても良い。演算ユ
ニツト１は、マイクロシーケンサ15、マクロコードメモ
リ16、制御線生成回路17、演算の実行を行う実行ユニツ
ト18（ALUや乗算器等）、レジスタフアイル22、命令の
解析を行う命令デコーダ19、及び内部バスl1にホストプ
ロセツサを連絡される為のバスバッファ26等で構成され
る。演算ユニツト１においては、レジスタフアイル22上
のデータに関する加減乗除算及び定義された種々の関数
等を最小演算単位（基本演算）機能として実現する。こ
の方式では、ホストプロセツサがインターフエース回路
７及びバスバツフア26を使用してレジスタフアイル22に
必要なアドレス（レジスタ番号に当る）を指示して必要
なデータを転送し、次に命令デコーダ19に命令を指示し
マイクロシーケンサ15を起動させ必要な演算を実行させ
る。演算の実行が終了するまでホストプロセツサはレジ
スタフアイル22のアクセス及び次の命令の送出を待たさ
れ、演算が終了するとバスバッファ26が開くことを制御
線l2によつて許可される。第３図はその演算実行シーケ
ンスを示している。ホストプロセツサ２と演算ユニツト
１との間のデータ入出力をD1〜D4で示し、ホストプロセ
ツサ２から演算ユニツト１への演算命令の送出をI1〜I
4、演算ユニツトにおける送出された演算命令の実行をE
1〜E4に示している。上下方向の矢印は、オペレーシヨ
ンの流れを示している。図に示すごとく処理の流れは直
列的であり、各ユニツトで遊び時間（図中点線で示し
た）が多く発生している。
れる従来の演算処理装置を示している。ホストプロセツ
サ２は、主メモリ６、CPU5及び演算ユニツトへの必要な
信号を提供するインターフエース回路７とから成る。イ
ンターフエース回路７は、特にホストプロセツサ側にあ
る必要はなく、ホストプロセツサ２と演算ユニツト１の
間、もしくは演算ユニツト１側にあつても良い。演算ユ
ニツト１は、マイクロシーケンサ15、マクロコードメモ
リ16、制御線生成回路17、演算の実行を行う実行ユニツ
ト18（ALUや乗算器等）、レジスタフアイル22、命令の
解析を行う命令デコーダ19、及び内部バスl1にホストプ
ロセツサを連絡される為のバスバッファ26等で構成され
る。演算ユニツト１においては、レジスタフアイル22上
のデータに関する加減乗除算及び定義された種々の関数
等を最小演算単位（基本演算）機能として実現する。こ
の方式では、ホストプロセツサがインターフエース回路
７及びバスバツフア26を使用してレジスタフアイル22に
必要なアドレス（レジスタ番号に当る）を指示して必要
なデータを転送し、次に命令デコーダ19に命令を指示し
マイクロシーケンサ15を起動させ必要な演算を実行させ
る。演算の実行が終了するまでホストプロセツサはレジ
スタフアイル22のアクセス及び次の命令の送出を待たさ
れ、演算が終了するとバスバッファ26が開くことを制御
線l2によつて許可される。第３図はその演算実行シーケ
ンスを示している。ホストプロセツサ２と演算ユニツト
１との間のデータ入出力をD1〜D4で示し、ホストプロセ
ツサ２から演算ユニツト１への演算命令の送出をI1〜I
4、演算ユニツトにおける送出された演算命令の実行をE
1〜E4に示している。上下方向の矢印は、オペレーシヨ
ンの流れを示している。図に示すごとく処理の流れは直
列的であり、各ユニツトで遊び時間（図中点線で示し
た）が多く発生している。
第１図に示した本実施例においては、ホストプロセツサ
２の他に、演算ユニツト１への演算実行シーケンスの命
令指示操作を実行可能なマクロ命令シーケンスプロセツ
サ３を設けている。マクロ命令シーケンスプロセツサ３
は、CPU8,ローカルメモリ９及び演算ユニツトへの必要
な信号を供給するインターフエース回路10とを有し、少
なくとも演算ユニツト１内の命令デコーダ19への接続経
路を持ち、ホストプロセツサに代つて演算ユニツトへ演
算命令の指令が可能となつていなければならない。本実
施例においては、マルチプレクスユニツト４によつてホ
ストプロセツサ２とマクロ命令シーケンスプロセツサ３
とが演算ユニツト１を共有する。マルチプレクスユニツ
ト４は、命令送出デコーダラインをマルチプレクスする
マルチプレクサ11と、演算処理に必要となるアドレスや
データを入出力するラインをマルチプレクスするマルチ
プレクサ13とを有し、マルチプレクサ11のアービトレー
シヨンはアービタ12が行い、マルチプレクス13のアービ
トレーシヨンはアービタ14が行う。本例では、ホストプ
ロセツサとマクロ命令シーケンスプロセツサとは命令送
出ラインのみを共有する様にし、マルチプレクサ11とア
ービタ12のみを設けている。なお、ホストプロセツサと
マクロ命令シーケンスプロセツサの役割を完全に分離
し、ホストプロセツサ２がデータ入出力を専門に受け待
ち、一方マクロ命令シーケンスプロセツサ３が演算ユニ
ツト１への演算命令送出操作を専門に受け持つ様に構成
しても良い。その他、インターフエース回路７及び10に
は、ホストプロセツサ２からマクロ命令シーケンスプロ
セツサ３へのマクロ命令指示を行うためと、処理シーケ
ンスの同期を行う為のデータ線l3を生成する機能を持た
せている。この方式によつて、少なくともホストプロセ
ツサ２からのデータ入出力操作と、マクロ命令シーケン
スプロセツサ３からの演算命令指示操作とを並列に運転
することが可能である。演算ユニツト１内には、レジス
タフアイル22へ、実行ユニツト18側のデータバスや制御
線生成回路17からのアドレスバスl13から成る内部バスl
1か又はホストプロセツサ２側のバスラインl4のいずれ
かを接続するマルチプレクサ21を新たに設け、マイクロ
シーケンサ側のアクセス要求及び許可線l5とホストプロ
セツサ側からのアクセス要求及び許可線l6とをアービト
レーシヨン及びアクテイブにする操作を行うアービタ回
路20によりスイツチ制御を行つている。これによつて、
実行ユニツト18が動作中でも、レジスタフアイル22を実
行ユニツトが使用していないと考えられる大半の時間
を、ホストプロセツサ２がレジスタフアイル22をアクセ
スするのに使用できる。したがつて、ホストプロセツサ
２のデータ入出力操作と、演算ユニツト１の演算実行処
理とを並列に運転することができる。
２の他に、演算ユニツト１への演算実行シーケンスの命
令指示操作を実行可能なマクロ命令シーケンスプロセツ
サ３を設けている。マクロ命令シーケンスプロセツサ３
は、CPU8,ローカルメモリ９及び演算ユニツトへの必要
な信号を供給するインターフエース回路10とを有し、少
なくとも演算ユニツト１内の命令デコーダ19への接続経
路を持ち、ホストプロセツサに代つて演算ユニツトへ演
算命令の指令が可能となつていなければならない。本実
施例においては、マルチプレクスユニツト４によつてホ
ストプロセツサ２とマクロ命令シーケンスプロセツサ３
とが演算ユニツト１を共有する。マルチプレクスユニツ
ト４は、命令送出デコーダラインをマルチプレクスする
マルチプレクサ11と、演算処理に必要となるアドレスや
データを入出力するラインをマルチプレクスするマルチ
プレクサ13とを有し、マルチプレクサ11のアービトレー
シヨンはアービタ12が行い、マルチプレクス13のアービ
トレーシヨンはアービタ14が行う。本例では、ホストプ
ロセツサとマクロ命令シーケンスプロセツサとは命令送
出ラインのみを共有する様にし、マルチプレクサ11とア
ービタ12のみを設けている。なお、ホストプロセツサと
マクロ命令シーケンスプロセツサの役割を完全に分離
し、ホストプロセツサ２がデータ入出力を専門に受け待
ち、一方マクロ命令シーケンスプロセツサ３が演算ユニ
ツト１への演算命令送出操作を専門に受け持つ様に構成
しても良い。その他、インターフエース回路７及び10に
は、ホストプロセツサ２からマクロ命令シーケンスプロ
セツサ３へのマクロ命令指示を行うためと、処理シーケ
ンスの同期を行う為のデータ線l3を生成する機能を持た
せている。この方式によつて、少なくともホストプロセ
ツサ２からのデータ入出力操作と、マクロ命令シーケン
スプロセツサ３からの演算命令指示操作とを並列に運転
することが可能である。演算ユニツト１内には、レジス
タフアイル22へ、実行ユニツト18側のデータバスや制御
線生成回路17からのアドレスバスl13から成る内部バスl
1か又はホストプロセツサ２側のバスラインl4のいずれ
かを接続するマルチプレクサ21を新たに設け、マイクロ
シーケンサ側のアクセス要求及び許可線l5とホストプロ
セツサ側からのアクセス要求及び許可線l6とをアービト
レーシヨン及びアクテイブにする操作を行うアービタ回
路20によりスイツチ制御を行つている。これによつて、
実行ユニツト18が動作中でも、レジスタフアイル22を実
行ユニツトが使用していないと考えられる大半の時間
を、ホストプロセツサ２がレジスタフアイル22をアクセ
スするのに使用できる。したがつて、ホストプロセツサ
２のデータ入出力操作と、演算ユニツト１の演算実行処
理とを並列に運転することができる。
第４図は、上記で説明した本実施例の演算処理の様子を
示しており、従来例である第３図と対応して示してい
る。まず、ホストプロセツサ２は、データD1,D2を演算
ユニツト１内のレジスタフアイル22上にロードした後、
マクロ命令シーケンスプロセツサ３に対し第１のマクロ
命令MI1の指示を行つている。マクロ命令の指示は、簡
単化したコードで行うため、実行時間を短くすることが
できる。マクロ命令MI1は、演算ユニツト１における実
際の基本単位命令I1,I2の２つのまとまりMIO1を示して
おり、マクロ命令シーケンスプロセツサ３は、演算ユニ
ツト１に対してI1,I2の順で命令を送出し、次のマクロ
命令待ちの状態に戻る。一方、演算ユニツト１は、I1及
びI2に相当する基本演算の実行E1,E2を行う。その間、
ホストプロセツサ２は並行して次に必要となるデータD3
及びD4をレジスタフアイル22上にロードする操作を行
う。以後同様にして、処理を実行して行く。第３図に示
した従来例に比べて各ユニツトの遊び時間が短縮され、
２倍近い効率になつているのがわかる。
示しており、従来例である第３図と対応して示してい
る。まず、ホストプロセツサ２は、データD1,D2を演算
ユニツト１内のレジスタフアイル22上にロードした後、
マクロ命令シーケンスプロセツサ３に対し第１のマクロ
命令MI1の指示を行つている。マクロ命令の指示は、簡
単化したコードで行うため、実行時間を短くすることが
できる。マクロ命令MI1は、演算ユニツト１における実
際の基本単位命令I1,I2の２つのまとまりMIO1を示して
おり、マクロ命令シーケンスプロセツサ３は、演算ユニ
ツト１に対してI1,I2の順で命令を送出し、次のマクロ
命令待ちの状態に戻る。一方、演算ユニツト１は、I1及
びI2に相当する基本演算の実行E1,E2を行う。その間、
ホストプロセツサ２は並行して次に必要となるデータD3
及びD4をレジスタフアイル22上にロードする操作を行
う。以後同様にして、処理を実行して行く。第３図に示
した従来例に比べて各ユニツトの遊び時間が短縮され、
２倍近い効率になつているのがわかる。
第５図は、インターフエース10内のホストプロセツサ２
からマクロ命令シーケンスプロセツサ３へのマクロ命令
指示回路及び、２つのプロセツサ間でのシーケンスの同
期に必要となる回路のブロツク図を示している。インタ
ーフエース10は、マルチプレクサ11に命令データを送る
信号ラインl10の生成と、アービタ12への演算ユニツト
１の命令デコーダ19へのアクセス要求及び許可ラインl
12及び命令が送出されるたびにパルスを発生しそれをカ
ウンタ回路24のクロツク入力に送る信号ラインl9とをCP
U8の信号から生成する信号制御回路23と、実行された演
算命令数をカウントするカウンタ回路24、及びホストプ
ロセツサ２から送られてくる実行命令数をラツチするラ
ツチ回路25とから成る。
からマクロ命令シーケンスプロセツサ３へのマクロ命令
指示回路及び、２つのプロセツサ間でのシーケンスの同
期に必要となる回路のブロツク図を示している。インタ
ーフエース10は、マルチプレクサ11に命令データを送る
信号ラインl10の生成と、アービタ12への演算ユニツト
１の命令デコーダ19へのアクセス要求及び許可ラインl
12及び命令が送出されるたびにパルスを発生しそれをカ
ウンタ回路24のクロツク入力に送る信号ラインl9とをCP
U8の信号から生成する信号制御回路23と、実行された演
算命令数をカウントするカウンタ回路24、及びホストプ
ロセツサ２から送られてくる実行命令数をラツチするラ
ツチ回路25とから成る。
第６図は、ホストプロセツサ２からマクロ命令シーケン
スプロセツサへ送られるマクロ命令の構成手段及び実行
方式を示している。ホストプロセツサ２からは、OUT命
令等の実行時間の短い簡単な命令で、次にマクロ命令シ
ーケンスプロセツサ３及び演算ユニツト１で実行すべき
演算命令数を指示する。指示された命令数は、第５図中
のラツチ回路25にストアされ、これがマクロ命令の指示
そのものになる。前のマクロ命令が終了していればその
ラツチデータはカウンタ回路24にロードされ、演算命令
が送出される度に信号線l9によるパルス信号によつて１
ずつ減じられて行き、カウンタ値がゼロになつたときゼ
ロカウント信号が信号線l7に送出される。ゼロカウント
信号により信号線l7がアクテイブになると、ホストプロ
セツサ２は次のマクロ命令の指示が可能なことを知り、
次に実行すべき演算命令数をマクロ命令としてラツチ回
路25に送出する。第６図に示す様に、マクロ命令１（MI
1）は、３個の演算命令を実行する指令であり、OUT3の
様に記述する（ｎ個の命令を実行する場合にはOUTnと記
述する）。これがマクロ命令シーケンスプロセツサ３に
送られると、もし前のマクロ命令処理が完了していない
場合は、図中MI3のごとくホストプロセツサ２側が、現
在実行中のマクロ命令が完了するまで待たされる。また
同様に、ホストプロセツサ２側からマクロ命令が送られ
てくるのが遅れれば、マクロ命令シーケンスプロセツサ
３側が次のマクロ命令の指示があるまで待たされる（図
中WAIJと記入）。演算ユニツト１は、指令された基本演
算命令（I1,I2…）をそのまま実行（E1,E2…）して行
く。
スプロセツサへ送られるマクロ命令の構成手段及び実行
方式を示している。ホストプロセツサ２からは、OUT命
令等の実行時間の短い簡単な命令で、次にマクロ命令シ
ーケンスプロセツサ３及び演算ユニツト１で実行すべき
演算命令数を指示する。指示された命令数は、第５図中
のラツチ回路25にストアされ、これがマクロ命令の指示
そのものになる。前のマクロ命令が終了していればその
ラツチデータはカウンタ回路24にロードされ、演算命令
が送出される度に信号線l9によるパルス信号によつて１
ずつ減じられて行き、カウンタ値がゼロになつたときゼ
ロカウント信号が信号線l7に送出される。ゼロカウント
信号により信号線l7がアクテイブになると、ホストプロ
セツサ２は次のマクロ命令の指示が可能なことを知り、
次に実行すべき演算命令数をマクロ命令としてラツチ回
路25に送出する。第６図に示す様に、マクロ命令１（MI
1）は、３個の演算命令を実行する指令であり、OUT3の
様に記述する（ｎ個の命令を実行する場合にはOUTnと記
述する）。これがマクロ命令シーケンスプロセツサ３に
送られると、もし前のマクロ命令処理が完了していない
場合は、図中MI3のごとくホストプロセツサ２側が、現
在実行中のマクロ命令が完了するまで待たされる。また
同様に、ホストプロセツサ２側からマクロ命令が送られ
てくるのが遅れれば、マクロ命令シーケンスプロセツサ
３側が次のマクロ命令の指示があるまで待たされる（図
中WAIJと記入）。演算ユニツト１は、指令された基本演
算命令（I1,I2…）をそのまま実行（E1,E2…）して行
く。
この方式によれば、マクロ命令シーケンスプロセツサ３
側のプログラムは従来どおりの演算実行シーケンスの記
述で良く、それを自由に区切つてマクロ命令化すること
が可能となる。したがつて、マクロ命令シーケンスプロ
セツサ３で実行されるオブジエクトプログラムは、ホス
トプロセツサ２上でもそのまま走らすことが可能であ
る。また、マクロ命令の指示はOUT命令等の単純なもの
で良く、アドレス出力線を利用すれば１マシン命令で実
現でき、演算をまとめることによる効果と合まつて命令
指示に伴うオーバーヘツドを極小化することができる。
側のプログラムは従来どおりの演算実行シーケンスの記
述で良く、それを自由に区切つてマクロ命令化すること
が可能となる。したがつて、マクロ命令シーケンスプロ
セツサ３で実行されるオブジエクトプログラムは、ホス
トプロセツサ２上でもそのまま走らすことが可能であ
る。また、マクロ命令の指示はOUT命令等の単純なもの
で良く、アドレス出力線を利用すれば１マシン命令で実
現でき、演算をまとめることによる効果と合まつて命令
指示に伴うオーバーヘツドを極小化することができる。
本発明によれば、命令処理に必要なホストプロセツサ及
び演算ユニツト間でのデータ入出力操作とマクロ命令シ
ーケンスプロセツサで実行される演算命令指示操作及び
演算ユニツトでの演算実行処理とを並列運転できる為、
演算処理に伴う付加的オーバーヘツドを減少させること
が可能となり、総合的な演算処理時間を短縮し、処理の
高速化を図ることができる。
び演算ユニツト間でのデータ入出力操作とマクロ命令シ
ーケンスプロセツサで実行される演算命令指示操作及び
演算ユニツトでの演算実行処理とを並列運転できる為、
演算処理に伴う付加的オーバーヘツドを減少させること
が可能となり、総合的な演算処理時間を短縮し、処理の
高速化を図ることができる。
第１図は本発明の一実施例を示す図、第２図は従来例を
示す図、第３図は従来例における演算処理シーケンスを
示す図、第４図は本実施例における演算処理シーケンス
を示す図、第５図はマクロ命令指示回路部のブロツク
図、第６図はマクロ命令構成手段及び実行方式を示す図
である。 １……演算ユニツト、２……ホストプロセツサ、３……
マクロ命令シーケンスプロセツサ、４……マルチプレク
スユニツト、10……インターフエース、18……実行ユニ
ツト、19……命令デコーダ、20……バスアービタ、21…
…マルチプレクサ、22……レジスタフアイル、24……カ
ウンタ回路、25……ラツチ回路。
示す図、第３図は従来例における演算処理シーケンスを
示す図、第４図は本実施例における演算処理シーケンス
を示す図、第５図はマクロ命令指示回路部のブロツク
図、第６図はマクロ命令構成手段及び実行方式を示す図
である。 １……演算ユニツト、２……ホストプロセツサ、３……
マクロ命令シーケンスプロセツサ、４……マルチプレク
スユニツト、10……インターフエース、18……実行ユニ
ツト、19……命令デコーダ、20……バスアービタ、21…
…マルチプレクサ、22……レジスタフアイル、24……カ
ウンタ回路、25……ラツチ回路。
Claims (4)
- 【請求項１】演算処理を実行する演算ユニットと、前記
演算ユニットで実行される演算実行シーケンスを記述す
る命令指示操作機能及び演算に必要なデータの入出力操
作機能を有する第一のプロセッサとを備えた演算処理装
置において、 前記第一のプロセッサと共に前記演算ユニットを共有す
る第二のプロセッサと、前記第一のプロセッサ及び前記
演算ユニット内の演算実行ユニットからアクセス可能な
メモリ手段と、前記演算実行シーケンスを１つ又は複数
の基本演算命令から成る複数の命令ステップにまとめた
マクロ命令を、前記第一のプロセッサから前記第二のプ
ロセッサに指令する手段と、前記第二のプロセッサに、
前記マクロ命令を基本演算命令に分解して前記演算ユニ
ットに指令する手段と、を備え、 前記第二のプロセッサによる前記演算ユニットへの基本
演算命令指示操作と、前記第一のプロセッサと前記メモ
リ手段とのデータの入出力操作との並列処理を可能にし
たことを特徴とする演算処理装置。 - 【請求項２】特許請求の範囲第１項記載の演算処理装置
において、前記第一のプロセッサと前記第二のプロセッ
サは同じマシン命令によって動作することを特徴とする
演算処理装置。 - 【請求項３】特許請求の範囲第１項記載の演算処理装置
において、前記メモリ手段が前記演算ユニットのレジス
タファイルで構成されたことを特徴とする演算処理装
置。 - 【請求項４】特許請求の範囲第１項記載の演算処理装置
において、前記命令ステップは連続的に実行される少な
くとも１つの命令ステップであることを特徴とする演算
処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62151207A JPH0789320B2 (ja) | 1987-06-19 | 1987-06-19 | 演算処理装置 |
| DE3855524T DE3855524T2 (de) | 1987-06-19 | 1988-06-15 | Arithmetik-Parallelverarbeitungseinheit und zugehöriger Kompilator |
| EP88109533A EP0295646B1 (en) | 1987-06-19 | 1988-06-15 | Arithmetic operation processing apparatus of the parallel processing type and compiler which is used in this apparatus |
| US07/208,107 US4956800A (en) | 1987-06-19 | 1988-06-17 | Arithmetic operation processing apparatus of the parallel processing type and compiler which is used in this apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62151207A JPH0789320B2 (ja) | 1987-06-19 | 1987-06-19 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63316133A JPS63316133A (ja) | 1988-12-23 |
| JPH0789320B2 true JPH0789320B2 (ja) | 1995-09-27 |
Family
ID=15513577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62151207A Expired - Fee Related JPH0789320B2 (ja) | 1987-06-19 | 1987-06-19 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789320B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2846904B2 (ja) * | 1989-11-13 | 1999-01-13 | 富士通株式会社 | 付加演算装置制御方式 |
| JP2884831B2 (ja) * | 1991-07-03 | 1999-04-19 | 株式会社日立製作所 | 処理装置 |
| ATE492581T1 (de) * | 2006-02-10 | 2011-01-15 | Basf Se | Neuartige polymere |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5222844A (en) * | 1975-08-15 | 1977-02-21 | Hitachi Ltd | Control method to control other unit in the multiple data processing system |
| JPS5390840A (en) * | 1977-01-21 | 1978-08-10 | Mitsubishi Electric Corp | Arithmetic processor of microprogram control |
-
1987
- 1987-06-19 JP JP62151207A patent/JPH0789320B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63316133A (ja) | 1988-12-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |