JPS62281058A - ベクトルデ−タ処理装置 - Google Patents
ベクトルデ−タ処理装置Info
- Publication number
- JPS62281058A JPS62281058A JP12377186A JP12377186A JPS62281058A JP S62281058 A JPS62281058 A JP S62281058A JP 12377186 A JP12377186 A JP 12377186A JP 12377186 A JP12377186 A JP 12377186A JP S62281058 A JPS62281058 A JP S62281058A
- Authority
- JP
- Japan
- Prior art keywords
- mask
- vector
- register
- instruction
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- GSDSWSVVBLHKDQ-UHFFFAOYSA-N 9-fluoro-3-methyl-10-(4-methylpiperazin-1-yl)-7-oxo-2,3-dihydro-7H-[1,4]oxazino[2,3,4-ij]quinoline-6-carboxylic acid Chemical compound FC1=CC(C(C(C(O)=O)=C2)=O)=C3N2C(C)COC3=C1N1CCN(C)CC1 GSDSWSVVBLHKDQ-UHFFFAOYSA-N 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はベクトルデータ処理装置、特に、ベクトルレジ
スタの出力と演算器の入力が固定的に結合されたベクト
ルデータ処理装置に関する。
スタの出力と演算器の入力が固定的に結合されたベクト
ルデータ処理装置に関する。
従来のベクトルデータ処理装置は、第２図に示すように
、複数個のベクトルレジスタ１０１゜１０２．３０１，
３０２．１個以上の演算器９図では２個の演算器１０３
，３０３．エレメントデータ入力選択回路１０４．ベク
トルレジスタ書込み制御回路１０５．１０６．３０５．
３０６ 、マスクレジスタ２０１．マスクビット入力選
択回路２０４、マスク選択回路２０５．マスク制御回路
２０６、マスクビット同期回路２０３ 、４．０３から
構成されている。
、複数個のベクトルレジスタ１０１゜１０２．３０１，
３０２．１個以上の演算器９図では２個の演算器１０３
，３０３．エレメントデータ入力選択回路１０４．ベク
トルレジスタ書込み制御回路１０５．１０６．３０５．
３０６ 、マスクレジスタ２０１．マスクビット入力選
択回路２０４、マスク選択回路２０５．マスク制御回路
２０６、マスクビット同期回路２０３ 、４．０３から
構成されている。
ベクトルレジスタ１０１，１０２，３０１，３０２は複
数個のエレメントデータを保持するもので。
数個のエレメントデータを保持するもので。
通常複数個設けられる。演算器１０３を加算器。
また演算器３０３を乗算器とし、ベクトルレノスタ１０
１及び１０２にすでにメモリからエレメントデータ入力
選択回路１０４を経てエレメントデータが保持されてい
るものとし、演算結果を順次格納するベクトルレジスタ
を３０１に指定したマスク付きベクトル加算命令が出現
したものとすると、マスク付きベクトル加算命令によシ
ベクトルレジスタ１０１．１０２は同時に読出し動作を
開始し、演算器１０３にオペランｒを順次供給する。
１及び１０２にすでにメモリからエレメントデータ入力
選択回路１０４を経てエレメントデータが保持されてい
るものとし、演算結果を順次格納するベクトルレジスタ
を３０１に指定したマスク付きベクトル加算命令が出現
したものとすると、マスク付きベクトル加算命令によシ
ベクトルレジスタ１０１．１０２は同時に読出し動作を
開始し、演算器１０３にオペランｒを順次供給する。
演算器１０３では供給されたオ波ランドを順次加算し、
加算結果をエレメントデータ入力選択回路１０４に出力
する。マスク付きベクトル加算命令により演算結果の格
納先をベクトルレジスタ３０１に指示されているため、
エレメントデータ入力選択回路１０４は加算結果をベク
トルレジスタ３０１へ出力するように選択する。
加算結果をエレメントデータ入力選択回路１０４に出力
する。マスク付きベクトル加算命令により演算結果の格
納先をベクトルレジスタ３０１に指示されているため、
エレメントデータ入力選択回路１０４は加算結果をベク
トルレジスタ３０１へ出力するように選択する。
一方、スカラ部から出力されてマスクレジスタ２０１に
保持されているマスク情報は、マスク付きベクトル加算
命令の指示によって起動されるマスク制御回路２０６か
ら出力される選択信号により、マスク選択回路２０５で
選択されてマスクビット同期回路２０３へ入力される。
保持されているマスク情報は、マスク付きベクトル加算
命令の指示によって起動されるマスク制御回路２０６か
ら出力される選択信号により、マスク選択回路２０５で
選択されてマスクビット同期回路２０３へ入力される。
マスクビット同期回路２０３は演算器１．０３に入力さ
れたオペランドに対応するマスクビットを演算に必要な
りロック数だけ遅延させ、演算器１０３から出力される
演算結果と出力タイミングが一致するよう同期をとる回
路で９本回路の出力はマスクビット入力選択回路２０４
に入力される。マスク付きベクトル加算命令により演算
結果の格納先をベクトルレジスタ３０１に指示されてい
るため、マスクビット入力選択回路２０４はマスクピッ
）ｋベクトルレジスタ書込み制御回路３０５へ出力する
よう選択する。
れたオペランドに対応するマスクビットを演算に必要な
りロック数だけ遅延させ、演算器１０３から出力される
演算結果と出力タイミングが一致するよう同期をとる回
路で９本回路の出力はマスクビット入力選択回路２０４
に入力される。マスク付きベクトル加算命令により演算
結果の格納先をベクトルレジスタ３０１に指示されてい
るため、マスクビット入力選択回路２０４はマスクピッ
）ｋベクトルレジスタ書込み制御回路３０５へ出力する
よう選択する。
書込み制御回路３０５はマスクビット入力選択回路２０
４から出力されたマスクビットを判定し。
４から出力されたマスクビットを判定し。
マスク指示状態であればエレメントデータ入力選択回路
１０４の出力をベクトルレジスタ３０１に書込み指示し
、マスク指示状態でなければベクトルレジスタ３０１へ
の書込み指示は出さない。
１０４の出力をベクトルレジスタ３０１に書込み指示し
、マスク指示状態でなければベクトルレジスタ３０１へ
の書込み指示は出さない。
マスク制御回路２０６はマスクレジスタ２０１に保持さ
れているマスク情報を１ビツトずつ順次読出し、対応す
る演算結果の書込み制御に使用される。
れているマスク情報を１ビツトずつ順次読出し、対応す
る演算結果の書込み制御に使用される。
マスク付きベクトル乗算命令においても２乗算器３０３
へのオペランドとなるベクトルレジスタが３０１及び３
０２に変わるだけで、ベクトル加算命令と同様に演算結
果を命令で指示されたベクトルレジスタ１０１又は１０
２へ転送するよう制御され、それに伴ってマスクビット
も選択され。
へのオペランドとなるベクトルレジスタが３０１及び３
０２に変わるだけで、ベクトル加算命令と同様に演算結
果を命令で指示されたベクトルレジスタ１０１又は１０
２へ転送するよう制御され、それに伴ってマスクビット
も選択され。
マスクビット同期回路４０３を経て演算結果は格納する
ベクトルレジスタの書込み制御回路１０５又は１０６へ
送られ、対応する演算結果の書込み制御に使用される。
ベクトルレジスタの書込み制御回路１０５又は１０６へ
送られ、対応する演算結果の書込み制御に使用される。
またベクトルレジスタ書込み制御回路３０６は演算結果
の格納先が命令によってベクトルレジスタ３０２と指示
されたときに演算結果の書込みを制御する。
の格納先が命令によってベクトルレジスタ３０２と指示
されたときに演算結果の書込みを制御する。
上述した従来のベクトルデータ処理装置は、異なるベク
トル演算に対するマスク情報を１個のマスクレジスタに
て保持しているため、演算によってマスク情報が固有で
あるような場合には、先行するマスク付きベクトル演算
の終了を待って、後続のマスク付きベクトル演算にて使
用するマスク情報ヲマスクレジスタに格納せねばならず
、マスク付きベクトル演算を並行して実行できないとい
う欠点があった。
トル演算に対するマスク情報を１個のマスクレジスタに
て保持しているため、演算によってマスク情報が固有で
あるような場合には、先行するマスク付きベクトル演算
の終了を待って、後続のマスク付きベクトル演算にて使
用するマスク情報ヲマスクレジスタに格納せねばならず
、マスク付きベクトル演算を並行して実行できないとい
う欠点があった。
本発明のベクトルデータ処理装置は、それぞれがベクト
ルデータを保持する複数個のベクトルレジスタと各オペ
ランド入力がベクトルレジスタの出力と一対一対応且つ
固定的に結合されてベクトル命令に従った演算を行なう
少なくとも２個の演算器を具備したベクトルデータ処理
装置において。
ルデータを保持する複数個のベクトルレジスタと各オペ
ランド入力がベクトルレジスタの出力と一対一対応且つ
固定的に結合されてベクトル命令に従った演算を行なう
少なくとも２個の演算器を具備したベクトルデータ処理
装置において。
命令によってマスク情報を格納するマスクレジスタと、
該マスクレジスタの出力を演算オペランドに対応して選
択するマスクビット選択回路と、ベクトル命令によって
マスクレジスタ及びマスクビット選択回路の動作を制御
するマスク制御回路を演算器と一対一対応に設けて構成
される。
該マスクレジスタの出力を演算オペランドに対応して選
択するマスクビット選択回路と、ベクトル命令によって
マスクレジスタ及びマスクビット選択回路の動作を制御
するマスク制御回路を演算器と一対一対応に設けて構成
される。
以下余白
〔実施例〕
次に２本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック構成図で。
ベクトルレジスタ１０１，１０２，３０１，３０２゜演
算器１０３ 、３０３ 、エレメントデータ入力選択回
路１０４．ベクトルレジスタ書込み制御回路１０５．１
０６，３０５，３０６．第１マスクレノスタ２０１，４
０１．第２マスクレジスタ２０２゜４０２、マスクビッ
ト同期回路２０３ 、４０３ 。
算器１０３ 、３０３ 、エレメントデータ入力選択回
路１０４．ベクトルレジスタ書込み制御回路１０５．１
０６，３０５，３０６．第１マスクレノスタ２０１，４
０１．第２マスクレジスタ２０２゜４０２、マスクビッ
ト同期回路２０３ 、４０３ 。
マスクビット入力選択回路２０４．マスクビット選択回
路２０５，４０５．マスク制御回路２０６゜４０６を有
する。
路２０５，４０５．マスク制御回路２０６゜４０６を有
する。
ベクトル演算を行なうには１通常メモリからエレメント
データ入力選択回路１０４を経て、ベクトルレジスタ１
０１又は３０１に第１オ被ランドを、ベクトルレジスタ
１０２又は３０２に第２オペランドを格納しておき２次
にベクトル演算命令の指示によりベクトルレジスタ１０
１又は３０１から第１オペランドを、またペクトルレノ
スタ１０２又は３０２から第２オペランドを同時に読出
し、演算器１０３又は３０３へ出力する。ベクトルレジ
スタ１０１．１０２又ハヘクトルレジスタ３０１，３０
２に格納されているオペランドは順次読出されて連続的
に演算器１０３又は３０３へ出力される。演算器１０３
又は３０３で得られる演算結果は連続的にエレメントデ
ータ入力選択回路１０４へ入力され、ベクトル演算命令
によって指示された演算結果格納レジスタ、例えばベク
トルレジスタ３０１へ選択されて出力される。ベクトル
レジスタ書込み制御回路１０５．１０６ 。
データ入力選択回路１０４を経て、ベクトルレジスタ１
０１又は３０１に第１オ被ランドを、ベクトルレジスタ
１０２又は３０２に第２オペランドを格納しておき２次
にベクトル演算命令の指示によりベクトルレジスタ１０
１又は３０１から第１オペランドを、またペクトルレノ
スタ１０２又は３０２から第２オペランドを同時に読出
し、演算器１０３又は３０３へ出力する。ベクトルレジ
スタ１０１．１０２又ハヘクトルレジスタ３０１，３０
２に格納されているオペランドは順次読出されて連続的
に演算器１０３又は３０３へ出力される。演算器１０３
又は３０３で得られる演算結果は連続的にエレメントデ
ータ入力選択回路１０４へ入力され、ベクトル演算命令
によって指示された演算結果格納レジスタ、例えばベク
トルレジスタ３０１へ選択されて出力される。ベクトル
レジスタ書込み制御回路１０５．１０６ 。
３０５．３０６はそれぞれベクトルレジスタ１０１゜１
０２．３０１．３０２に対応していて、メモリカラベク
トルレジスタへのロードデータの書込み。
０２．３０１．３０２に対応していて、メモリカラベク
トルレジスタへのロードデータの書込み。
演算器１０３及び３０３からベクトルレジスタへの演算
結果の書込みを制御する回路で、マスク付ベクトル演算
命令の演算結果をベクトルレジスタへ書込むときのマス
クによる書込み可否の判定も行なう。
結果の書込みを制御する回路で、マスク付ベクトル演算
命令の演算結果をベクトルレジスタへ書込むときのマス
クによる書込み可否の判定も行なう。
第２マスクレジスタ２０２，４０２．第１マスクレジス
タ２’０１，４．０１．マスクビット選択回路２０５
、４０５ 、マスクビット同期回路２０３゜４０３、及
びマスク制御回路２０６．／１０６はそれぞれ演算器１
０３ 、３０ ：３ ？Ｊ応に設けれる。またベクトル
レジスタ１０１，１０２は演算器１０３と固定的に接続
され、ベクトルレジスタ３０１゜３０２は演算器３０３
と固定的に接続されている。
タ２’０１，４．０１．マスクビット選択回路２０５
、４０５ 、マスクビット同期回路２０３゜４０３、及
びマスク制御回路２０６．／１０６はそれぞれ演算器１
０３ 、３０ ：３ ？Ｊ応に設けれる。またベクトル
レジスタ１０１，１０２は演算器１０３と固定的に接続
され、ベクトルレジスタ３０１゜３０２は演算器３０３
と固定的に接続されている。
マスク付きベクトル演算に先立ち、マスク情報全マスク
レジスタ内に設定しておく必要がある。
レジスタ内に設定しておく必要がある。
この手段として一般にはスカラ部のスカラデータをマス
ク情報としてマスクレジスタへ送る方法ト。
ク情報としてマスクレジスタへ送る方法ト。
演算結果をマスク情報として演算器から直接マスクレジ
スタへ送る方法があるが１本例では説明の繁雑さを避け
るため前者の方法を図示し説明する。
スタへ送る方法があるが１本例では説明の繁雑さを避け
るため前者の方法を図示し説明する。
スカラ部から送られてくるスカラデータはマスクビット
入力選択回路２０４に入力され、マスクピント入力選択
回路２０４から第２マスクレジスタ２０２及び４０２に
分配される。スカラデータをマスク情報として第２マス
クレジスタ２０２及び４０２に格納するか否かは、命令
の指示を受けたマスク制御回路２０６．４０６からそれ
ぞれ制御される。第２マスクレジスタ２０２及び４０２
の出力は第１マスクレジスタ２０１ 、４．０１にそれ
ぞれ接続されていて、第１マスクレノスタ２０１゜４０
１がビジー状態でないとき、マスク制御回路２０６．４
０６の制御下で第２マスクレジスタ２０２及び４０２に
格納されているマスク情報を第１マスクレジスタ２０’
１ 、４．０１へそれぞれ転送する。
入力選択回路２０４に入力され、マスクピント入力選択
回路２０４から第２マスクレジスタ２０２及び４０２に
分配される。スカラデータをマスク情報として第２マス
クレジスタ２０２及び４０２に格納するか否かは、命令
の指示を受けたマスク制御回路２０６．４０６からそれ
ぞれ制御される。第２マスクレジスタ２０２及び４０２
の出力は第１マスクレジスタ２０１ 、４．０１にそれ
ぞれ接続されていて、第１マスクレノスタ２０１゜４０
１がビジー状態でないとき、マスク制御回路２０６．４
０６の制御下で第２マスクレジスタ２０２及び４０２に
格納されているマスク情報を第１マスクレジスタ２０’
１ 、４．０１へそれぞれ転送する。
第１マスクレジスタ２０１ 、４．０１の出力はそれぞ
れマスクビット選択回路２０５ 、４．０５に接続され
、マスクビット選択回路２０５．４０５はベクトルレジ
スタ１０１．１０２及びベクトルレジスタ３０１，３０
２からのオペランド読出し動作に同期してオペランドに
対応するマスクビットを連続的に選択する。マスクビッ
ト同期回路２０３゜４０３は選択されたマスクビットを
、ベクトルレジスタ１０１，１０２又はベクトルレジス
タ３０１゜３０２から読出されたオペランドがそれぞれ
演算器１０３又は３０３で演算されるのに要するクロッ
ク数と同一のクロック数だけ遅延させ、演算器未出力と
同一のタイミングで出力するよう制御する。
れマスクビット選択回路２０５ 、４．０５に接続され
、マスクビット選択回路２０５．４０５はベクトルレジ
スタ１０１．１０２及びベクトルレジスタ３０１，３０
２からのオペランド読出し動作に同期してオペランドに
対応するマスクビットを連続的に選択する。マスクビッ
ト同期回路２０３゜４０３は選択されたマスクビットを
、ベクトルレジスタ１０１，１０２又はベクトルレジス
タ３０１゜３０２から読出されたオペランドがそれぞれ
演算器１０３又は３０３で演算されるのに要するクロッ
ク数と同一のクロック数だけ遅延させ、演算器未出力と
同一のタイミングで出力するよう制御する。
マスクビット入力選択回路２０４では、マスクビット同
期回路２０３及び４０３から出力されたマスクビットを
、マスク付きベクトル演算命令で指示された演算結果格
納レジスタへ分配する。すなわち、マスクビット入力選
択回路２０４で選択したマスクビットは、命令による演
算結果格納レジスタがベクトルレジスタ１０１であると
きベクトルレジスタ書込み制御回路１０５に、ベクトル
レジスタ１０２であるときベクトルレジスタ書込み制御
回路１０６に、また、ベクトルレジスタ３０１であると
きベクトルレジスタ書込み制御回路３０５に、さらにベ
クトルレジスタ３０２であるときベクトルレジスタ書込
み制御回路３０６に送シ出される。
期回路２０３及び４０３から出力されたマスクビットを
、マスク付きベクトル演算命令で指示された演算結果格
納レジスタへ分配する。すなわち、マスクビット入力選
択回路２０４で選択したマスクビットは、命令による演
算結果格納レジスタがベクトルレジスタ１０１であると
きベクトルレジスタ書込み制御回路１０５に、ベクトル
レジスタ１０２であるときベクトルレジスタ書込み制御
回路１０６に、また、ベクトルレジスタ３０１であると
きベクトルレジスタ書込み制御回路３０５に、さらにベ
クトルレジスタ３０２であるときベクトルレジスタ書込
み制御回路３０６に送シ出される。
ベクトルレジスタ書込み制御回路１０５は、命令による
演算結果格納レジスタがベクトルレジスタ１０１を指示
しているとき、演算器１０３又は３０３から出力される
演算結果をエレメントデータ入力選択回路１０４を経て
ベクトルレジスタ１０１に書込むための制御を行なうも
ので、マスク指示のない演算命令の場合は、エレメント
データ入力選択回路１０４から連続的に出力される演算
結果を次々とベクトルレジスタ１０１に書込む。
演算結果格納レジスタがベクトルレジスタ１０１を指示
しているとき、演算器１０３又は３０３から出力される
演算結果をエレメントデータ入力選択回路１０４を経て
ベクトルレジスタ１０１に書込むための制御を行なうも
ので、マスク指示のない演算命令の場合は、エレメント
データ入力選択回路１０４から連続的に出力される演算
結果を次々とベクトルレジスタ１０１に書込む。
一方、マスク付き演算命令の場合は、エレメントデータ
入力選択回路１０４から連続的に出力される演算結果を
、マスクビット入力選択回路２０４から連続的に出力さ
れるマスクビットの状態を判定し、書込み指示状態であ
ればベクトルレジスタ１０１に書込むが、書込み指示状
態でなければ書込みは抑止し９図示はしないがベクトル
レジスタ書込みアドレスのみ＋１する。
入力選択回路１０４から連続的に出力される演算結果を
、マスクビット入力選択回路２０４から連続的に出力さ
れるマスクビットの状態を判定し、書込み指示状態であ
ればベクトルレジスタ１０１に書込むが、書込み指示状
態でなければ書込みは抑止し９図示はしないがベクトル
レジスタ書込みアドレスのみ＋１する。
同様に、ベクトルレジスタ書込み制御回路１０６はベク
トルレジスタ１０２の書込み制御を行ない。
トルレジスタ１０２の書込み制御を行ない。
ベクトルレジスタ書込み制御回路３０５はベクトルレジ
スタ３０１の書込み制御を行ない、ベクトルレジスタ書
込み制御回路３０６はベクトルレジスタ３０２の書込み
制御をそれぞれ行なう。
スタ３０１の書込み制御を行ない、ベクトルレジスタ書
込み制御回路３０６はベクトルレジスタ３０２の書込み
制御をそれぞれ行なう。
演算の終了及びマスクビット選択動作の終了はベクトル
長レジスタに格納されているベクトル要分を処理した時
点であるが、これは一般に行なわれるもので特に図示し
ない。
長レジスタに格納されているベクトル要分を処理した時
点であるが、これは一般に行なわれるもので特に図示し
ない。
次に演算器１０３を加算器とし、演算器３０３を乗算器
として、ベクトルレジスタ３０１を演算結果格納レジス
タとするマスク付き加算命令と。
として、ベクトルレジスタ３０１を演算結果格納レジス
タとするマスク付き加算命令と。
ベクトルレジスタ１０１を演算結果格納レジスタとする
マスク付き乗算命令を連続して処理する場合を説明する
。ただし、加算命令のマスク情報と乗算命令のマスク情
報は異なるものとし、レジスタ１０１及び１０２に加算
命令のオペランドがすでにメモリからロードされていて
、レジスタ３０２に乗算命令の第２オペランドがメモリ
からロードされているものとする。
マスク付き乗算命令を連続して処理する場合を説明する
。ただし、加算命令のマスク情報と乗算命令のマスク情
報は異なるものとし、レジスタ１０１及び１０２に加算
命令のオペランドがすでにメモリからロードされていて
、レジスタ３０２に乗算命令の第２オペランドがメモリ
からロードされているものとする。
加算命令の実行に先立ち、加算命令のためのマスク情報
をマスク格納命令にてマスクビット入力選択回路２０４
．第２マスクレジスタ２０２を経て第１マスクレジスタ
２０１に格納する。次に加算命令が開始される。ベクト
ルレジスタ１０１及び１０２のオペランドは順次加算器
１０３に送られ、加算されたのち演算結果をエレメント
データ入力選択回路１０４’ｅ経てベクトルレジスタ３
０１へ入力する。マスク制御回路２０６の制御下で選択
されたマスクビットは順次ベクトルレジスタ書込み制御
回路３０５へ送られ、ベクトルレジスタ３０１への加算
結果の書込みを制御する。
をマスク格納命令にてマスクビット入力選択回路２０４
．第２マスクレジスタ２０２を経て第１マスクレジスタ
２０１に格納する。次に加算命令が開始される。ベクト
ルレジスタ１０１及び１０２のオペランドは順次加算器
１０３に送られ、加算されたのち演算結果をエレメント
データ入力選択回路１０４’ｅ経てベクトルレジスタ３
０１へ入力する。マスク制御回路２０６の制御下で選択
されたマスクビットは順次ベクトルレジスタ書込み制御
回路３０５へ送られ、ベクトルレジスタ３０１への加算
結果の書込みを制御する。
加算命令を処理している間に乗算命令のためのマスク情
報をマスク格納命令にてマスクビット入力選択回路２０
４．第２マスクレジスタ４０２を経て第１マスクレジス
タ４０１に格納する。最初の加算結果がベクトルレジス
タ３０１に格納すれた時点で乗算命令の実行開始となり
、ベクトルレジスタ３０１及び３０２のオペランドが順
次乗算器３０３に送られる。乗算器３０３で乗算された
演算結果をエレメントデータ入力選択回路１０４を経て
ベクトルレジスタ１０１へ入力する。
報をマスク格納命令にてマスクビット入力選択回路２０
４．第２マスクレジスタ４０２を経て第１マスクレジス
タ４０１に格納する。最初の加算結果がベクトルレジス
タ３０１に格納すれた時点で乗算命令の実行開始となり
、ベクトルレジスタ３０１及び３０２のオペランドが順
次乗算器３０３に送られる。乗算器３０３で乗算された
演算結果をエレメントデータ入力選択回路１０４を経て
ベクトルレジスタ１０１へ入力する。
マスク制御回路４０６の制御下で選択されたマスクビッ
トは順次ベクトルレジスタ書込み制御回路１０５へ送ら
れ、ベクトルレジスタ１０１への乗算結果の書込みを制
御する。加算及び乗算は指定ベクトル長を処理した時点
で終了する。
トは順次ベクトルレジスタ書込み制御回路１０５へ送ら
れ、ベクトルレジスタ１０１への乗算結果の書込みを制
御する。加算及び乗算は指定ベクトル長を処理した時点
で終了する。
このように、マスク情報の異なる２つのマスク付き演算
を同時に処理することができる。
を同時に処理することができる。
また、第１ベクトルレソスタ２０１及び４０１でマスク
付き演算を処理している途中で次のマスク情報を第２ベ
クトルレジスタ２０１及び４０１に格納することもでき
る。
付き演算を処理している途中で次のマスク情報を第２ベ
クトルレジスタ２０１及び４０１に格納することもでき
る。
尚、演算器１０３及び３０３は演算の種類を特に規定す
るものではなく同種の演算器例えば両方とも加算器であ
っても良く、演算器の数も２個に限るものではない。
るものではなく同種の演算器例えば両方とも加算器であ
っても良く、演算器の数も２個に限るものではない。
また、マスクレジスタ及びベクトルレジスタの数もそれ
ぞれ４個に限るものではなく２例えば８個ずつ設けても
良い。
ぞれ４個に限るものではなく２例えば８個ずつ設けても
良い。
以上説明したように２本発明はマスク情報を個ることに
より、マスク情報が固有であるようなマスク付きベクト
ル演算が連続して出現しても、先行するマスク付きベク
トル演算の実施に引続き後続のマスク付きベクトル演算
を並行して実施できる効果がある。
より、マスク情報が固有であるようなマスク付きベクト
ル演算が連続して出現しても、先行するマスク付きベク
トル演算の実施に引続き後続のマスク付きベクトル演算
を並行して実施できる効果がある。
第１図は本発明の一実施例のブロック構成図。
第２図は従来の一例を示すブロック構成図である。
記号の説明：
１０１．１０２，３０１，３０２・・・ベクトルレジス
タ、１０３．３０３・・・演算器、１０４・・・エレメ
ントデータ入力選択回路、１０５，１０６，３０５゜３
０６・・・ベクトルレジスタ書込み制御回路、２０１゜
４０１・・・第１マスクレジスタ、２０２，４０２・・
・第２マスクレジスタ、２０３，４０３・・・マスクビ
ット同期回路、２０４・・・マスクビット入力選択回路
、２０５．４０５・・・マスクビット選択回路。 ２０６ 、４．０６・・・マスク制御回路。 ＋２−１
タ、１０３．３０３・・・演算器、１０４・・・エレメ
ントデータ入力選択回路、１０５，１０６，３０５゜３
０６・・・ベクトルレジスタ書込み制御回路、２０１゜
４０１・・・第１マスクレジスタ、２０２，４０２・・
・第２マスクレジスタ、２０３，４０３・・・マスクビ
ット同期回路、２０４・・・マスクビット入力選択回路
、２０５．４０５・・・マスクビット選択回路。 ２０６ 、４．０６・・・マスク制御回路。 ＋２−１
Claims (1)
- １、それぞれがベクトルデータを保持する複数個のベク
トルレジスタと、各オペランド入力がベクトルレジスタ
の出力と一対一対応且つ固定的に結合されてベクトル命
令に従った演算を行なう少なくとも２個の演算器を具備
したベクトルデータ処理装置において、命令によってマ
スク情報を格納するマスクレジスタと、該マスクレジス
タの出力を演算オペランドに対応して選択するマスクビ
ット選択回路と、ベクトル命令によってマスクレジスタ
及びマスクビット選択回路の動作を制御するマスク制御
回路を、演算器と一対一対応に設けたことを特徴とする
ベクトルデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12377186A JPS62281058A (ja) | 1986-05-30 | 1986-05-30 | ベクトルデ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12377186A JPS62281058A (ja) | 1986-05-30 | 1986-05-30 | ベクトルデ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62281058A true JPS62281058A (ja) | 1987-12-05 |
Family
ID=14868872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12377186A Pending JPS62281058A (ja) | 1986-05-30 | 1986-05-30 | ベクトルデ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62281058A (ja) |
-
1986
- 1986-05-30 JP JP12377186A patent/JPS62281058A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0463430B2 (ja) | ||
| JP2008181551A (ja) | ベクトルレジスタを備えたコンピュータにおけるベクトルテールゲーティング | |
| US4085450A (en) | Performance invarient execution unit for non-communicative instructions | |
| JP3971535B2 (ja) | Ｓｉｍｄ型プロセッサ | |
| JPH06103068A (ja) | データ処理装置 | |
| JPH0345420B2 (ja) | ||
| JPS58149555A (ja) | 並列処理装置 | |
| JPS62281058A (ja) | ベクトルデ−タ処理装置 | |
| US6981130B2 (en) | Forwarding the results of operations to dependent instructions more quickly via multiplexers working in parallel | |
| JPS62281057A (ja) | ベクトルデ−タ処理装置 | |
| JPH05143447A (ja) | デイジタルプロセツサ及びその制御方法 | |
| JP2518912B2 (ja) | 並列デ―タ処理装置 | |
| JPS6024672A (ja) | ベクトル処理装置 | |
| JP2982129B2 (ja) | マイクロプログラム制御装置 | |
| JP2503966B2 (ja) | 情報処理装置 | |
| JPH0581311A (ja) | ベクトル演算装置 | |
| JPH04181373A (ja) | ベクトル処理装置 | |
| JPS62282368A (ja) | ベクトルデ−タ処理装置 | |
| JPS6320538A (ja) | 情報処理装置 | |
| JPS62143176A (ja) | ベクトルレジスタアクセス制御方式 | |
| JPS60144874A (ja) | ベクトルデ−タ処理装置 | |
| JPS6343784B2 (ja) | ||
| JPS62232073A (ja) | ベクトルデ−タ処理装置 | |
| JPH06149864A (ja) | ベクトル処理装置 | |
| JPH04181374A (ja) | ベクトル処理装置 |