JPS6024672A - ベクトル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はベクトル演算を高速に実行可能なベクトル処理
装置に関し、特に、主起゛憶上に格納されたベクトルデ
ータを、参照範囲を少しずつずらして多重に読出す際、
無駄なメモリオーバヘッドを削減し、効率良いベクトル
データ読出しを行なうベクトル処理装置に関する。

〔発明の背景〕

科学技術計算に現われる代表的な物理モデルに、連続モ
デル（分布定数系モデル）がある。

窒気や水のような流体、電磁狡のような波動、熱やガス
のような拡散などの物理現象の特徴は近接作用である。

即ち、媒質中のめる点に於ける状態は、近傍の媒質から
の作用によシ決定され、遠方から直達する作用がないの
が一般的である。

例えば、１次元の連続モデルとし、１次元上に（ｍ＋２
　）個の点を仮定する。タイムステングｔでの点ｉの値
をめるには、タイムステップ（ｔ−１）での点（ｉ−１
）と点ｉの値を用いた演算、および点ｉと点（ｉ＋ｘ）
の値を用、いた演算が必要となる。これらの演算をｉ＝
２．ａ、・・・・・・１ｍの値（Ａ（３〜ｍ±ｊ））を
順次必要とする。なお、ｉ−１とｍ＋２の両端の値は特
別に設定された境界条件に基づき演算されるものとする
。

上記演算の特徴は、主記憶に格納された同一データＡ（
１〜ｍ＋２）を、先頭要素番号を少しずつずらして何度
も参照することである。

このように、同一の配列データを、先頭要素番号を少し
ずつ可変として何度も参照することＶよ、一般の科学技
術計算ではしばしば出現する。

なお、先頭要素番号とは、ベクトルデータのある範囲を
参照する際、その範囲の先頭の要素番号を表わすものと
する。即ち、ベクトルデータＡ（１〜ｍ−１−２）のう
ち、Ａ（３〜ｍ＋２）の範囲のデータを参照する際の先
頭要素番号は３となる。

前述のようなデータ参照をベクトルプロセッサを用いて
行なう場合の従来技術を第１図を用いて説明する。第１
図は、主記憶に格納されているベクトルデータＡ（１〜
ｍ＋２）のうち、Ａ（１〜ｍ）をベクトルレジスタ几１
へ、Ａ（２〜ｍ＋１）をベクトルレジスタ（Ｒ１＋１）
と（ル１＋２）へ、Ａ（３〜ｍ＋２）をベクトルレジス
タ（１−Ｌｌ＋３）に読出す場合を示している。従来技
術では、４個のロード命令を用いて別々に主記憶からベ
クトルレジスタに読出していた。従って、同一要素デー
タを複数命令で測置も読出す場合が多く（例えば、図１
の例では、データ、Ａ（３〜ｍ）は４　＃ｉ令で重複し
て読出される）、このため無駄なメモリアクセスが頻発
して性能低下の一要因となっていた。

また、ベクトルレジスタ（Ｒ１＋２）のＡ（２〜ｍ＋１
）は、ベクトルレジスタ（Ｒ，１＋１　）のデータと同
一であるため、Ａ（２〜ｍ−１−１）（ｉ７主記憶から
ベクトルレジスタ（几１＋２）に直接読出すのではなく
、ベクトルレジスタ（几１＋１）に読出されたデータを
ベクトルレジスタ（Ｒ１＋２）へ転送命令を用いて転送
する方式も考えられる。

第１図に於て、破線がこの転送ルートを示しているが転
送のためにベクトルレジスタ（几ｌ＋１）の読出し制御
回路および演算器が無駄に使用中となってしまうという
問題点があった。

〔発明の目的〕

従って、本発明は上述した問題点を除去し、主記憶上に
格納されたベクトルデータを、先頭要素番号を少しずつ
ずらして複数個のベクトルレジスタに読出す際、同一要
素データが繰返し主記憶にアクセスされることによる無
駄なメモリオーバヘッドを削減し、効率良いデータ読出
しを行なうベクトル処理装置を提供することである。

〔発明の概要〕

第２図を用いて、本発明を総括的に説明する。

第２図は第１図と同様、主記憶に格納されているベクト
ルデータＡ（１−ｍ−４−２）のうち、Ａ（１〜ｍ　）
　ｔベクトルレジスタ対応１へ、Ａ（２〜Ｉｎ＋１）を
ベクトルレジスタ（ｌ（，１＋１’）と（几１十２）へ
、Ａ（３〜１η＋２）をベクトルレジスタ（Ｉ（，１＋
３）に読出す処理を示している。

本発明では、主記憶からのデータ読出しはＡ（１〜ｒｎ
＋２）の１度だけとし、図中に示す読出しデータ分配回
路が、先頭要素番号、ベクトル長（ベクトルレジスタへ
格納すべきデータの個数）等の情報に基づき、各ベクト
ルレジスタ対応に必要なデータを分配する。

例えば、ベクトルレジスタＬＬＩ、（ｉも１＋’ｌ）。

（Ｒ，１＋２）、（Ｒ１＋３）へ転送するデータの先頭
要素番号は各々、１，２，２．３となシ、ベクトル長ば
ｍとなる。

このようにすれば、同一要素データを重複して読出すと
いうことがなく効率良いメモリアクセスが実現できると
同時に、また、主記憶からの読出し口が１個にもかかわ
らず同時に複数のベクトルレジスタにデータを格納する
ことができるため演算に必要なデータが早く準備できる
という効果がある。

〔発明の実施例〕

第３図は本発明の詳細な説明するだめのベクトル処理装
置の概略構成を示す。

図中、１は主記憶、２は記憶制御ユニット、３はスカラ
命令を実行するスカラ処理ユニット、４はベクトル命令
を実行するベクトル処理ユニット１５はスカラ命令制御
部、６はスカラ演算器、７は汎用レジスタ、８はベクト
ル命令制御部、９はベクトルデータの主記憶１へのアク
セス（読出しまたは曹込み）要求を発行するメモリリク
エスタ、１０は主記憶１からの読出しデータを分配する
読出しデータ分配回路、１１は、ベクトル演算器１４の
演算結果と、胱出しデータ分配回路１０から出力される
主記憶１からの読出しデータを指定されたベクトルレジ
スタへ読込むための書込パスの選択を行なうパス選択、
１２は複数個のベクトルレジスタで構成されるベクトル
レジスタ群、１３は指定されたベクトルレジスタからデ
ータを読出し、ベクトル演算器１４へ演算データ勿、ま
た、メモリリクエスタ９へ主記憶ｌへの舊込みデータを
転送するデータ選択、１４はベクトル演算器である。

第４図は第３図における読出しｆ−夕分配回路１０の概
略の１構成を示している。

図中、１０−１〜１０−４は読出しデータ分配回路、１
０−５．１０−６はレジスタ、Ｌｌ−１〜Ｌｌ−３，Ｌ
８−１〜Ｌ８−１５　、　［，９−１。

ＬＩＯ−１〜ＬＩＯ−１４は信ぢ線であり、図３と同一
番号についてＶよ省略する。

読出しデータ分配回路１０には、４個の分配回路があシ
、記憶制御ユニット２から信号線Ｌｌ　−２を介して主
記憶１から転送される読出しデータを４つに分配するた
めの制御を行なう。ここで、分配個数を４とし、最大４
個のベクトルレジスタへのデータ分配を可能としている
が、脣に４に限定されるものではない。

信号線Ｌｌ−２で転送される読出しデータはレジスタ１
０−６、信号線ＬＩＯ−１３を介して、各分配回路から
出力される制御情報と一緒にパス選択１１へ入力される
。なお、信号線Ｌ１−１を介してアドバンス、Ｌｌ−３
を介して終了信号が転送される。

信号線Ｌ８−１を介してアドレス情報および開始信号が
、Ｌ８−２に介してメモリアクセス長（主起１意１から
胱出すベクトルデータの４同数）がベクトル命令制御部
１０からメモリリクエスタ９へ転送される。メモリリク
エスタ９はこれらの情報ｔもとに信号１Ｌ９−１を介し
て記憶制御ユニット２ヘリクエストを送出する。なお、
記述が前後するが、このリクエストに基づき、前述した
アドバンス、終了信号、読出しデータが記憶ｉ＆ｌＪ　
御ユニット２から転送される。信号線Ｌ８−３〜Ｌ８−
６を介して、開始信号が各々、分配回路１〇−１〜１０
−４に転送される。なお、この開始信号は命令によシ指
定された必要な分配回路にのみ転送される。即ち、主記
憶１からの読出しデータを１個のベクトルレジスタへ転
送する命令であれば分配口１１ｏ−ｔへ、２個のベクト
ルレジスタへ転送する命令であれば分配回路１Ｏ−１と
ｌ〇−２へ転送し、最大４個のベクトルレジスタヘ転送
する命令であれば分戸己回路１０−１〜１０−４へ開始
信号を転送する。

信号＋ＹＩＵＬ８　−’７でベクトル長（ベクトルレジ
スタへ格納すべきデータの個数）を転送し、信号線Ｌ８
−８〜Ｌ８−１１で各々分配回路１０−１〜１０−４へ
先頭要素番号を転送する。

まり、ベクトル命令制御部８は、パス選択１１へ信号線
Ｌ８−１２〜Ｌ８−１５を介して、各々分配回路１０−
１〜１０−４から出力される制御１官報がどのベクトル
レジスタへ接続されるかのパス選択情報を転送する。

分配回路１０−１〜１０−４は、対応する各々の信号線
Ｌ８−３〜Ｌ８−６の開始信号が逆出力されるとＬ８−
７のベクトル長、Ｌ８−８〜Ｌ８−１１の先頭要素番号
を受取ると同時に、各々信号線Ｌ１ｏ−ｉ〜ＬＩＯ−４
を介して開始信号（パス選択１１によって接続されるベ
クトルレジスタへ送出され、書込み開始の指示を行なう
信号）をパス選択１１へ転送する。その後、信号線Ｌ１
−２から転送δＫＬるアドバンス金受取ると、これに同
期して、前記の先頭要素番号とベクトル長に基づき、信
号線ＬＩＯ−５〜ＬＩＯ−８を介して書込み信号ｔ１ま
た、ＬＩＯ−９〜ＬＩＯ−１２を介して終了信号全パス
選択１１へ送出する。

また、信号線Ｌ１−３を介して転送される終了信号は、
レジスタ１０−５、信号線ＬＩＯ−１４を介して命令制
御部へ送出される。

第５図は、第４図に於けるベクトル命令制御部８の１構
成例ケ示す。

図中、２００は開始終了制御、２０１はベクトル命令を
格納する命令バッファ、２０２は命令レジスタ、２υ３
はレジスタ群、２０４ｖよベクトル長レジスタ、２０５
はデコーダ、２０６はプラス１回路、２０７はプラス２
回路、２０８はプラス３回路、２０９は最大値検出回路
、２１０はセレクタ、２１１は加算器、２１２〜２１５
，２２０゜２２２はＯＲ，回路、２１６〜２１９，２２
１はＡＮＤ回路、２２３はマイナス１回路、Ｌ２００〜
Ｌ２０４は信号線である。

なお、信号線Ｌ８−１〜Ｌ８−１５．ＬＩＯ−１４の意
味は第４図での説明と同様である。

命令バッファ２０１から命令レジスタ２０２にベクトル
命令を読出す。命令レジスタ２０２のオペレーションコ
ード（ＯＰコート）フィールトラデコーダ２０５に入力
して命令を解読する。デコーダ２０５から出力される解
読結果は種々の制御を行なうが、信号線Ｌ２００〜Ｌ２
０３はロード命令全解読すると出力さ７Ｌ１信号線Ｌ２
００は続出シたゲータを１個のベクトルレジスタへ分配
するロード命令のとき１．Ｌ２０１〜Ｌ２０３は各各、
２，３．４個のベクトルレジスタへ分配するロ　−ド命
令のときｌとなり、これら信号線Ｌ２００〜Ｌ２０３の
値はＯＲ回路２１２〜２１５でＯＲされる。なお、０１
−Ｌ回路２１５は削除可能である。

０几回路２１２〜２ｉ５の出力は、各々、ＡＮＩ）回路
２１６〜２１９に入力され、開始終了制御２００から信
号線Ｌ２０４を介して出力さ扛る起動信号とＡＮＤがと
られ読出しデータ分配回路ｌＯへの開始信号となる。ま
た、Ｏｆ（、回路２１２〜２１５の出力は、ＯＲ回路２
２０でＯＲ，され、信号線Ｌ２０４の起動信号とＡＮｆ
）回路２２１でＡＮＪ）がとられ、メモリリクエスタ９
へ開始信号として出力される〇 命令レジスタ２０２０Ｂ、１フイールドでは、１個のベ
クトルデータ査号が指定され、２〜４個のベクトルレジ
スタを必要とするときは、プラス１回路２０６、グラス
２回路２０７、プラス３回路２０８で各々レジスタ番号
が加算されてノくス選択１１へ転送される。

命令レジスタ２０２のＲ２フィールドハ、複数個のレジ
スタで構成されるレジスタ群２０３のレジスタ番号を指
定し、この番号により選択されたレジスタの値が、先頭
要素番号として信号線Ｌ８−８〜Ｌ８−１１を介して読
出しデータ分配回路１０へ転送される。なお、本来流側
では簡単のために先頭要素番号は正の数のみとする。

ベクトル長レジスタ２０４にはベクトル長がセットされ
ているが、このベクトル長はベクトルレジスタへ格納す
べきデータの個数を表わしており、信号線Ｌ８−７を介
して読出しデータ分配回路１０へ転送される。一方、メ
モリリクエスタ９へ信号線Ｌ８−２を介して転送デれる
メモリアクセス長は、主記憶ｌから読出すベクトルデー
タの個数を表わしている。従って、続出しデータケ２〜
４個のベクトルレジスタへ分配する場合は、メモリアク
セス長は必ずしもベクトル長に一致せず、ベクトル長よ
り大きな値となるのが一般的である。

このため、メモリアクセス長は先頭要素番号の最大値を
最大値検出回路２０９で選択し、きらに、マイナス１回
路２２３で１だけ減算した値ｔセレクタ２１０を介して
加算器２１１に入力して、ベクトル長に加算することに
よりめられる。

なｈ、ＯＲ回路２２２の出力ｑま、セレクタ２１０のセ
レクト条件となり、出力が１のとき（即ち、２個以上の
ベクトルレジスタへ読出しデータを分配する場合）マイ
ナス１回路２２３からの値をセレクトする。

また、命令レジスタ２０２のアドレス情報フイ−ルドの
値は、メモリリクエスタ９へ転送される。

主記憶１からの読出しデータを１個のベクトルレジスタ
へ転送するような従来のロード命令では、ベクトル長が
メモリアクセス長に等しい７゛ヒめ、メモリアクセス長
の生成手段が不要である。

また従来命令では主記憶１からの８を出しデータを複数
個のベクトルレジスタへ分配する必要がないため、デー
タの分配手段、分配すべき複数のベクトルレジスタ番号
、データ分配範囲情報（本実施例では、先頭要素番号と
ベクトル長により、読出したデータのどの範囲をベクト
ルレジスタに書込むかを制御しているが、これに相当す
る情報であれば向でも良く、また、指定手段は本実施例
のようにレジスタ群２０３、ベクトル長レジスタ２０４
に限るものではなく、例えばロード命令に新たにフィー
ルドを追加して指定しても良い）が不要である。

第６図は第４図に於ける分配回路１０−１の構成を示し
ており、他の分配回路１０−２〜１〇−４も同様の構成
である。図中、１００−１　ｉ’ｊ、先頭要素レジスタ
、１０１−１はビジィレジスタ、１０２−１は書込みイ
ネーブルレジスタ、１０３−１ｌ”ｔアドバンスレジス
タ、１０４−１はレングスレジスタ、１０５−ｉは開始
レジスタ、１１〇−１と１１１−１はカウントダウン、
１１２−１゜１１３−１は１検出、１２０−１と１２１
−１はセレクタ、１３０−１〜１３６−１はＡＮＤ回路
である。

第７図は、第６図の動作を説明するだめのタイムチャー
トであシ、第２図に於て、ベクトル長であるｍを５とし
た場合の処理の流れを示している。

以下では、第７図をもとに第６図の動作全中心に記す。

まず最初に、分配回路１０−１の動作を説明する。分配
回路１０−１は、読出しデータＡ　（１）〜Ａ（７）の
うち、Ａ（１）〜Ａ（５）をベクトルレジスタＲ１に分
配する。

ベクトル命令制御部８から開始信号、先頭要素番号、ベ
クトル長が各々信号線Ｌ８−３．Ｌ８−８、Ｌ８−７を
介して分配回路１０−１に転送され、先頭要素番号の１
がセレクタ１２０−ｉを介して先頭要素レジスタ１００
−１にセットされ、また、ベクトル長の５がセレクタ１
２１−１を介してレングスレジスタ１０４−１にセット
され、同時に信号＃ｉｌＬ　８−３からの開始信号は開
始レジスタ１０５−１’！ｉ＝介して信号線ＬＩＯ−１
に出力される。

さらに、信号線Ｌ８−３からの開始信号は、ＡＮＤ回路
１３０−１でクロックとＡＮＤがとられビジィレジスタ
１０１−１ｉ１にセットする。

信号線Ｌ　８−３　カら開始信号が転送されるのと同期
して、信号線Ｌ８−１を介してメモリリクエスタ９へ開
始信号が転送される。メモリリクエスタ９はアドレス生
成後、記憶制御ユニット２ヘメモリリクエストを発行す
る。メモリリクエスト発行後、５サイクル（５という値
は特に意味ンま無い）でアドバンスが信号線ｉ、ｉ−ｉ
を介して記憶制御ユニット２から分配回路１０−１へ転
送式れ、このアドバンスに対応する読出しデータは１サ
イクル遅れて信号線Ｌ１−２を介してレジスタ１ｏ−６
へ転送される。また、Ｌ１〜３を介してレジスタ１０−
５へ転送される終了信号は最後のアドノ（ンスと同時に
転送されるものとする。

最ａのアドバンスが転送されると、先頭要素レジスタ１
００−１の値が１であるため１検出１１２−１から１が
出力され、さらに、ビジィレジスタ１０１−１の出力も
１であるためＡＮＤ回路１３１−１からクロックと同期
して１が出力され、薔込みイネーブルレジスタ１０２−
ｉが次サイクルで１にセットされる。このレジスタ１０
２−ｉの値が１にセットされている間は、アドバンスレ
ジスタ１０３−ｉの値が１であれば、ＡＮＤ回路１１３
３−１の出力が１となり、信号線ＬＩＯ−５を介して書
込み信号が転送される。

また、レジスタ１０２−１の値が１にセットされている
間、アドバンスレジスタ１０３−１の唾が１であれば、
レングスレジスタ１０４−１の値はカウントダウン１１
１−１で１ずつ減算される。

なお、減算のためのイネーブル信号はＡＮＤ回路１３４
−１から出力される。そして、レングスレジスタ１０４
−１の値が１に到達したときＡＮＤ回路１３５−１から
１が出力されてビジィレジスタ１ｏｉ−ｉ、書込みイネ
ーブルレジスタ１０２−１がＯにリセットされ処理が終
了する。

なお、リセット条件が成立するとき、同時に、Ａ　Ｎ　
Ｄ回路１３６−１７＋−ら１が出力され、信号線ＬＩＯ
−９を介して終了信号が転送される。

このようにして、第７図に示す如く、ベクトルデータＡ
　（１）〜Ａ　（５）の５要素をベクトルレジスタＲ１
へ書込むことができる。

次に、分配回路１０−４’の動作ケ説明する。

分配回路１０−４は、読出しデータＡ（１）・−Ａ（７
）のうち、Ａ（３）〜Ａ（７）をベクトルレジスタ（Ｒ
１＋３）に分配する。分配回路１０−４の構成も、第６
図の分配回路１０−１の構成と同様であるが、第６図の
各コンポーネントの識別番号は、ハイフン以下の数を全
て４にすることとする。即ち、先頭要素レジスタは１０
０−４として参照される。

前述の分配回路１０−１での説明と異なる点は、先頭要
素番号が１から３へ変ったことである。

最初のアドバンス）５送出される時点で、先頭要素レジ
スタ１００−４の値は３であシ、１検出１１２−４の出
力は１とならないため一箸込みイネーブルレジスタ１０
２−４は１にセットされない。

このとき、レジスタ１００−４の１直はカウントダウン
１１０−４でマイナス１され、セレクタ１２０−４を介
して２の値が次サイクルの先頭でセットされる。２番目
のアドバンスが送出されると、レジスタ１００−４の１
直はさらにマイナス１さ、′して１が再セットさｒしる
。なお、減算のためのイ４−プル信号は、ＡＮＤ回路１
３２−４から出力される。仄に、３番目のアドバンスが
送出されると、今度は１検出１１２−４の出力が１とな
り、次サイクルに書込みイネーブルレジスタ１０２−４
が１にセットされ、以後は、前述した分配回路１〇−１
の動作と同様に制御され、ベクトルデータＡ（３）〜Ａ
（７）がベクトルレジスタ（Ｒ１＋３）に書込ま才りる
。

本来鬼例では、各分配回路は１ｉｆｕｌのメモリリクエ
スタからの絖出しデータをベクトルレジスタヘ格納する
ための分配制御をするよう構成されているが、各分配回
路は、複数個のメモリリクエスタからの胱出しデータを
選択して、ベクトルレジスタへ格納するように構成する
ことも容易に笑現できる。例えば、分配回路１０−１と
１０−２が、あるリクエスタから読出されたベクトルデ
ータＡ（１）〜Ａ（ｍ＋ｘ）のうち、各々ベクトルデー
タＡ（ＩＪ　〜４１ｎ）、Ａ（２）　〜Ａ　（ｍ十ｉ　
）　ｔ、−また、別のりクエスタから読出された異なる
ベクトルデータＢ（１）　〜Ｂ　（ｍ＋２　）のうち、
分配回路１０−３と１Ｏ−４が、各々ベクトルデータＢ
（１）〜Ｂぐ呻。

Ｂ（３）〜Ｂ（ｍ＋２）を各々のベクトルレジスタに格
納させるように構成できる。

〔発明の効果〕

以上のように重複使用するベクトル要素のフェッチを一
回のメモリアクセスでできることにナシ、ベクトル処理
のスピードアップ効果が太きい。

【図面の簡単な説明】

第１図は、従来技術の説明図、第２図〜第７図は本発明
の詳細な説明図である。 Ｙ　Ｉ　図 Ｙ２　図

Claims (1)

1. 【特許請求の範囲】 主記憶に格納された複数要素から成るベクトルデータを
   、順次ベクトルレジスタに読出して演算するベクトル処
   理装置でおって、 該主記憶に格納された該ベクトルデータを、先頭要素番
   号を少しずつ可変にして複数個のベクトルレジスタに読
   出す際、 該ベクトルデータを複数個の該ベクトルデータに同時に
   読出すことを指定するロード命令を設け、該主記憶から
   読出す該ベクトルデータの個数を生成するメモリアクセ
   ス長生成手段、該主記憶から院出す一連の該ベクトルデ
   ータのうち、どの範囲を所定の該ベクトルレジスタへ分
   配して書込むかを制御する分配範囲情報に基づき所定ノ
   該ベクトルレジスタへ分配する分配手段とにより、 該主記憶からの該ベクトルデータの同一要素データの読
   出しを重複して行なうことなく、１回の読出しで済ませ
   ること を特徴とするベクトル処理装置。