JPH0512750B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はベクトル演算を高速に実行可能なベク
トルプロセツサに関し、特に、ベクトルレジスタ
に格納可能なベクトル要素数以上の要素を有する
ベクトル演算を効率よく処理するベクトルプロセ
ツサに関する。

〔従来技術〕

第１図は、ベクトルレジスタを有するベクトル
プロセツサにおけるベクトル演算の様子を示した
ものである。図中、１は主記憶装置、７はベクト
ルレジスタ部、８は演算部である。

ロード命令が実行されると、主記憶装置１から
ベクトルＸとＹを読出して、各々、ベクトルレジ
スタVR０とVR１に一旦格納する。そして、ベ
クトル演算命令が実行されると、VR０とVR１
を読出して演算器８に入力し、指定された演算を
施して結果を、VR２にストアする。さらにスト
ア命令が実行されると、ベクトルレジスタVR２
の内容が主記憶装置１にオベランドＺとに格納す
る処理を行う。ここで、処理したいベクトルの要
素数（ベクトル長と呼ぶ）をｋ、ベクトルレジス
タの１つに格納可能なベクトル要素数（以下これ
をベクトルレジスタ長と呼ぶ）をｌとする。

ベクトル長ｋはプログラムにより大巾に異なる
が、一般的には、10〜10000以上に及ぶこともあ
る。これに対して、ベクトルレジスタ長ｌは実現
するプロセツサのハードウエア上の制約によつて
上限が決められ、現状では64〜256の範囲となつ
ている。

このため、ｋ≦ｌであれば、１回のベクトル演
算で必要な処理を終了させることができるが、ｋ
＞ｌの場合には、何らかの対策が必要である。こ
の対策方法として、次の２方式が考えられてい
る。

その第１方式は、ソフトウエアにより処理を分
割して、各処理単位を独立にハードウエアで処理
させる。

もう１つの方式は、ハードウエアにより処理す
るものであり、ベクトルデータをｌ要素ずつに分
けて処理する。このｌ要素を以下ではセグメント
と呼ぶ。即ち一つのセグメントをベクトル命令列
で処理後、再度ベクトル命令列を読出し次のセグ
メントを処理する方式である。

後者の方式は、ハードウエア制御のためオーバ
ヘツドを削減でき高速処理が可能となる利点があ
る。

後者の処理方式では、あるセグメントに対する
ベクトル命令列の処理（以下、これをループ処理
と呼び、ループｉは第ｉ番目のセグメントに対す
るループ処理を意味するものとする）後に、次ル
ープ処理に用いるセグメントに関するアドレスを
求める処理の高速化が重要な課題となつている。

このアドレス更新処理方法が“PROCESSING
VECTORS AS Ａ PLURALITY OF
SEGMENTS”（IBM Technical Disclosure
Bulletin，Vol.13 No.12 May 1971）に紹介され
ている。

第２図ａはその概略構成図、第２図ｂは概略処
理フローを示している。

主記憶装置１をアクセス（読出しおよび書込
み）する場合、ベクトルデータの先頭アドレス
（第１要素のアドレスであり、これをベースアド
レスと呼ぶ）と隣接要素の間隔（以下、インクリ
メント値と呼ぶ）に基づき、順次各要素のストア
アドレスを発生し、これに基づき主記憶装置をア
クセスして行く。

なお、ベクトルデータが主記憶装置１上で、隣
接する要素に空きなく、即ち全要素が連続して配
置される場合を、以下ではアドレス連続と呼び、
これ以外をアドレス非連続と呼ぶことにする。イ
ンクリメント値をバイト単位で指定するとすれ
ば、ベクトルデータ巾が８バイトのときインクリ
メント値８でアドレス連続となり、ベクトルデー
タ巾が４バイトのときインクリメント値４でアド
レス連続となる。また、ここではベクトルレジス
タ長を256とする。

最初、ベースアドレスをベースレジスタ１０５
に、インクリメント値をインクリメントレジスタ
１０１にセツトし、カウントアツプレジスタ１０
２をゼロにリセツトする。

セグメントベースレジスタ１０９には、以下に
示すように各ループ処理の対象となるセグメント
の先頭要素のアドレスがセツトされる。このアド
レスを以下ではセグメントベースアドレスと呼
ぶ。また、ベクトルデータの先頭要素のアドレス
からあるセグメントベースアドレスまでのアドレ
ス差を以下では簡単のためにセグメントアドレス
変位と呼ぶ。

また、カウントアツプレジスタ１０２は、各ル
ープ処理の対象となるセグメントの先頭要素番号
を保持する。

従つて、セグメントベースアドレスはインクリ
メントレジスタ１０１の値とカウントアツプレジ
スタ１０２の値との積にベースレジスタ１０５の
値を加えることにより求められることになるが、
この積の算出方法は次の２ケースがある。

第１のケースは、アドレス連続ケースであり、
カウントアツプレジスタ１０２の値をレフトシフ
トレジスタ１０４に入力し、８バイトデータであ
れば３ビツト左シフト、４バイトデータであれば
２ビツト左シフトさせて、出力結果をセレクタ１
０６を介してアドレスレジスタ１０７にセツトす
る。

第２のケースは、アドレス非連続ケースであ
り、この場合は、インクリメントレジスタ１０１
の値とカウントアツプレジスタ１０２の値の積を
乗算器１０３で算出し、アドレスレジスタ１０７
にセツトする。いずれの場合も、アドレスレジス
タ１０７とベースレジスタ１０５の内容を加算器
１０８で加算することによりセグメントベースア
ドレスが求まる。なお、インクリメントデコーダ
１００は、アドレスの連続／非連続を検出し、そ
の結果にもとづきセレクタ１０６を制御する。

カウントアツプレジスタ１０２はその後次ルー
プ処理のためにベクトルレジスタ長だけ増大され
る必要がある。このレジスタ１０２の更新は第２
図ｂに示すように、ロード命令から初まりストア
命令で終わる命令列の最後で行われ、さらに、ア
ドレス非連続的には乗算器１０３での乗算にかな
りの時間を要するため、ループ２でのロード命令
の開始時点ｃが遅れてしまう問題点がある。

また、処理内容によつては、第２図ｂに於て、
ループ２のロード命令の開始時点ｃが、ループ１
のストア命令の開始時点ｂより先んじて処理した
い場合、即ち、ループ処理間で命令開始時点をオ
ーバラツプさせたい場合があるが、従来技術で
は、前述のように、先行するループ処理の結果を
用いてループの処理に必要なアドレスを生成する
ので、オーバラツプ処理が不可能である。

〔発明の目的〕

従つて、本発明は上述した従来技術の問題点を
なくすため、次ループ処理のためのアドレス生成
に要する時間の短縮、ハードウエア量の削減を行
うことにより、また、アドレスレジスタを多面化
し、ループ処理間でのオーバラツプ処理を可能と
することにより、ベクトル演算の高速化を可能と
するベクトルプロセツサを提供することを目的と
する。

〔発明の概要〕

第３図は、本発明の概念的構成図を示し、１１
１は加算器、１１２と１１３はアドレスレジス
タ、３は命令制御部、１１４はセレクタ、１１０
はレフトシフトレジスタであり、その他は第２図
ａと同様である。但し、インクリメントレジスタ
１０１、アドレスレジスタ１１２，１１３、ベー
スレジスタ１０５はそれぞれ複数個のレジスタか
らなる。

最初、ベースアドレスをベースレジスタ１０５
の例えば１番のレジスタに、インクリメント値を
インクリメントレジスタ１００に例えば１番のレ
ジスタをセツトし、アドレスレジスタ１１２の例
えば１番のレジスタをゼロにリセツトする。第２
図ｂの処理フローを参照してアドレス生成手順を
以下に記す。

ループ１のロード命令が開始されるとき、アド
レスレジスタ１１２の１番レジスタの値を、セレ
クタ１１４を介して加算器１０８に入力し、ベー
スレジスタ１０５の１番レジスタの値と加算して
セグメントベースレジスタ１０９にセツトし、こ
のセグメントベースレジスタ１０９の値をベクト
ルデータを主記憶からフエツチするメモリリクエ
スタ（図示せず）に転送する。

この処理と並行して、インクリメントレジスタ
１０１の１番レジスタの値をレフトシフトレジス
タ１１０で８ビツト左シフトすることによりイン
クリメント値を256倍し、このシフト結果を加算
器１１１に入力し、そして、セレクタ１１４を介
して加算器１１１に入力するアドレスレジスタ１
１２の１番レジスタの値との加算をして結果をア
ドレスレジスタ１１３の１番レジスタにセツトす
る。こうしてループ２のロード命令で使用するセ
グメントアドレス変位が前もつてアドレスレジス
タ１１３の１番レジスタに準備しておく。

次に、ループ１のストア命令を開始するとき
も、先程のループ１のロード命令と同様の処理を
レジスタ１０１，１１２，１１３，１０５の１番
のレジスタを用いて行う。このように命令毎にこ
れらのレジスタ番号を指定する必要がある。

しかし、上記ループ１のロード命令とストア命
令で、インクリメント値が同一であれば、これら
の命令実行時にはインクリメントレジスタ１０１
とアドレスレジスタ１１２，１１３の同一番号の
レジスタを指定すべきである。たとえばインクリ
メント値をインクリメントレジスタ１０１にセツ
トするときのセツト時間が削減可能となり、さら
に二つの命令に対して一つのインクリメントレジ
スタでよく、レジスタが有効に利用できる。この
ように、異なつた命令で同一番号のレジスタを指
定しても、ループ１のロード命令でアドレスレジ
スタ１１３の１番レジスタにセツトした値と同一
の値がループ１のストア命令で再度このレジスタ
にセツトされるが、特に不都合はない。

ループ１の最後のストア命令が開始され、ルー
プ２で使用するためのセグメントアドレス変位が
アドレスレジスタ１１３の２番レジスタにセツト
されると、直ちにループ２のロード命令を開始で
きる。すなわち、ロード命令の実行に必要なセグ
メントアドレス変位がすでにアドレスレジスタ１
１３の１番レジスタにセツトされており、この変
位をセレクタ１１４を介してベースレジスタ１０
５の１番レジスタの値と加算することによりロー
ド命令に対するセグメントベースアドレスが求ま
るからである。こうして、ループ処理が切りかわ
るときのアドレス生成オーバヘツドを短縮でき
る。

ループ２のロード命令が開始されると、上述の
ごとくにロード命令に対するセグメントベースア
ドレスを求め、セグメントベースレジスタ１０９
にセツトした後リクエスタに転送する。これと並
行して、アドレスレジスタ１１３の１番レジスタ
の値に、ループ１での処理と同様にインクメント
レジスタ１０１の１番レジスタの値の256倍を加
算して、その加算結果をアドレスレジスタ１１２
の１番レジスタにセツトし、ループ３で用いる値
を準備しておく。

以下同様に、必要なループ回数だけ繰返すこと
になるが、そのたび毎にアドレスレジスタ１１２
と１１３を交互に使用するように制御する必要が
あるが、このための情報は命令制御部３から転送
される。

第４図ａとｂは、ループ処理間で命令開始時点
がオーバラツプする場合の処理フロオを示してい
る。

第４図ａは、ループｉ＋２のロード命令の開始
時点ｅが、ループｉ＋１のストア命令の開始時点
ｄより時間的に前であり、かつ、ループｉのスト
ア命令の開始時点ｂがループｉ＋２のロード命令
の開始時点ｅより時間的に前であることを示して
いる。即ち、命令開始時点のオーバラツプは、あ
る時点をとれば隣接した２つのループ処理間のみ
である。第４図ｂでは、ループｉ＋３のロード命
令の開始時点ｇがループｉ＋１のストア命令の開
始時点ｄより先であり、かつ、ループｉのストア
命令の開始時点ｂは、ループｉ＋３のロード命令
の開始時点ｇより先であり、連続する３つのルー
プ処理間でオーバラツプしていることを示してい
る。

このように、ループ処理間での命令開始時点の
オーバラツプ処理を行うためには、第３図に示し
たアドレスレジスタ１１２と１１３の代りに更に
多くのレジスタを用いる必要がある。即ち、第４
図ａでは３面、ｂでは４面を必要となる。

一般的には、連続するｎ個のループ処理間でオ
ーバラツプを行うには、ｎ＋１面のアドレスレジ
スタが必要となる。このように、オーバラツプの
度合を深めればそれだけ演算器等のリソースを空
きなく使用でき処理性能の向上が期待できる。

〔発明の実施例〕

第５図は本発明の実施例を示す概略構成図であ
り、１はベクトルデータを格納する主記憶装置、
２は主記憶装置１からのベクトルデータの読出し
および書込みを中継する記憶制御装置、３は命令
の解読および各リソース（例えば、演算器、メモ
リリクエスタ等）への起動制御を行なう命令制御
部、６はアドレスレジスタ群２００と、２個の読
出し専用リクエスタ２１０，２２０（各々リクエ
スタ０，１と呼ぶ）と、１個の書込み専用リクエ
スタ２３０（リクエスタ２と呼ぶ）から構成され
るアクセス制御部、７は８個のベクトルレジスタ
VR０〜７（ベクトルレジスタ長は256）で構成
されるベクトルレジスタ部、８は乗算器２４０と
加算器２５０で構成される演算部である。

第６図はアクセス制御部６の構成図であり、２
１１，２２１，２３１はそれぞれリクエスタ０，
１，２に設けられた制御回路、２１２，２２２，
２３２はそれぞれリクエスタ０，１，２に設けら
れたアドレス生成回路、３００〜３０４はレジス
タ、３０５はOR回路、３０６〜３０８はAND回
路、３０９はベクトルベースレジスタ群VBR、
３１０〜３１２は各々ベクトルアドレスレジスタ
VAR，VARD，VARDD、３１３はベクトルイ
ンクリメントレジスタVIR、３１４はレフトシフ
タ回路、３１５は加算器、３１６〜３１８はゲー
ト、３１９〜３２３はセレクタである。VBR３
０９、VAR３１０、VARD３１１、VARDD３
１２、VIR３１３は各々、８個のレジスタで構成
されるものとし、例えば、VBR３０９の２番目
のレジスタを以下では簡単化のためにVBR２と
記述する。

なお、ベクトルＸ(i)のアドレスは次のように生
成されるものとする。

Ｘ(1) VBRj＋VARk Ｘ(2) VBRj＋VARk＋VIRk Ｘ(3) VBRj＋VARk＋VIRk＊２ Ｘ(i) VBRj＋VARk＋VIRk＊（ｉ−１） 但し、VBR，VARの番号ｊ，ｋは命令で指定
され、VIRの番号はVARの番号ｋに等しいと仮
定する。

上記アドレス生成は、アドレス生成回路２１
２，２２２，２３２で行われる。

第３図のアドレスレジスタ１１２と１１３に対
するものが、第６図のVAR３１０、VARD３１
１であり、さらに、２個のループ処理間でのオー
バラツプを可能とするためにVARDD３１２を追
加している。

第７図は、命令制御部３の構成図であり、４０
０，４０４，４０５はゲート、４０１は命令レジ
スタ、４０２は命令解読回路、４０３はループレ
ジスタ、４０６は解読抑止検出回路、４０７は命
令キユーレジスタ、４０８はループキユーレジス
タ、４０９は命令起動判定回路、４１０はリソー
ス管理回路、４１１はデコーダである。

命令を読出し、ゲート４００、命令レジスタ４
０１を介して、命令解読回路４０２に入力し、こ
こで命令の解読を行い、命令の識別情報（OPコ
ード）、VBR，VAR、ベクトルレジスタのそれ
ぞれの番号等の情報を出力して、ゲート４０４を
介して命令起動判定回路４０９と命令キユーレジ
スタ４０７に送出する。命令起動判定回路４０９
は、命令解読回路４０２からゲート４０４を介し
て与えられる命令解読情報と命令キユーレジスタ
４０７に記憶されている命令解読情報が入力さ
れ、これらの解読情報を有する命令の中に、起動
可能な命令があるか否かを、リソース管理回路４
１０から転送されるリソースの使用状態に基づき
判断し、起動可能な命令があればこれらの中から
１つを選択する。命令解読回路４０２から直接入
力した命令に対する起動が不可であれば、その命
令に対する解読情報が命令キユーレジスタ４０７
の空きエリアにキユーイングされる。空きエリア
の管理は命令判定回路４０９が公知の技術にした
がい行う。ただし、命令キユーレジスタ４０７内
のある命令および命令解読回路４０２で解読され
た命令のいずれも起動可能なときには、命令キユ
ーレジスタ４０７内の命令が優先して起動され
る。また、命令キユーレジスタ４０７内に起動可
能な命令が複数個あるときには、最も早く解読さ
れたものから順次起動する。

なお、リソース管理回路４１０はメモリリクエ
スタ０〜２からそれぞれが他の命令のために使用
中か否かが線ｌ１８〜ｌ２０を介して入力され、
さらに、演算部８から、乗算器２４０、加算器２
５０等が使用中か否かを示す信号が線ｌ４０を介
して入力され、さらにベクトルレジスタ部７か
ら、各ベクトルレジスタが使用中か否かを示す信
号がｌ４１を介して入力される。リソース管理回
路はこれらの入力情報を保持している。命令起動
判定回路４０９による起動可否判断は、たとえば
特願昭56−210392「データ処理装置」に記載され
ている方法を用いることができる。

以上のごとくにして起動が可能な命令を先に起
動し、不可であればキユーイングして可能になる
まで待つようにする。このような方法は既にベク
トルプロセツサで実現されているが、本発明の実
施例では、新たにループ情報を追加し、次のよう
に制御する。即ち、ループレジスタ４０３は、２
ビツトで構成され、ベクトル命令列の処理を開始
する前にゼロにリセツトし、命令解読回路４０２
は命令列の最後に置かれているEND命令を解読
する毎にそのときの値を＋１する。ただし、その
ときの値が３のときには０にする。この３は実施
例で許されているオーバラツプ可能なループ数に
等しい。すなわち、アドレスレジスタ群VAR，
VARD，VARDDの群数３に等しい。つまり３
を法としてカウントしている。このループレジス
タ４０３のループ情報は、ゲート４０５を介し
て、命令解読回路４０２から出力される情報と同
期して、命令起動判定回路４０９、あるいは、ル
ープキユーレジスタ４０８に転送される。

命令起動判定回路４０９により起動可能と判定
された命令が、ロードあるいはストア命令である
場合、この命令の２ビツトのループ情報がデコー
ダ４１１でデコードされ、このループ情報が０，
１，２のときにそれぞれ、線１２，１３，１４が
オンされる。

また命令起動判定回路４０９は、起動可能とし
て選択された命令の命令コード（OPコード）を
線４２を介して演算部８に送出する。また、選択
された命令がロード命令又はストア命令の場合に
は、利用可能な、リクエスタ０，１又は２の一つ
をこの命令に割りあてる。この割りあて結果がリ
クエスタ０，１又は２のときに、それぞれ線ｌ１
５，ｌ１６又はｌ１７に起動信号を出力する。ま
た、命令起動判定回路４０９は、選択された命令
の解読情報の内、ベースレジスタ番号とアドレス
レジスタ番号をそれぞれ線ｌ１０，ｌ１１に送出
する。

なお、命令のフエツチのためには、特願昭55−
98740号「ベクトルプロセツサ」にあるごとく、
ループ処理のために命令列を所望のベクトル長の
データが処理し終るまで繰り返しフエツチする回
路（図示せず）により行うのはいうまでもない。
この回路は勿論、命令フエツチの繰り返しが必要
か否かをベクトル長とベクトルレジスタ長と、そ
れまでの処理ずみの要素数に基づいて判定する回
路（図示せず）を有するのはいうまでもない。

第６図のアクセス制御部６の構成図では、
VAR，VARD，VARDDの３面のアドレスレジ
スタを保持しているため、オーバラツプは連続す
る２個のループまでであり、これ以外のオーバラ
ツプを抑止する必要があるが、次のように制御さ
れる。

解読抑止検出回路４０６は、ループレジスタ４
０３とループキユーレジスタ４０８のループ情報
を入力し、次のようなケースでは抑止信号を送出
し、ゲート４００，４０４，４０５を閉じて、新
たな命令解読を抑止する。

ケース１：ループレジスタ４０３の値が00で、
ループキユーレジスタ４０８の中に01が存
在する間。

ケース２：ループレジスタ４０３の値が01で、
ループキユーレジスタ４０８の中に10が存
在する間。

ケース３：ループレジスタ４０３の値が10で、
ループキユーレジスタ４０８の中に00が存
在する間。

また、抑止信号は、命令キユーレジスタ４０７
が詰つた場合も送出される。この場合の検出は命
令起動判定回路４０９により行われる。このよう
にループ情報を付加することにより、ループ処理
のオーバラツプを制御できる。

本実施例を用いたベクトル処理例を第８図ａに
示す。本処理例は第８図ｂにあるごとく、ベクト
ルＢ(i)とＣ(i)の積にＤ(i)を加算し、その結果をベ
クトルＡ(i)とする演算に対するものであるが、実
際には例えば第８図ｃに示すような命令列に展開
して処理することになる。以下では、第８図の処
理例に基づき、処理手順の詳細を記す。

命令１はベクトルＢを主記憶装置１から読出し
ベクトルレジスタVR０に格納する命令である。
すなわち、この命令はVAR１とVBR１の内容を
加算して得られるセグメントベースアドレスに基
づきベクトルデータを主記憶装置１からフエツチ
し、ベクトルレジスタVR０に格納する処理を必
要とする。

ベクトルＢのアドレス情報は、前もつてVBR
１，VAR１，VIR１に格納されているものとす
る。VIRはVARと同一レジスタ番号が指定され
るものとする。

命令制御部１は命令１を解読すると信号線ｌ１
５を用いてリクエスタ０又は１の一方（今仮りに
これをリクエスタ０とする）の制御回路２１１に
起動信号を送出し、同時に、信号線ｌ１０を介し
てVBR番号１をセレクタ３１９に、信号線ｌ１
１を介してVAR番号１，VIR番号１をセレクタ
３２０〜３２３に送出する。セレクタ３１９で
は、VBR１を選択し、セレクタ３２３ではVIR
１を選択してアドレス生成回路２１２に送出す
る。セレクタ３２０〜３２２では各々VAR１，
VARD１，VARDD１を選択するが、ループ１
の処理のため命令制御部３は線ｌ１２〜ｌ１４の
内、線ｌ１２のみをオンとするのでVAR１をゲ
ート３１８を介してアドレス生成回路２１２に送
出される。そして、アドレス生成回路２１２では
これらのアドレス情報をもとにベクトルＡの各要
素のアドレスを順次256要素分順次クロツクに同
期して生成して、制御回路２１１から出力するリ
クエスト信号とともに記憶制御装置２へ送出す
る。

このため、制御回路２１１は、線ｌ１５上の起
動信号に応答して、セレクタ２５７を制御して、
VBR１の出力をレジスタ２５０にセツトし、セ
レクタ２５８を制御して、VAR１の出力をレジ
スタ２５１にセツトし、VIR１の出力をレジスタ
２５２１にセツトする。さらにセレクタ２５９を
制御して、まず初めに０をキヤリセーブアダー２
５４に入力する。この加算器と並列加算器２５５
とによりベクトルＢの最初の要素Ｂ(1)のアドレス
が求められ、レジスタ２５６にセツトされる。そ
の後、制御回路２１１はキヤリセーブアダー２５
４のキヤリー出力Ｃと和出力Ｓとを、それぞれセ
レクタ２５７，１２５８を介してレジスタ２５
０，２５１にそれぞれセツトする。さらに、セレ
クタ２５９を制御して、レジスタ２５２内のイン
クリメント値を加算器２５４に入力する。この結
果、並列加算器２５５より次の要素Ｂ(2)のアドレ
スが求められ、レジスタ２５６にセツトされる。
以下、同様にして、要素Ｂ(3)，……Ｂ（256）のア
ドレスがクロツクに同期して順次求められる。制
御回路２１１は、レジスタ２５６に、一つのアド
レスがセツトされるのに同期して、メモリリクエ
ストを線２６０に出力する。

VAR１とVIR１をアドレス生成回路２１２へ
転送すると同時に、VAR１を加算器３１５に、
VIR１をレフトシフタ３１４で８ビツト左シフト
（即ちVIR１＊256）して加算器３１５にそれぞれ
入力して加算する。

この加算結果は、ループ２での処理に用いる２
番目のセグメントについてのセグメントアドレス
変位を表わす。そして、加算結果をVARD１に
セツトする。このときのVARDへのセツト信号
は次のようにして作成する。

信号線ｌ１５を介して送出する起動信号をOR
回路３０５を介してレジスタ３０４にセツトし、
同時に信号線ｌ１２に送出するON信号をレジス
タ３０３にセツトする。そして、これら信号が
AND回路３０８に入力され、出力信号がVARD
へのセツト信号として信号線ｌ２１を介して送出
される。また、VARDのレジスタ番号は、信号
線ｌ１１から送出されるVAR番号がレジスタ３
００、信号線ｌ２４を介して送出される。このよ
うにして、ループ２の処理に使用するセグメント
アドレス変位を前もつてVARD１にセツトして
おく。

命令１の起動後１サイクルして命令１に於ける
VARD１へのこのセツトが終了すると、次の命
令２の起動を行う。

命令２はベクトルＣを読出してベクトルレジス
タVR１に格納する命令である。

命令制御部１は信号線ｌ１６を用いてリクエス
タ１の制御回路２２１に起動信号を送出し、同時
に、命令１での処理と同様に信号線ｌ１０を介し
てVBR番号“２”を、ｌ１１を介してVAR，
VIR番号“１”を、ｌ１２を介してON信号を送
出する。そして、VBR２，VAR２，VIR２をア
ドレス生成回路２２２に送出すると同時に、
VAR２＋VIR２＊256を算出してVARD２にセ
ツトする。

命令１と２の起動により、ベクトルＢとＣの読
出しが要素の若い順番に順次行われ、各々ベクト
ルレジスタVR０とVR１に格納されるが、デー
タが到着次第、順次命令３で指定される乗算が乗
算器２４０で行われ、結果がベクトルレジスタ
VR２に書込まれる。

命令４はベクトルＤを主記憶装置１から読出し
てベクトルレジスタVR３に格納する命令である
が、読出し専用のリクエスタ０と１が使用中であ
るため、空くまで待つ必要がある。なお、待ち時
間の間に命令制御部３は、引続く命令５の解読を
行う。命令５は命令４での演算結果が格納される
ベクトルレジスタVR３を利用するため、この命
令５は命令４より先に起動できない。さらに命令
６は、命令５の演算結果を主記憶装置に格納する
命令であるためこれも起動できない。したがつて
命令４〜６の解読情報が命令キユーレジスタ４０
７（第７図）にキユーイングされる。その後命令
列の最後に置かれるEND命令（命令７）が解読
され、次ループ処理の要／不要の判定が行われ
る。今、ベクトルレジスタ長が256、ベクトル長
が500であるから、ループ２の処理が必要となる。
そして、更に、ループ２の処理のために命令１，
２……をも解読してキユーイングされる。

リクエスタ０が命令１の処理を終了すると、制
御回路２１１は信号線ｌ１８を介して終了信号を
命令制御部３に送出する。命令制御部３はこの終
了信号を受取ると、命令４の起動が可能になつた
と判断できるのでこの起動をリクエスタ０に対し
て行う。

起動方法は命令１の場合と同様であり、VBR
３，VAR１，VIR１をアドレス生成回路２１２
に送出し、VAR１＋VIR１＊256を算出して
VARD１にセツトする。

命令４の実行によりベクトルＤが読出されてベ
クトルレジスタVR３に格納されると、VR２と
VR３の加算の命令５が実行されるが、その間
に、命令制御部３は、制御回路２２１から信号線
ｌ１９を介して終了信号を受取ると、ループ２の
命令１の起動をリクエスタ１に対して行う。
VBR１，VARD１，VIR１をアドレス生成回路
２２２に転送し、同時に、VARD１＋VIR１＊
256を算出してVARDD１にセツトする。この場
合、信号線ｌ１３がONとなり、従つて信号線ｌ
２２を介してVARDDにセツト信号が送出され
る。

次に、VR２とVR３の最初の要素が加算器２
５０で加算され、結果がVR４に書込まれると命
令６が開始される。

命令６の起動は信号線ｌ２０を介してリクエス
タ２に送出される。VBR４，VAR１，VIR１を
アドレス生成回路２３２に転送し、VAR１＋
VIR１＊256を算出してVARD１にセツトする。
ここで、ループ２の命令１の起動が、ループ１の
命令６の起動より時間的に前であり、かつ、
VARを共用しているが、アドレス生成は正しく
行われる。即ち、ループ２の命令１の起動時では
VARD１を使用し、ループ３（本処理例ではル
ープ２で終るが、ループ３があると仮定）で使用
される値をVARDD１にセツトするが、VAR１
の値は不変であり、時間的に後に起動されるルー
プ１の命令６がVAR１を使用しても矛盾しない。

以下同様に処理されるが、ループ２の命令２は
リクエスタ０の終了を待つて起動され、ループ２
の命令４はリクエスタ１の終了を待つて起動され
る。また、ループ３の処理が引続く場合では、ル
ープ３の命令１の起動時のアドレス選択およびセ
ツトは次のように行われる。VBR１，VARDD
１，VIR１が選択されてアドレス生成回路２１２
に転送され、VARDD１＋VIR１＊256が算出さ
れてVAR１にセツトされる。このとき、信号線
ｌ１４がONとなり、信号線ｌ２３を介してセツ
ト信号がVARに送出される。

第９図は、第８図に示したのと同様のベクトル
処理を行つた場合の処理フロオを示すが、第６図
のアクセス制御部６の構成に於て、VARDDがな
いと仮定した場合の処理フロオである。第８図と
比較すると、第９図では明らかにリクエスタ０と
１の使用効率が悪く、処理性能が劣化しており、
ループ処理間でのオーバラツプの効果がはつきり
表われている。

以上述べたごとく、本発明によれば、現在のル
ープ処理より後のループ処理に必要なアドレス情
報が現在のループ処理の実行中に作成されている
ので、現在のループ処理の終了後、ただちに次の
ループ処理を開始できるだけでなく、現在のルー
プ処理中に起動不可能な命令があり、かつ、次の
ループ処理中に起動可能な命令がある場合、次の
ループ処理を、現在のループ処理の終了をまたな
いで開始できる。

【図面の簡単な説明】

第１図、第２図は従来技術の説明図、第３図か
ら第９図は本発明の実施例の説明図である。

Claims (1)

1. 【特許請求の範囲】 １ ベクトルの書き込みあるいはベクトルの読み
   出しのためにメモリアクセスするベクトル命令を
   含むベクトル命令列を繰り返し実行し、該ベクト
   ル命令列の実行ごとに、そこに含まれるベクトル
   命令が指定するベクトルの一つのセグメントをア
   クセスさせるベクトル命令処理装置において、 該ベクトル命令列の各ベクトル命令がある繰り
   返し時に使用する第１のアドレス情報と、それぞ
   れのベクトル命令が後の繰り返し時に使用する第
   ２のアドレス情報を繰り返し回数に対応して記憶
   する手段と、各ベクトル命令のくり返し時に、そ
   の命令の繰り返し回数に対応したアドレス情報を
   選択する手段と を設けたベクトル処理装置。 ２ 各ベクトル命令が実行されるごとに、そのベ
   クトル命令について保持された該第１のアドレス
   情報から、該第２のアドレス情報を生成して該記
   憶手段に書き込む手段を有する第１項のベクトル
   処理装置。 ３ 該記憶手段は、複数群のアドレスレジスタで
   あつて、第群はそれぞれ、あるベクトルを、あ
   らかじめ定めた要素数からなるセグメントに分け
   たときの、その番目のセグメントの先頭要素の
   アドレスに対応するセグメントベースアドレスと
   そのベクトルの先頭要素のアドレスに対応するベ
   ースアドレスとの差である番目のセグメントア
   ドレス偏位を記憶するためのアドレスレジスタか
   らなり、該選択手段は、ベクトル命令列を繰り返
   し実行するときに、その繰り返し回数ｊに対応す
   る群番号のアドレスレジスタ群に属し、該命令列
   に含まれ、いずれか一つのベクトルをアクセスす
   る命令で指定される番号ｋのアドレスレジスタを
   選択する手段からなる、第２項のベクトル処理装
   置。 ４ 該書込み手段は、該選択手段が選択動作する
   ごとに、該選択されたアドレスレジスタ内の該セ
   グメントアドレス偏移と、該命令で指定するアド
   レスインクリメントと、該あらかじめ定めた要素
   数に基づき、後続のセグメントに対するセグメン
   トアドレス偏位を算出して、該後続のセグメント
   に対応する群番号を有し、該選択されたアドレス
   レジスタと同じ番号ｋを有するアドレスレジスタ
   に、書込む手段を有する第３項のベクトル処理装
   置。 ５ 該アドレスレジスタ群の全群数ｎを法として
   該ベクトル命令列の繰り返し数を表示する手段を
   さらに有し、該書込み手段はｊがｎに等しいとき
   に、１番目のアドレスレジスタ群を（ｎ＋１）番
   目のアドレスレジスタ群として書込み動作を行う
   ものである第４項のベクトル処理装置。 ６ 該アドレスレジスタ群の全群数をｎとしたと
   き、該選択手段は、該繰り返し回数ｊがｎをこえ
   たとき、ｊ−nl（ｌ：正整数）番目のアドレスレ
   ジスタ群を該ｊ番目のアドレスレジスタ群として
   選択するものであり、該書込み手段は、該（ｊ＋
   １）がｎをこえたときに、（ｊ＋１−nl）番目の
   アドレスレジスタ群を該（ｊ＋１）番目のアドレ
   スレジスタ群として書込み動作を行うものである
   第２項のベクトル処理装置。 ７ 該ベクトル命令列内のベクトル命令を順次解
   読する手段と、命令が実行可能か否か判別する手
   段と、起動不可能な命令の解読情報を該繰り返し
   回数と対にして保持する命令キユーレジスタとを
   有し、該判別手段は先行する命令の実行が終わる
   ごとに、該解読手段により解読された命令又は該
   命令キユーレジスタ内の実行待ちの命令について
   起動可否の判別を行うものであり、該選択手段
   は、該判別手段により起動可能と判別された命令
   が該命令キユーレジスタ内の命令であるとき、当
   該命令の解読情に付されている繰り返し回数に応
   答するものである。第３項から第６項のいずれか
   のベクトル処理装置。