JPS6285383A - ベクトルプロセツサ - Google Patents
ベクトルプロセツサInfo
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- JPS6285383A JPS6285383A JP60224730A JP22473085A JPS6285383A JP S6285383 A JPS6285383 A JP S6285383A JP 60224730 A JP60224730 A JP 60224730A JP 22473085 A JP22473085 A JP 22473085A JP S6285383 A JPS6285383 A JP S6285383A
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- 239000013598 vector Substances 0.000 title claims abstract description 132
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000003672 processing method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000001343 mnemonic effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
- G06F15/8084—Special arrangements thereof, e.g. mask or switch
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ベクトル演算を高速で実行するディジタル計
算機（以下これをベクトルプロセッサと呼ぶ）に関する
。
算機（以下これをベクトルプロセッサと呼ぶ）に関する
。
科学技術計算に頻繁に現われる大型行列計算などの高速
処理用にベクトルプロセッサが考案されている。ベクト
ルプロセッサでは１次のＦＯＲＴＲＡＮ文で示すような
計算を高速にベクトル処理することができる。
処理用にベクトルプロセッサが考案されている。ベクト
ルプロセッサでは１次のＦＯＲＴＲＡＮ文で示すような
計算を高速にベクトル処理することができる。
Ｄｏ １０１＝１．ｎ
１０ Ａ （Ｉ） ＝Ｂ （Ｉ） ＋Ｃ（Ｉ）すなわ
ち、（Ａ （Ｉ）、Ｉ＝１．Ｎ）をベクトルＡ、（Ｂ
ＣＩ）、Ｉ＝１．Ｎ）をベクトルＢ、（Ｃ（Ｉ）、Ｉ＝
１．Ｎ） をベクトルＣとし、ベクトルＢ、ベクトルＣ
の各ベクトル要＊ＣＢ（Ｉ）。
ち、（Ａ （Ｉ）、Ｉ＝１．Ｎ）をベクトルＡ、（Ｂ
ＣＩ）、Ｉ＝１．Ｎ）をベクトルＢ、（Ｃ（Ｉ）、Ｉ＝
１．Ｎ） をベクトルＣとし、ベクトルＢ、ベクトルＣ
の各ベクトル要＊ＣＢ（Ｉ）。
Ｃ（Ｉ）ごとに両者を加算し、結果をベクトルＡとして
格納する。このようにベクトル要素間の演算を、ベクト
ルプロセッサはベクトル処理手法を用いて高速に処理す
ることができる。
格納する。このようにベクトル要素間の演算を、ベクト
ルプロセッサはベクトル処理手法を用いて高速に処理す
ることができる。
しかし、従来のベクトルプロセッサでは、次のＦＯＲＴ
ＲＡＮで示すような計算は高速にベクトル処理すること
ができなかった。
ＲＡＮで示すような計算は高速にベクトル処理すること
ができなかった。
Ｄｏ １０ Ｉ＝１．Ｎ
１０ Ｋ （Ｉ）＝Ｌ （１，Ｉ）＋Ｌ （２，Ｉ）
この場合、個々のベクトル要素中に性質の異なる２つの
データが含まれており、第１図に示すように、ベクトル
要素を複数の区分に分割し、分割された区分を別々に使
用する処理が必要である。その方法として、従来のベク
トルプロセッサでは、次の２つの処理方法が考えられる
。処理方法の第１は、第２図に示すように分割すべき区
分ごとに別々に移動を行う方法である。ところがベクト
ル要素の区分であるＬ （１，Ｉ）、Ｌ （２，Ｉ）の
話出しは、Ｌ （１，Ｉ）、Ｌ （２，Ｉ）を含むベク
トル要素を単位として行われる。そのため、この方法で
はＬ （１，Ｉ）の移動とＬ （２，Ｉ）の移動とにお
いて、同一のベクトル要素に対して読出し要求がなされ
るという衝突が発生し、高速なベクトル処理が妨げられ
る。処理方法の第２は、第３図に示すように各ベクトル
要素を一度２つのベクトルレジスタに移動し、移動した
ベクトル要素のいくつかに対してシフト演算を行う方法
である。この方法では、シフト演算を行うための演算器
、ベクトルレジスタなど、より多くの計算機資源を必要
とし、高速なベクトル処理が妨げられることがある。
この場合、個々のベクトル要素中に性質の異なる２つの
データが含まれており、第１図に示すように、ベクトル
要素を複数の区分に分割し、分割された区分を別々に使
用する処理が必要である。その方法として、従来のベク
トルプロセッサでは、次の２つの処理方法が考えられる
。処理方法の第１は、第２図に示すように分割すべき区
分ごとに別々に移動を行う方法である。ところがベクト
ル要素の区分であるＬ （１，Ｉ）、Ｌ （２，Ｉ）の
話出しは、Ｌ （１，Ｉ）、Ｌ （２，Ｉ）を含むベク
トル要素を単位として行われる。そのため、この方法で
はＬ （１，Ｉ）の移動とＬ （２，Ｉ）の移動とにお
いて、同一のベクトル要素に対して読出し要求がなされ
るという衝突が発生し、高速なベクトル処理が妨げられ
る。処理方法の第２は、第３図に示すように各ベクトル
要素を一度２つのベクトルレジスタに移動し、移動した
ベクトル要素のいくつかに対してシフト演算を行う方法
である。この方法では、シフト演算を行うための演算器
、ベクトルレジスタなど、より多くの計算機資源を必要
とし、高速なベクトル処理が妨げられることがある。
第１図に示すような処理は、例えば複雑なリスト構造を
持つ表の処理において必須となるものである。
持つ表の処理において必須となるものである。
本発明の目的は、第１図に示すような処理を、ベクトル
処理として高速に実行するベクトルプロセッサを提供す
ることにある。
処理として高速に実行するベクトルプロセッサを提供す
ることにある。
本発明は、従来のベクトルプロセッサでは第２図あるい
は第３図に示すように複数の命令を用いなければ実行で
きなかった処理を、第４図に示すように単一の命令で実
行し、高速なベクトル処理を実現するものである。
は第３図に示すように複数の命令を用いなければ実行で
きなかった処理を、第４図に示すように単一の命令で実
行し、高速なベクトル処理を実現するものである。
以下１本発明の一実施例を第５図により説明する。第５
図において、レジスタＲ１は命令レジスタで、４つのフ
ィールドに分割されている。ＯＰフィールドは命令コー
ドを示し、その内容は線ｅ１によって演算制御袋［Ｃ１
に送られる。Ｒフィールドは、移動したデータベクトル
を格納する複数のベクトルレジスタを指定するベクトル
レジスタ番号を示し、その内容は線Ｑ２によって演算制
御袋［Ｃ１、および分配器Ｄ１に送られる。Ａフィール
ドは、ベクトル・アドレス・レジスタＲ４およびベクト
ル増分レジスタＲ５のレジスタ番号を示し、その内容は
線Ｑ３によって選択器Ｓ４、および選択器Ｓ５に送られ
る。Ｂフィールドは、ベクトル・ベース・レジスタＲ３
のレジスタ番号を示し、その内容は縁Ｑ４によって選択
器Ｓ ３に送られる。演算制御袋［Ｃ１は、内部にタイ
ミング発生回路を有し、レジスタＲ１に命令がセットさ
れると、データベクトルの続出し、シフト演算の実行、
分割されたデータベクトルの書込みという一連の動作を
制御するための信号を、線Ｑ５゜線Ｑ６．線Ｑ７を通じ
て記憶袋！１１Ｍ１．シフト演算器ＳＨＩ、ベクトルレ
ジスタＲ２に、順次送出する。ベクトル・ベース・レジ
スタＲ３は、記憶装置Ｍ１内のアドレスを保持する。バ
ク１−ル・アドレス・レジスタＲ４は、ベクトル・ベー
ス・レジスタＲ３と同様、記憶装置Ｍ１内のアドレスを
保持する。ベクトル増分レジスタＲ５は、記憶袋！Ｍｌ
内のベクトル要素のアドレス間隔を保持する。選択器Ｓ
３、およびＳ４とＳ５は、それぞれ線Ｑ４．Ｑ３を通じ
て送られてくるレジスタ番号に従って、ベクトル・ベー
ス・レジスタＲ３、ベクトル・アドレス・レジスタＲ４
、ベクトル増分レジスタＲ５の中のそれぞれ１つの内容
を読出し。
図において、レジスタＲ１は命令レジスタで、４つのフ
ィールドに分割されている。ＯＰフィールドは命令コー
ドを示し、その内容は線ｅ１によって演算制御袋［Ｃ１
に送られる。Ｒフィールドは、移動したデータベクトル
を格納する複数のベクトルレジスタを指定するベクトル
レジスタ番号を示し、その内容は線Ｑ２によって演算制
御袋［Ｃ１、および分配器Ｄ１に送られる。Ａフィール
ドは、ベクトル・アドレス・レジスタＲ４およびベクト
ル増分レジスタＲ５のレジスタ番号を示し、その内容は
線Ｑ３によって選択器Ｓ４、および選択器Ｓ５に送られ
る。Ｂフィールドは、ベクトル・ベース・レジスタＲ３
のレジスタ番号を示し、その内容は縁Ｑ４によって選択
器Ｓ ３に送られる。演算制御袋［Ｃ１は、内部にタイ
ミング発生回路を有し、レジスタＲ１に命令がセットさ
れると、データベクトルの続出し、シフト演算の実行、
分割されたデータベクトルの書込みという一連の動作を
制御するための信号を、線Ｑ５゜線Ｑ６．線Ｑ７を通じ
て記憶袋！１１Ｍ１．シフト演算器ＳＨＩ、ベクトルレ
ジスタＲ２に、順次送出する。ベクトル・ベース・レジ
スタＲ３は、記憶装置Ｍ１内のアドレスを保持する。バ
ク１−ル・アドレス・レジスタＲ４は、ベクトル・ベー
ス・レジスタＲ３と同様、記憶装置Ｍ１内のアドレスを
保持する。ベクトル増分レジスタＲ５は、記憶袋！Ｍｌ
内のベクトル要素のアドレス間隔を保持する。選択器Ｓ
３、およびＳ４とＳ５は、それぞれ線Ｑ４．Ｑ３を通じ
て送られてくるレジスタ番号に従って、ベクトル・ベー
ス・レジスタＲ３、ベクトル・アドレス・レジスタＲ４
、ベクトル増分レジスタＲ５の中のそれぞれ１つの内容
を読出し。
ｇＱ８，１２９． ＱＩＯに送出する。アドレス発生回
路Ｃ２は、線Ω５によって送られてくるベクトル増分レ
ジスタＲ５の内容に、ベクトル要素番号を乗じ、それに
線Ｑ４によって送られてくるベクトル・アドレス・レジ
スタＲ４の内容と、＠Ｑ３によって送られてくるベクト
ル・ベース・レジスタＲ３の内容とを加えて、記憶袋！
ＭＬ内のベクトル要素のアドレスとし、線Ｑ ３− Ｊ
−に送出する。
路Ｃ２は、線Ω５によって送られてくるベクトル増分レ
ジスタＲ５の内容に、ベクトル要素番号を乗じ、それに
線Ｑ４によって送られてくるベクトル・アドレス・レジ
スタＲ４の内容と、＠Ｑ３によって送られてくるベクト
ル・ベース・レジスタＲ３の内容とを加えて、記憶袋！
ＭＬ内のベクトル要素のアドレスとし、線Ｑ ３− Ｊ
−に送出する。
記憶装置Ｍ１は、線Ｑ １−１によって送られてくるア
ドレスに存在するベクトル要素を、線Ｑ５によって送ら
れてくるタイミング信号に従って読出し、ＮｆＡＱ１２
に送出する。分配器Ｄ］は、縁り、 １２によって送ら
れてくるデータベクトルを、線Ｑ２によって送られてく
るレジスタ番号と、そのレジスタ番号に１を加えた番号
のシフト演算器Ｓ Ｈ１に送出する。シフト演算器５１
１１は、ベクトルレジスタＲ２と対を成している。そし
て偶数番号のシフト演算器ＳＨＩは、分配器Ｄ１から送
られてくるベクトル要素の下位単要素をすべてＯとし、
奇数番号のシフト演算器ＳＨＩは、分配器Ｄ１から送ら
れてくるベクトル要素の下位単要素を上位要素の位置に
シフトし、下位単要素の位置はすべて０として、ベクト
ルレジスタＲ２に送出する。ベクトルレジスタＲ２は、
シフト演算器Ｓ Ｈ１から送られてくるデータベクトル
を、線Ｑ７によって送られてくるタイミング信号に従っ
て格納する。
ドレスに存在するベクトル要素を、線Ｑ５によって送ら
れてくるタイミング信号に従って読出し、ＮｆＡＱ１２
に送出する。分配器Ｄ］は、縁り、 １２によって送ら
れてくるデータベクトルを、線Ｑ２によって送られてく
るレジスタ番号と、そのレジスタ番号に１を加えた番号
のシフト演算器Ｓ Ｈ１に送出する。シフト演算器５１
１１は、ベクトルレジスタＲ２と対を成している。そし
て偶数番号のシフト演算器ＳＨＩは、分配器Ｄ１から送
られてくるベクトル要素の下位単要素をすべてＯとし、
奇数番号のシフト演算器ＳＨＩは、分配器Ｄ１から送ら
れてくるベクトル要素の下位単要素を上位要素の位置に
シフトし、下位単要素の位置はすべて０として、ベクト
ルレジスタＲ２に送出する。ベクトルレジスタＲ２は、
シフト演算器Ｓ Ｈ１から送られてくるデータベクトル
を、線Ｑ７によって送られてくるタイミング信号に従っ
て格納する。
次に、本実施例の動作を詳細に説明する。命令レジスタ
Ｒ１に、本動作の実行を指示する命令が入力されると、
ＯＰ、Ｒ，Ａ、Ｂの各フィールドの内容は、それぞれ線
２１．Ｑ２．Ｑ３．Ｑ４によって演算制御装置Ｃ１，分
配器Ｄ１９選択器Ｓ４．Ｓ５および選択器Ｓ３に送出さ
れる。選択器Ｓ３はＢフィールドのレジスタ番号のベク
トル・ベース・レジスタＲ３からアドレスを読出し、線
Ｑ８に送出する。また１選択器Ｓ４．Ｓ５は、Ａフィー
ルドのレジスタ番号のベクトル・アドレス・レジスタＲ
４，ベクトル増分レジスタＲ５からアドレスおよびアド
レス間隔を読出し、線Ｑ９゜Ｑ１０に送出する。そして
アドレス発生回路Ｃ２は線ＱＢ、Ｑ９．Ω１０によって
送られてくるアドレスおよびアドレス間隔から、記憶装
置１１Ｍ１内のベクトル要素アドレスを計算し、線Ｑｌ
ｌに送出する。同時に分配器Ｄ１は、線１２１２上のデ
ータベクトルを、Ｒフィールドのレジスタ番号と、それ
に１を加えた番号のベクトルレジスタＲ２に対応するシ
フト演算器ＳＨＩに送出する様、データ経路を設定する
０次に演算制御装置Ｃ１は、線Ｑ５により記憶装置Ｍ１
に読出し指示を送出し。
Ｒ１に、本動作の実行を指示する命令が入力されると、
ＯＰ、Ｒ，Ａ、Ｂの各フィールドの内容は、それぞれ線
２１．Ｑ２．Ｑ３．Ｑ４によって演算制御装置Ｃ１，分
配器Ｄ１９選択器Ｓ４．Ｓ５および選択器Ｓ３に送出さ
れる。選択器Ｓ３はＢフィールドのレジスタ番号のベク
トル・ベース・レジスタＲ３からアドレスを読出し、線
Ｑ８に送出する。また１選択器Ｓ４．Ｓ５は、Ａフィー
ルドのレジスタ番号のベクトル・アドレス・レジスタＲ
４，ベクトル増分レジスタＲ５からアドレスおよびアド
レス間隔を読出し、線Ｑ９゜Ｑ１０に送出する。そして
アドレス発生回路Ｃ２は線ＱＢ、Ｑ９．Ω１０によって
送られてくるアドレスおよびアドレス間隔から、記憶装
置１１Ｍ１内のベクトル要素アドレスを計算し、線Ｑｌ
ｌに送出する。同時に分配器Ｄ１は、線１２１２上のデ
ータベクトルを、Ｒフィールドのレジスタ番号と、それ
に１を加えた番号のベクトルレジスタＲ２に対応するシ
フト演算器ＳＨＩに送出する様、データ経路を設定する
０次に演算制御装置Ｃ１は、線Ｑ５により記憶装置Ｍ１
に読出し指示を送出し。
読出されたデータベクトルは線Ｑ１２に送出される１以
上の動作は、通常のベクトルプロセッサと同様であるの
で、より詳細な説明は省略する。
上の動作は、通常のベクトルプロセッサと同様であるの
で、より詳細な説明は省略する。
続いて演算制御装［Ｃ１は、線Ｑ６により、レジスタＲ
１のＲフィールドのレジスタ番号のベクトルレジスタＲ
２に対応するシフト演算器ＳＨＩに対し１分配器Ｄ１か
ら送られてくるベクトル要素の下位単要素をすべてに０
をセットして、対応するベクトルレジスタＲ２に送出す
ることを指示する信号を送る。また同時に、Ｒフィール
ドのレジスタ番号に１を加えた番号のベクトルレジスタ
Ｒ２に対応するシフト演算器ＳＨＩに対し２分配器Ｄ１
から送られてくるベクトル要素の下位単要素を上位単要
素の位置にシフトし、下位単要素の位置に０をセットし
て、対応するベクトルレジスタＲ２に送出する信号を送
る。これにより、記憶表［Ｍｌから読出された各ベクト
ル要号は、その上位単要素と下位単要素とに分割され、
上位単要素は、Ｒフィールドのレジスタ番号のベクトル
レジスタＲ２に、下位単要素は、Ｒフィールドのレジス
タ番号に１を加えた番号のベクトルレジスタＲ２に、そ
れぞれ送出される。
１のＲフィールドのレジスタ番号のベクトルレジスタＲ
２に対応するシフト演算器ＳＨＩに対し１分配器Ｄ１か
ら送られてくるベクトル要素の下位単要素をすべてに０
をセットして、対応するベクトルレジスタＲ２に送出す
ることを指示する信号を送る。また同時に、Ｒフィール
ドのレジスタ番号に１を加えた番号のベクトルレジスタ
Ｒ２に対応するシフト演算器ＳＨＩに対し２分配器Ｄ１
から送られてくるベクトル要素の下位単要素を上位単要
素の位置にシフトし、下位単要素の位置に０をセットし
て、対応するベクトルレジスタＲ２に送出する信号を送
る。これにより、記憶表［Ｍｌから読出された各ベクト
ル要号は、その上位単要素と下位単要素とに分割され、
上位単要素は、Ｒフィールドのレジスタ番号のベクトル
レジスタＲ２に、下位単要素は、Ｒフィールドのレジス
タ番号に１を加えた番号のベクトルレジスタＲ２に、そ
れぞれ送出される。
最後に、通常のベクトルプロセッサの動作と同様に、演
算制御装Ｆｉｌｌは線Ｑ７により、Ｒフィールドのレジ
スタ番号と、それに１−を加えた番号のベクトルレジス
タに対し、データベクトルの格納を指示するタイミング
１３号を送出し、分割されたデータベクトルの、ベクト
ルレジスタＲ２への書込みが行われ、本動作は終了する
。
算制御装Ｆｉｌｌは線Ｑ７により、Ｒフィールドのレジ
スタ番号と、それに１−を加えた番号のベクトルレジス
タに対し、データベクトルの格納を指示するタイミング
１３号を送出し、分割されたデータベクトルの、ベクト
ルレジスタＲ２への書込みが行われ、本動作は終了する
。
本実施例の説明の他にもいろいろな変形例が考えられる
。たとえば、記憶装！Ｍｌ内のベクトル要素アドレスを
決定するために、本実施例ではベクトル・ベース・レジ
スタＲ３とベクトル・アドレス・レジスタＲ４、ベクト
ル増分レジスタＲ５を用いたが、ベクトル・ベース・レ
ジスタＲ３とベクトルレジスタＲ２とを用いて、リスト
ベクトルとしても良い。さらに、本実施例では、移動す
るデータベクトルは記憶装置ｉＭ１から読出すとしてい
るが、他のベクトルレジスタＲ２から読出しても良い、
同様に、本実施例では、分割後のデートベクトルはベク
トルレジスタＲ２に格納するとしているが、記憶表［Ｍ
ｌに格納しても良い。また、Ｒフィールドを複数個使用
することによって、移動したデータベクトルを格納する
複数のベクトルレジスタを個々に指定することが可能で
ある。
。たとえば、記憶装！Ｍｌ内のベクトル要素アドレスを
決定するために、本実施例ではベクトル・ベース・レジ
スタＲ３とベクトル・アドレス・レジスタＲ４、ベクト
ル増分レジスタＲ５を用いたが、ベクトル・ベース・レ
ジスタＲ３とベクトルレジスタＲ２とを用いて、リスト
ベクトルとしても良い。さらに、本実施例では、移動す
るデータベクトルは記憶装置ｉＭ１から読出すとしてい
るが、他のベクトルレジスタＲ２から読出しても良い、
同様に、本実施例では、分割後のデートベクトルはベク
トルレジスタＲ２に格納するとしているが、記憶表［Ｍ
ｌに格納しても良い。また、Ｒフィールドを複数個使用
することによって、移動したデータベクトルを格納する
複数のベクトルレジスタを個々に指定することが可能で
ある。
また各ベクトル要素に対し、それを複数の区分に分割す
る位置は、命令の種類によって固定でもよいし、他の制
御用のレジスタによって変更可能としてもよい。
る位置は、命令の種類によって固定でもよいし、他の制
御用のレジスタによって変更可能としてもよい。
本実施例によれば、第４図に示すように、１つのベクト
ル要素中に性質の異なる複数のデータを含むようなデー
タベグ１−ルを、は−の命令で複数のベクトルレジスタ
に格納し、本動作の後に分割したそれぞれのデータをそ
のまま他の処理の実行に使用することが可能である。こ
れにより、記憶装置内で分割すべき個々のデータを別々
に読出すことにより生じるような衝突を回避し、高速な
ベクトル処理を実施することが可能となる。
ル要素中に性質の異なる複数のデータを含むようなデー
タベグ１−ルを、は−の命令で複数のベクトルレジスタ
に格納し、本動作の後に分割したそれぞれのデータをそ
のまま他の処理の実行に使用することが可能である。こ
れにより、記憶装置内で分割すべき個々のデータを別々
に読出すことにより生じるような衝突を回避し、高速な
ベクトル処理を実施することが可能となる。
本発明によれば、第４図に示すように性質の異なる複数
の区分を有するデータベクトルを単一の命令で移動でき
るので、第１図に示すような処理を、ベクトル処理とし
て高速に実行す−るという効果がある。
の区分を有するデータベクトルを単一の命令で移動でき
るので、第１図に示すような処理を、ベクトル処理とし
て高速に実行す−るという効果がある。
第１図は１本発明で行う処理の一例を示した図、第２図
および第３図は、従来のベクトルプロセッサによるベク
トル処理の例を示した図、第４図は、本発明によるバク
１−ル処理の一例を示した図、第５図は、本発明の一実
施例を示す構成図である。 Ｒ１・・・命令レジスタ、Ｃ１・・・演算制御装置、Ｃ
２・・・アドレス発生回路、Ｍｌ・・・記憶装置、Ｄｌ
・・・分配器、ＳＨＩ・・・シフト演算器、Ｒ２・・・
ベクトルレジスタ、Ｒ３・・・ベクトル・ベース・レジ
スタ、Ｒ４・・・ベクトル・アドレス・レジスタ、Ｒ５
・・・ベクトル増分レジスタ。
および第３図は、従来のベクトルプロセッサによるベク
トル処理の例を示した図、第４図は、本発明によるバク
１−ル処理の一例を示した図、第５図は、本発明の一実
施例を示す構成図である。 Ｒ１・・・命令レジスタ、Ｃ１・・・演算制御装置、Ｃ
２・・・アドレス発生回路、Ｍｌ・・・記憶装置、Ｄｌ
・・・分配器、ＳＨＩ・・・シフト演算器、Ｒ２・・・
ベクトルレジスタ、Ｒ３・・・ベクトル・ベース・レジ
スタ、Ｒ４・・・ベクトル・アドレス・レジスタ、Ｒ５
・・・ベクトル増分レジスタ。
Claims (1)
- データベクトルを、互いに異なる複数のベクトルレジス
タに同時に移動するベクトルプロセッサにおいて、上記
移動の際に、上記データベクトルのベクトル要素を複数
の区分に分割し、分割された区分ごとに独立にシフト演
算を行つた後、それぞれ上記異なるベクトルレジスタに
移動することを特徴とするベクトルプロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224730A JP2667806B2 (ja) | 1985-10-11 | 1985-10-11 | ベクトルプロセツサ |
| US06/918,003 US4811213A (en) | 1985-10-11 | 1986-10-14 | Vector processor with vector registers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224730A JP2667806B2 (ja) | 1985-10-11 | 1985-10-11 | ベクトルプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6285383A true JPS6285383A (ja) | 1987-04-18 |
| JP2667806B2 JP2667806B2 (ja) | 1997-10-27 |
Family
ID=16818342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60224730A Expired - Lifetime JP2667806B2 (ja) | 1985-10-11 | 1985-10-11 | ベクトルプロセツサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4811213A (ja) |
| JP (1) | JP2667806B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01231174A (ja) * | 1988-03-11 | 1989-09-14 | Nec Corp | メモリアクセス制御装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7197625B1 (en) * | 1997-10-09 | 2007-03-27 | Mips Technologies, Inc. | Alignment and ordering of vector elements for single instruction multiple data processing |
| US7299338B2 (en) * | 2002-12-04 | 2007-11-20 | Agere Systems Inc. | Vector indexed memory unit and method |
| US10019262B2 (en) * | 2015-12-22 | 2018-07-10 | Intel Corporation | Vector store/load instructions for array of structures |
Citations (2)
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|---|---|---|---|---|
| JPS6024672A (ja) * | 1983-07-20 | 1985-02-07 | Hitachi Ltd | ベクトル処理装置 |
| JPS60186964A (ja) * | 1984-03-05 | 1985-09-24 | Hitachi Ltd | ベクトル処理装置 |
Family Cites Families (12)
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