JPS619759A - ベクトル処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はベクトル処理装置におけるデータ移送制御に関
し、特にベクトルデータ転送時のベクトルエレメントの
並べ換えに関する。

（従来の技術） 従来、この種のベクトル処理装置は、第１１図に示すよ
うに第Ｏおよび第１のベクトルレジスタ群２１．２２と
、アライン回路１０と、ベクトルレジスタ群２１．２２
とアライン回路１０との間に挿入された入出力転送バス
６０と、アライン回路１０のだめのアライン制御回路６
０と、ベクトルレジスタ群２１．２２の出カッくス４１
．４２と。

ベクトルレジスタ群２１．２２の入力バス５１゜５２、
とから構成されていた。第１１図においては、上ｉＢｍ
ｌｌ成によりベクトルレジスタ（群）の番号をアライン
情報としてアライン回路に供給してベクトルデータを移
送していた。

（発明が解決しようとする問題点） したかつて、ベクトルエレメントをエレメント数だけ順
次移送することはできたが、不要なエレメントデータの
削除、または必要なエレメントデータの挿入動作は不可
能であるという欠点があった０ 本発明の目的は、ベクトルレジスタ群の入力バスと出力
バスとをすべて相互に接続するための複数の相互接続バ
スと、複数の相互接続バスをオン／オフ制御するための
ゲートとを上記に付加し、さらにアライン回路に対して
ゲートのオン／オフ制御を選択的に行うと共に、ベクト
ルレジスタ群のそれぞれに対してアライン回路の入出力
データの入出力動作を制御することによシ上記欠点を除
去し、不要なエレメントデータの削除、または必要なエ
レメントデータの挿入動作を行うことができるように構
成したベクトル処理装置を提供することにある。

（問題点を解決するための手段） 本発明によるベクトル処理装置は、それぞれ複数の順序
づけられたデータエレメントを保持するための複数のベ
クトルレジスタを構成要素とし、それぞれベクトルレジ
スタ群番号を付与されていて並列に動作しうる複数のベ
クトルレジスタ群を備えたものである。本発明はアライ
ン回路とアライン制御回路とを具備することにより、ア
ライン制御回路から複数のベクトルレジスタ群番号に対
応してベクトルレジスタ群のそれぞれにアドレス信号を
送出できると共に、アライン回路の入出力データを削除
したり、挿入したりして制御するためのエレメントアド
レス歩進信号を送出できるように構成したものである。

アライン回路は、ベクトルレジスタ群への入力データを
転送するための入力バスとベクトルレジスタ群からの出
力データを転送するための出力バスとをすべて相互に接
続するための複数の相互接続バスと、複数の相互接続バ
スをオン／オフ制御するためのゲートとから成立ってい
る。

アライン制御回路は、アライン回路において上記ゲート
のオン／オフ制御を選択的に行うためのものである。

（実施例） 次に、本発明について図面を参照して詳細に説明する。

ベクトルレジスタ群が２個で、各ベクトルレジスタ群に
属するベクトルレジスタが２個のときの実施例を第１図
に示す。第１図において、１００はアライン回路、１１
１，１１２，１２１，１２２はそれぞれベクトルレジス
タ群の入力バスと出力バスとをすべて相互に接続するた
めの相互接続バス、１５１，１５２，１６１，１６２は
それぞれ制御信号により相互接続バスを選択的にオン／
オフ制御するためのゲート、２１０，２２０はそれぞれ
第０のベクトルレジスタ群および第１のベクトルレジス
タ群、２１１，２１２および２２１゜２２２はそれぞれ
第Ｏおよび第１のベクトルレジスタ群２１Ｑ、２２０を
構成するためのベクトルレジスタである。以下、２１１
，２２１をそれぞれ第０のベクトルレジスタと呼び、２
１２゜２２２をそれぞれ第１のベクトルレジスタと呼ぶ
。

５１０．５２０はそれぞれベクトルレジスタ群２１０．
２２０の入力バス、４１０．４２０はそれぞれベクトル
レジスタ群２１０，２２０の出力バス、ろ００はアライ
ン回路１００のためのアライン制御回路であシ、ベクト
ルレジスタ群２１０゜２２０への制御を行うものである
。６００，７１０゜７２０はそれぞれ複数組のベクトル
レジスタ群２１０．２２０のアドレス信号の転送バス、
第０のベクトルレジスタ群２１０に対する制御信号の転
送バス、ならびに第１のベクトルレジスタ群２１０に対
する制御信号の転送バスである。また、ａ、は各ベクト
ルレジスタ群２１０，２２０に属する第０のベクトルレ
ジスタ２１１．２２１にベクトルエレメントが複数個（
ｉはベクトルエレメント番号を示す。）格納されている
ことを示す。

各ベクトルレジスタ群２１０，２２０の内部におけるベ
クトルレジスタ２１１，２１２．’２２１゜２２２と入
力バス５１０．５２０および出カッ（ス４１０．４２０
の間の接続は、ベクトルデータのソースレジスタとディ
スティネーションレジスタとの指定によって決定される
ため、特に規定はしない。レジスタの汎用化のために選
択的に接続してもよいし、ハードウェアを簡単にするた
めに固定的に接続してもよい。例えば、第０のベクトル
レジスタ２１１，２２１の出力を出力バス４１０゜４２
０へ固定的に接続し、第１のベクトルレジスタ２１２．
２２２の出力を入力バス５１０，５２０へ固定的に接続
することもできる。

以下、本発明によるベクトルエレメント並べ換えの動作
例を説明する。

第１に、ベクトルエレメントの圧縮変換について取扱う
。圧縮変換の動作の概念を第２図に示す。

第Ｏのベクトルレジスタ２１１．２２１（ソースレジス
タ）の内部に置かれているペクト／Ｉ／ａの各ベクトル
エレメントａｉ（’−１＋　２　ｙ・・１８）に対応し
て１ビツトづつ与えられたマスクデータ（マスクレジス
タ（ＭＲ）の内容）の鷺１〃に対応するベクトルエレメ
ントだけを第１のベクトルレジスタ２１２，２２２（デ
ィスティネーションレジスタ）に圧縮して書込む。

第３図は、第１図に示した実施例をソースレジスタ（第
０のベクトルレジスタ）とティステイネ−ジョンレジス
タ（ｍｌのベクトルレジスタ）トの゛関係をわかシ易く
示した配置図である。第３図における番号は、第１図の
ものと同様の構成要素を示すものである。第８図におい
て、７１１゜７１２はそれぞれ各ベクトルレジスタ群の
ソースレジスタに対する読出しエレメントアドレス歩進
制御信号線、７２１．７２２はそれぞれディスティネー
ションレジスタに対する書込みエレメントアドレス歩進
制御信号線、７１３＝７２３はそれぞれディスティネー
ションレジスタに対する書込み可否信号線であり、６０
１はマスクレジスタ（ＭＲ）である。

第４図は、第２図に示した圧縮変換によってベクトルエ
レメントａＯ−ａ−に関するデータを移送した時の説明
図である。第４図は、アライン回路１００にａｉ＋ａｉ
＋ｔが同時に読出され、ａｉ。

ａｉ−）−ｔ　に対応したマスクレジスタ６０１０２ビ
ツトデータによってアライン回路１００の内部のゲート
１５１．１５２，１６１．１６２を制御する二組のアト
メスデータと、第１のベクトルレジスタ２１２，２２２
に対する書込み二Ｖメンドアドレス歩進信号とを生成し
、第１のベクトルレジスタ２１２．２２２の書込みアド
レスが常に斜線部を成すように構成することにより、圧
縮変換を実行することができる。ここで、書込みアドレ
スの歩進はレジスタに書込んだ後に行われる。

第２にベクトルエレメントの拡張変換について説明する
。拡張変換の動作概念を第５図に示す。

第５図において第０のベクトルレジスタ（ソースレジス
タ）２１１，２２１のベクトルエンメントをを０から順
次、第１のベタトルレジスタ２１２゜２２２のマスクデ
ータの気１＃に対応するアドレスに書込む。マスクデー
タが０の位置には何も書込まず、第１のベクトルレジス
タ２１２，２２２に書かれていた内容（ｂｉ）をそのま
ま残す。第６図は、２個のベクトルレジスタ群２１０，
２２０を並列に動作させた時のベクトルエレメントａｉ
の配置を示す図である。

第７図は、第８図に示すベクトル処理装置で拡張変換を
行う際の動作を説明する図である、第１のベクトルレジ
スタ２１２，２２２の書込みアドレスは順次歩進され、
斜線で示す点を指すが、アライン回路１００の接続と、
第Ｏのベクトルレジスタ２１１，２２１の読出しアドレ
スの歩進と。

第１のベクトルレジスタ２１２．２２２の書込み可否と
が、順次読出されるマスクデータ（ＭＲｉ）によって生
成された制御信号によって制御される。

すなわち、第１に説明した圧縮変換はアライン回路１０
０のゲート制御のだめの二組のベクトルレジスタ群２１
０．２２０のアドレス信号と、各ベクトルレジスタ群２
１０．２２０に対する書込みエレメントアドレスの歩進
制御信号とを与えるだけで行うことができる。一方、第
２の拡張変換は二組のアドレス信号と、各ベクトルレジ
スタ群２１０．２２０に対する読出しエレメントアドレ
スの歩進制御信号と、書込み可否信号とを与えるだけで
行うことができる。

第８にパラレル／シリアル変換について説明する０ 第８図はパラレル／シリアル変換を行った時のベクトル
エレメントａｌの配置を示す図であり、第９図はパラレ
ル／シリアル変換の動作を説明する説明図である。第０
のベクトルレジスタ２１１゜２２１から読出された一対
のデータは、アライン回路１００へ入力されるアドレス
データと、第０のベクトルレジスタ群２１０への書込み
エレメントアドレス歩進制御信号とによってａｏ−ａ＠
まで転送される。この場合、第０のベクトルレジスタ２
１０の読出しアドレスにおいては、読出されたデータが
第１のベクトルレジスタ２２０へ書込まれる度にデータ
が読出された側のベクトルレジスタ群に対して読出しエ
レメントアドレス歩進制御信号が送出される。第０のベ
クトルレジスタ群２１０の第１のベクトルレジスタ２１
１がデータで満たされると、書込み不可であるとし、書
込みアドレス歩進と書込み可否との制御を第１のベクト
ルレジスタ群２２０に移して同様の動作を行う。

第１０図は、４個のベクトルレジスタ群を含み各ベクト
ルレジスタ群を構成するベクトルレジスタの数が４個の
場合の汎用化したベクトル処理装置の構成実施例を示す
図である。第１０図において、１００はアライン回路、
１１１〜１１４゜１２１〜１２４，１．％１〜１５４．
１４１〜１４４ならびに１５１〜１５４，１６１〜１６
４，１７１〜１７４，１８１〜１８４はそれぞれアライ
ン回路１００を構成する相互接続バスならびにゲート、
２１０．２２０，２３０，２４０はベクトルレジスタ、
２１１〜２１４，２２１〜２２４，２３１〜２３４，２
４１〜２４４はそれぞれ各ベクトルレジスタ群２１０，
２２０，２５０，２４０を構成スるベクトルレジスタで
ある。３００，９１０゜９２０．９３０，９４０．１０
１１〜１０１４゜１０２１〜１０２４．１０３１〜１０
３４゜１０４１〜１０４４はそれぞれアライン回路１０
０、ベクトルレジスタ群２１０，２２０゜２５０．２４
０．ならびにベクトルレジスタ２１１〜２１４，２２１
〜２２４，２３１〜２３４．２４１〜２４４の制御回路
である。アライン制御回路６００はベクトルレジスタ群
２１０゜２２０．２３０．２４０を個々に制御し、ベク
トルレジスタ群２１０，２２０，２５０，２４０の制御
回路９１０，９２０，９３０，９４０はベクトルレジス
タ２１１〜２１４，２２１〜２２４゜２６１〜２３４，
２４１〜２４４を個々に制御し、ベクトルレジスタ２１
１〜２１４．２２１〜２２４．２３１〜２３４，２４１
〜２４４の制御回路１０１１〜１０１４．１０２１〜１
０２４　。

１０３１〜１０３４．１０４１〜１０４４はベクトルレ
ジスタ２１１〜２１４，２２１〜２２４゜２３１〜２５
４，２４１〜２４４を個々に制御する。第１０図におい
て、４１０，４２０，４３０゜４４０は各ベクトルレジ
スタ群２１０，２２０゜２３０．２４０からアライン回
路１００へのデータ転送バス、５１０，５２０，５３０
．５４０はそれぞれアライン回路１００から各ベクトル
レジスタ群２１０．２２０．２３０．２４０へのデータ
転送バス、６００はアライン制御回路６００からアライ
ン回路１００への制御データ転送バス、７１０．７２０
，７３０，７４０はアライン制御回路６００から各ベク
トルレジスタ群２１０゜２２０．２３０．２４０への制
御データ転送バス、８１０．８２０，８３０，８４０は
各ベクトルレジスタ群２１０，２２０，２３０，２４０
のもとて専用的に演算を行うベクトル演算回路、１１０
０は命令データ転送回路、１２１１〜１２１４　。

１２２１〜１２２４．１２３１〜１２３４．１２４１〜
１２４４はアライン回路１００と演算回路８１０゜８２
０．８３０．８４０とからの出力データを各ベクトルレ
ジスタ２１１〜２１４．２２１〜２２４．２３１〜２２
５４．２４１〜２４４へ分配する入力クロスバ回路であ
る。上記入力クロスバ回路は出力クロスバ回路１６１１
〜１６１４゜１６２１〜１り２４，１１３１〜１３３４
．１６４１〜１６４４　と共にベクトルレジスタ群２１
０，２２０゜２３０．２４０の制御回路９１０．９２０
，９５０゜９４０によって選択制御される。

本実施例においては、各ベクトルレジスタ群２１０，２
２０，２３０．２４０に属するベクトルレジスタ２１１
〜２１４，２２１〜２２４゜２６１〜２３４．２４１〜
２４４を入力クロスパ回路１２１１〜１２１４．１２２
１〜１２２４．１２１１〜１２６４　と出力クロスバ回
路１３１１〜１３１４゜、　　　１３２１〜１３２４．
１３３１〜１３５４，１３４１〜１３４４　とにより汎
用化することにニジフレキクプルな構成にしである。各
ベクトルレジスタ群２１０．２２０，２３０，２４０に
属するベクトルレジスタ２１１〜２１４，２２１〜２２
４゜２６１〜２３４．２４１〜２４４への書込み可否制
御信号と、読出し／＠込みの工し・メンドアドレス歩進
制御信号とを、アライン制御回路３００によりソースレ
ジスタとディスティネーションレジスタとの番号を保持
することによって各ベクトルレジスタ２１１〜２１４，
２２１〜２２４゜２６１〜２３４．２４１〜２４４へ分
配することも可能である。また、ベクトルレジスタ群２
１ｏ。

２２０．２３０，２４０の制御回路９１０゜９２０．９
３０，９４０．またはベクトルレジスタ２１１〜２１４
，２２１〜２２４．２Ｍ１１〜２３４．２４１〜２４４
の制御回路１０１１〜１０１４．１０２１〜１０２４．
１０６１〜１０５４゜１０４１〜１０４４の内部にソー
スレジスタとディスティネーションレジスタとの番号を
フラッグとして保持して制御することも可能である。

（発明の効果） 本発明は以上説明したように、まったく同様の動作をす
る複数のベクトルレジスタ群に対してアライン回路と同
期させて書込みの可否を制御すると共に、読出し／書込
みの歩進を制御することにより、多種類の有益なアライ
ン動作を行うことができ、さらにアライン動作だけでは
なく、上記制御が各ベクトルレジスタ群に個別に制御を
提供することから、多種類の一様な動作によシ行われる
ベクトル処理に対して高速に個々のベクトルエレメント
に関して個別に処理できるという効果がある。

【図面の簡単な説明】

第１図は、本発明によるベクトル処理装置の第１の実施
例を示すブロック図である。 第２図は、圧縮変換を説明する説明図である。 第８図は、第１図におけるソースレジスタとティステイ
ネ−ジョンレジスタとの関係を明確にする説明図である
。 第４図は、圧縮変換の動作を説明する説明図である。 第５図は、拡張変換を説明する説明図である。 第６図は、第３図の主要部分に関して拡張変換時のベク
トルエレメントの配置を示した説明図である。 第７図は拡張変換時の動作を説明する説明図である。 第８図は、第３図の主要部分に関してパラレル／シリア
ル変換時のベクトルエレメント配置を示した説明図であ
る。 第９図は、パラレル／シリアル変換の動作を説明する説
明図である。 第１０図は、本発明によるベクトル処理装置の第２の実
施例を示すブロック図である。 第１１図は、従来技術によるベクトル処理装置を示すブ
ロック図である。 １０．１００・・・・・　アライン回路２１．２２，２
１０，２２０，２３０．２４０・・・・・・・　ベクト
ルレジスタ群 ２１１〜２１４，２２１〜２２４，２５１〜２６４゜２
４１〜２４４．３００・自・ベクトルレジスタ３０．３
００，９１０，９２０，９３０，９４０゜１０１１〜１
０１４．１０２１〜１０２４．１０３１〜１０６４．１
０４１〜１０４４・・争・・　制御回路１５１〜１５４
，１６１〜１６４，１７１〜１７４゜１８１〜１８４−
−骨−・　ゲート ８１０．８２０，８３０，８４０・φ・・ｅ惨・・　ベ
クトル演算回路 １１００・・・・・命令データ転送回路１２１１〜１２
１４．１２２１〜１２２４．１２３１〜１２Ｍ４，１２
４１〜１２４４．１３１１〜１３１４゜１３２１〜１３
２４．１３５１〜１３３４．１３ｊＮ〜１６４４・・・
・・クロヌハ回路 ４１．４２，５１，５２，６０，１１１〜１１４゜１２
１〜１２４．ＩＳ１〜１６４．ｉ４１〜１４４゜４１０
．４２０，４６０，４４０．５１０，５２０゜５６０．
５４０，６００，７１０，７２０，７％Ｏ＊７４０．７
１１〜７１３，７２１〜７２６・　・骨・　・・・・・
・信号線またはバス 才１図 第２・図 第３ｖＡ　　　　　　　　　　第４図 ■ ：ｌ− げ 第５図 第６図 オフ図 ４）　　ａ＊　　」Ｌ 第８図 オ９図

Claims (1)

【特許請求の範囲】
1. それぞれ複数の順序づけられたデータエレメントを保持
   するための複数のベクトルレジスタを構成要素とし、そ
   れぞれベクトルレジスタ群番号が付与されていて並列に
   動作しうる複数のベクトルレジスタ群を備えたベクトル
   処理装置において、前記ベクトルレジスタ群への入力デ
   ータを転送するための入力バスと前記ベクトルレジスタ
   群からの出力データを転送するための出力バスとをすべ
   て相互に接続するための複数の相互接続バス、ならびに
   前記複数の相互接続バスをオン／オフ制御するためのゲ
   ートから成るアライン回路と、前記アライン回路におい
   て前記ゲートのオン／オフ制御を選択的に行うためのア
   ライン制御回路とを具備し、前記アライン制御回路から
   複数の前記ベクトルレジスタ群番号に対応して前記ベク
   トルレジスタ群のそれぞれにアドレス信号を送出できる
   と共に、前記アライン回路の入出力データを削除したり
   、挿入したりして制御するためのエレメントアドレス歩
   進信号を送出できるように構成したことを特徴とするベ
   クトル処理装置。