JPS5948424B2 - 並列計算システム - Google Patents

Description

【発明の詳細な説明】 〔本発明の技術分野〕 本発明は、論理のゲート、レベル、シミュレーションを
行う専用且つ高度に並列的なコンピュータに関する。

論理シミュレーション装置は、ローディング機能及びシ
ミュレーション結果の分析機能を有するホスト、コンピ
ュータ及び局部コンピュータと組合せて動作されてよい
。論理シミュレーション装置は制御プロセツサヘスイツ
チによつて相互接続された複数の別個のプロセッサを含
む。〔背景の技術〕先行技術としては、所定の論理関係
を引出すプログラム可能論理ネットワークと並列処理ユ
ニットとがある。

米国特許第３９、０２０５０号は論理動作を実行する装
置を開示するが、その装置では、解を求められるプール
演算式が順次に処理される場合に、必要なビルディング
、ブロックの数が非常に減少され、しかも長い論理式を
解くことができる。米国特許第３７２８５３４号は複数
の接続回路ブロックを含む組立て可能論理システムを開
示している。

上記ブロックの各々は同じような回路論理素子を有して
いる。各々の回路は論理素子を独自に接続することによ
つて個別的にプログラム化され、その回路のために個別
的な論理機能が形成される。米国特許第３４５８２４０
号はｎ個の独立変数より成るブール関数の任意のものを
発生するスイツチング．ネツトワークを開示する。

このネツトワークは複数の多数論理素子を含んでいる。
米国特許第３４００３７９号は所定の規則に従つて接続
されたＡＮＤ及びゲートを用いて論理式を実行するため
の論理回路マトリクスを開示している。米国特許第３９
１３０７０号は優先順位を割当てられたタイム．スライ
ス．ベースで複数のデー夕処理機能を実行する複数のデ
ータ．プロセツサを中央プロセツサ．ユニツト内に一体
的に形成されたマイクロプログラム制御のデータ処理シ
ステムを開示している。

米国特許第３８１０１１４号は演算動作ユニツ卜、メモ
リ・ユニツト、その他電子計算機へ付加されたユニツト
を含む複数のデータ処理ユニツトがメイン・バスを介し
て相互に並列関係で接続され、少なくとも演算動作ユニ
ツト及びメモリ・ユニツトが補助バスを介して相互に接
続されたデー夕処理システムを開示している。

先行技術を含む他の米国特許として次のようなものがあ
る。

上記の先行技術の文献の中で、本発明の如く同じような
並列処理ユニツトを利用して論理ネツトワークを形成す
る技術思想を開示乃至教示したものはない。

〔本発明の要約〕

大型集積回路及びジヨセフソン技術のような論理技術は
費用対効果及び信頼性の点で優れた改善点を有する。

しかし、それらの欠点は誤りの診断が非常に困難である
こと、又エンジニアリング上のやり直し時間が非常に長
くなることである。これらの欠点は設計のエラーや手ぬ
かりの場合に大きな経済的損失を生じ、エンジニアリン
グ・モデルを製造する前に設計を完全に検査しなければ
ならないという大きな負担をかけることになる。設計の
検査を行う１つの方法はシミユレーシヨンである。しか
し、この方法も欠点を有する。静的検査には絶対性がな
く、実際に正確性を立証する他の方法も存在しない。テ
ストによつて示すことができるのはエラーの存在であつ
てその不在ではなく、テストはコンピユータ資源の点で
高価であり時間がかかる。高レベルのソフトウエア．シ
ミユレーシヨンを使用する場合でも、短いハードウエア
診断プログラムを走らせることは容易でない。しかし、
もしシミユレーシヨンの費用が大幅に減少され、速度及
び容量が大きく増大されるならば、事情は全く変つてく
る。

プロセツサ全体をシミユレートできるので、しつかりし
たソフトウエア・テストを実行することによつて、厳重
な検査が可能となる。標準的なプロセツサ・デザインに
論理が組込まれている間にそれをテストすることができ
、テスト・シーケンスの発生を簡単にすることができ、
個人的なエンジニアリング・モデルを効果的に作ること
ができる。他の利点も生じる。故障のシミユレーシヨン
は製造上のテスト及びフイールド・テストを経済的に検
査するために使用することができる。本発明はシミユレ
ーシヨンを効果的デザイン検査法とするのに必要な費用
、速度、容量上の改善を達成したハードウエア論理シミ
ユレーシヨン装置を提供する。本発明の論理シミユレー
シヨン装置は、論理をゲート・レベルでシミユレートす
るための専用且つ高度に並列的なコンピユータである。

それは現在するソフトウエア論理シミユレータよりもは
るかに早い論理シミユレーシヨン速度を有する。後に説
明する実施例は、３１Ｋゲートについて１ゲート遅延を
シミユレートする３１個のプロセツサを含む。論理シミ
ユレーシヨン装置は汎用コンピユータではないので、そ
れはコンピユータヘ付加された装置として使用されねば
ならない。

コンピユータはシミユレーシヨン装置のためにコンパイ
レーシヨン、入出力制御等の機能を実行することができ
る。論理シミユレーシヨン装置が使用されるシステムは
、実際にはシミユレーシヨン装置の外に２個のコンピユ
ータを含む。システム中で使用される２個のコンピユー
タの１つはＩＢＭシステム／３７０「ホスト」コンピユ
ータであり、他の１つは論理シミユレーシヨン装置と上
記「ホスト」コンピユータとの間のインターフエイスと
して接続される局所コンピユータである。

本実施例中、局所コンピユータはＩＢＭシリーズ／１モ
デル５ミニ・コンピユータであつてよい。このような２
個の汎用コンピユータが使用されるが、他の例では、そ
れらの機能はＩＢＭ８０１の如き１個の汎用コンピユー
タによつて実行されてよい。汎用コンピユータによつて
実行される機能は、論理シミユレーシヨン装置へデータ
及び命今をロードし、論理シミユレーシヨン装置で得ら
れた結果を一般のデータ処理技術に基づいて分析するこ
とである。更に具体的に説明すれば、システム／３７０
ホスト・コンピユータは、ユーザー・インターフエイス
制御、指◆の解析、ＥＸＥＣ命◆の実行、結果の表示、
論理シミユレーシヨン装置のマシン・コードのコンパイ
レーシヨン及び入カテスト・シーケンス、フアイルの記
憶及び管理、局所コンピユータとの通信等の如く広範囲
の計算及びフアイル・サポート機能を実行する。

局所コンピユータは、論理シミユレーシヨン装置の実行
（例えは、シングル・サイクル実行）、ホスト゜コンピ
ユータとの通信、大形記憶アレイ（制御記憶装置、メイ
ン・メモリなど）のシミユレーシヨン、テスト入カシー
ケンスの印加、テスト出力結果の捕捉、故障シミユレー
シヨン・モードにおける論理エラーの挿入／除去等の高
速ターンアラウンド機能を与える。論理シミユレーシヨ
ン装置とホスト・コンピユ一夕との間で転送される情報
は局所コンピユータによつて解釈されてはならない。

ホスト・コンピユータのコンパイレーシヨンは、論理シ
ミユレーシヨン装置によつて直接に使用することができ
る形式で、又変更なしに局所コンピユータヘ転送するこ
とができる形式で情報を発生する。局所コンピユータ及
びホスト・コンピユータは標準マシンでありプログラム
によつて制御される。

従つて、そのシステムに対する寄与は通常のものであり
、本発明の１部を構成しない。本発明の論理シミユレー
シヨン装置はその命令及びデータを手動手段によつてロ
ードすることができ、その結果は手動手段によつて分析
することができる。〔実施例の説明〕第１図を参照する
と、本発明の論理シミユレーシヨン装置は複数の基本プ
ロセツサを含むように示される。

その数は変えてよいが、本実施例では３１個のプロセツ
サを基礎としている。３１個の基本プロセツサはプロセ
ツサ間スイツチを介して制御プロセツサと呼ばれる３２
番目のプロセツサへ接続される。

３１個の基本プロセツサは論理シミユレーシヨンの計算
部門である。

それらは設計中の個々のゲートをシミユレートする。基
本プロセツサの全ては並列に走る。各々の基本プロセツ
サは論理の１部をシミユレートし、且つ１０２４個の単
一出力機能をシミユレートすることができる。基本プロ
セツサは並列に走るので、その数を増加させてもシミユ
レーシヨン速度は減少しない。従つて、他の実施例では
基本プロセツサの数を増加してもよい。論理シミユレー
シヨン装置には１個の制御プロセツサ３２が存在する。

それは全般的な制御及び入出力機能を実行する。局所コ
ンピユータからの入出力指令に応答して、制御プロセツ
サは基本プロセツサのスタート又はストツプ、基本プロ
セツサに対する命令及びデータのロード、基本プロセツ
サと局所コンピユータとの間の入出力デニタの転送、局
所コンピユータで単純な処理を行うためのデータの再順
序付け等の機能を実行する。更に、制御プロセツサはシ
ミユレーシヨンの間に起る事象に応答して局所コンピユ
ータを中断する。そのような事象はシミユレーシヨンの
終り、局所コンピユータ内におけるアレイ・シミユレー
シヨンの要求、ユーザーによつて限定されたブレーク地
点の発生を含む。論理シミユレーシヨン装置には１個の
プロセツサ間スイツチ３３が存在する。

それは３１個の基本プロセツサの相互間及びそれらと制
御プロセツサ３２との間の通信手段となる。その主たる
目的は、シミユレートされた論理信号を、それを発生し
た基本プロセツサからそれを使用する基本プロセツサヘ
伝達することである。更に、それは基本プロセツサと制
御プロセツサとの間の通信手段となり、基本プロセツサ
に対してはデータをロードし、制御プロセツサに対して
は入出力を転送する。明細書の以下の部分では、基本プ
ロセツサ１〜３１、プロセツサ間スイツチ３３、制御プ
ロセツサ３２の概略について、第１図を参照して説明し
、それらの詳細については第２図乃至第１２図を参照し
て説明する。基本プロセツサ１〜３１は論理シミユレー
シヨン装置の計算部門である。

その各々は論理の１部分の個々のゲートをシミユレート
し、シミユレーシヨン結果は基本プロセツサ相互間で伝
達される。基本プロセツサがその上で動作するデータは
、論理信号値で表わされる。各々のデータは３つの値で
表わされる。即ち、それらは「論理０」、「論理１」「
定義無し」である。「定義無し」は信号が「論理０］で
あつても「論理１」であつてもよいことを意味する。３
つの値は、次のようにデータ当り２ビツトを使用してコ
ード化される。

２つの「定義無し」のビツトの組合わせは最初に基本プ
ロセツサヘロードされてよく、基本プロセツサはそのい
ずれをもシミユレーシヨン結果として発生してよい。

ビツト１は「定義無し」と識別されるので、それは「無
定義ビツト」と呼ばれる。

ビツトＯによつて論理０と論理１とが識別されるので、
それは「数値ビツト」と呼ばれる。００を論理０として
使用し、１０を論理１として使用することは約束に過ぎ
ない。

その逆も使用してよい。しかし、０１及び１１を「定義
無し］として使用するのは単なる約束ではない。それは
そのように基本プロセツサ・ハードウエアに組込まれて
いるからである。上記のデータ表現は論理信号を表わす
ため論理シミユレーシヨン装置を通じて統一的に使用さ
れる。

第１図に示されるように、各々の基本プロセツサ（例え
ばプロセツサ１）は複数の内部メモリ及びそれらを接続
する論理ユニツト３４を有する。

これらメモリの２個は２つの同様な論理データ．メモリ
であつて、それらは交互に２つの役割りの１つを果たす
。即ち、それらは現在信号値メモリ３５の役割りと、「
次の信号値」メモリ３６の割割りである。論理シミユレ
ーシヨン装置を更に明瞭に説明するために、これらの役
割りに関して、論理データ・メモリの機能を説明する。
メモリ３５及び３６は論理信号表現を含む。

これらの双方は１０２４個のロケーシヨンを含み、各ロ
ケーシヨンは１つの信号を保持する。メモリ３５に存在
するデータは、シミユレーシヨンで現に存在している論
理信号値である。

論理ユニツト３４はこれらの値を更新し、その結果を「
次の信号値」メモリ３６におく。全ての信号値を更新す
るプロセスは大サイクルと呼ばれる。シミユレーシヨン
は大サイクル単位で進行する。大サイクルの各々は単一
ゲート遅延に対応する。各サイクルの終りに、論理シミ
ユレーシヨン装置は停止してよい。もしそれが停止しな
ければ、前の「次の信号値］メモリは現在信号値メモリ
として指定され、次の大サイクルが実行される。基本プ
ロセツサの他の構成要素は命令メモリ２０２である。

論理ユニツト３４は更新された論理信号値を計算する場
合に命今メモリ２０２を使用する。命今メモリは１０２
４個のロケーシヨンを有し、各ロケーシヨンは１個の１
出力５入カゲートに対応する１個の論理シミユレーシヨ
ン・マシン命◆を含む。各々の論理シミユレーシヨン・
マシン命令は機能コード・フイールド（動作コード・フ
イールドとも呼ばれる）及び５つのアドレス・フイール
ドを含む。

機能コードは実行されるべき論理機能（例えば、ＡＮＤ
，．ＮＯＲ，．ＸＯＲなど）を指定する。これについて
は後に詳細に説明する。５個のアドレス・フイールドは
ゲートに対する入力接続を指定する。

大サイクルを実行するに当つて、論理ユニツト３４は命
今メモリ２０２をアドレス順にアクセスし、各命令を実
行して、現在信号値メモリから取られた５個の指定され
た値について指定された論理機能を実行する。

各命令の実行結果は、命令メモリ中の命令のアドレスに
等しい「次の信号値」メモリ３６中のロケーシヨンにお
かれる。かくて、アドレスＸにおける命令（ゲートを表
わす）はその結果（ゲートの出力を表わす）を「次の信
号値］メモリ３６のアドレスＸに置き、１ゲート遅延だ
け早いゲート出力は現在信号値メモリ３５のアドレスＸ
に存在する。論理ユニツト３４によつて実行される命令
の各実行は小サイクルと呼ばれる。

命令は任意の順序で実行されてよいことに注意すべきで
ある。

即ち、命令メモリにおける各命令の配置は任意である。
これは更新された値が別個のメモリに置かれ、ブランチ
命令、テスト命令等が存在しないからである。これは後
に説明するように基本プロセツサ間で通信を行うに当つ
て重大な結果をもたらす。命令は機能コード及び５個の
アドレスの外に他のフイールドを含む。

これらのフイールドは、「ドツトされた」論理を実行し
、且つ５入力より多い入力を有するゲートをシミユレー
トするために使用される。これらのフイールドが使用さ
れる時、命令実行の順序はもはや全く任意であるとは云
えない。これらのフイールドについては後に説明する。
第１図の基本プロセツサの動作は、４個のＮＡＮＤゲー
トを含む第２図の回路を用いて説明される。

第２図において、ゲートに付された数字は、そのゲート
を表わす命令の命令メモリにおけるロケーシヨンである
。

それらは、シミユレートされたゲート出力を保持する現
在信号値メモリ及び「次の信号値」メモリにおけるロケ
ーシヨンでもある。入力はロケーシヨン５及び６から来
るものと仮定される。シミユレーシヨンに必要な命令メ
モリの内容は、単純化された形で次の表１に示される。

各命令のアドレス３から５まではブランクのままである
。

何故ならば、それらは本実施例において使用されないか
らである。しかし実際には、それらは一定の論理１を含
むアドレスへ設定されてよい（ゲートはＮＡＮＤゲート
であるから）。次の表は、本実施例の４つの大サイクル
について入力０及びｌ及び定義されない他の信号値（米
で示される）から開始した現在信号値メモリの内容を示
す。無定義の値が徐々になくなるのは、どのようにして
論理値がゲートを伝播するかを示す。ここで注意すべき
は、ゲート２の出力は完全にサイクル２で限定されるこ
とである。何故ならば、０入力を有するＮＡＮＤゲート
は他の入力が何であつても１の出力を有するからである
。シミユレーシヨンが命令メモリ・ロケーシヨンの全て
を必要としない時には、論理ユニツトは大サイクル当り
１０２４個の命令より少ない命令を実行してよい。

これは各々の大サイクルを短くし、シミユレーシヨノ速
度を早める。大サイクルの長さは後に詳細に説明するト
ータル・カウント・レジスタによつて制御される。

論理シミユレーシヨン装置全体に対して１個のトータル
・カウント・レジスタが設けられる。それは全ての基本
プロセツサにおける大サイクルの長さを匍卿する。大サ
イクルの長さを制御するためトータル・カウント・レジ
スタを使用することは、基本プロセツサの数が増加して
もシミユレーシヨン速度を早めることができるという効
果を有する。

論理シミユレーシヨン・マシン命令中で指定される論理
機能は、基本プロセツサの他のメモリ（第１図の機能メ
モリ３７）によつて限定される。

機能メモリ３？の他の基本プロセツサ・エレメントに対
する関係は第１図に示される。シミユレーシヨンの間に
基本プロセツサ中で使用される各々の個別的論理機能は
、機能メモリ３７にある各ロケーシヨンの内容によつて
限定される。

各々の命令の機能コード（動作コード）は、その機能を
限定する機能メモリ３７中のアドレスである。論理シミ
ユレーシヨン装置の実施形態において、機能メモリ（第
７Ａ図の論理ユニツト・メモリ２０８に対応する）３７
は１０２４個のロケーシヨンを有する。

各々のロケーシヨンは６４個のビツトを含み、各ビツト
は６入カスイツチング機能を表わす真理表の各エントリ
イに対応する。後に説明するように、第６番目の入力は
５入力より多い入力を有するゲートのシミユレーシヨン
で使用される。機能メモリ中の真理表の値はＯ及び１で
ある。「無定義」の値は、機能メモリが「定義無し」入
力値に応答する時に発生されてよい。例えば、ＡＮＤ機
能への全ての入力が１つを除いて無定義であると仮定す
る。もしその限定された入力が１であれば、出力は無定
義である。もしその限定された入力が０であれば、出力
は限定されＯに等しい。ここで注意すべきは、各命◆の
機能コードは機能メモリ３７中の恣意的ロケーシヨンを
選択するので、命今メモリ２０２と機能メモリ３７との
ロケーシヨンの間には１対１の対応関係がなくともよい
ことである。

更に、機能メモリ３７は命令メモリ２０２及び信号値メ
戸り（現在信号値メモリ３５及び「次の信号値」メモリ
３６）と同じ数のロケーシヨンを有する必要はない。し
かし、命今メモリ中の命令アドレスとその結果が記憶さ
れるアドレスとの間には、１対１の対応関係がなければ
ならない。５入力より多い入力を有するゲート（拡張さ
れた機能）は、基本プロセツサ・論理ユニツトの内部に
ある装置を使用してシミユレートされる。

その関連する内部構成の略図は第３図に示される。第１
図の論理ユニツト３４に含まれる機能評価エレメント（
第３図）は機能メモリ（真理表）を論理値入カヘ適用し
て結果値を出力する。

命令実行の各小サイクルで、機能評価エレメントの出力
は論理ユニツト・アキユムレータに記憶される。機能評
価エレメントへの論理値入力として第６のものが存在す
る。この入カヘ与えられるデータは前の命令の結果（論
理ユニツト・アキユムレータの内容）又は各命令中の即
値データ・フイールドにある内容である。その選択は各
命今の即値選択フラグによつて決定される。Ｏは論理ユ
ニツト・アキユムレータの内容を選択し、１は即値デー
タ・フイールドを選択する。第３図の「Ｘ］を記入した
ボツクスはこの入力選択を示す。５つ又はそれより少な
い入力を有するゲートは、「１」の即値選択フラグを有
する１個の命令によつて表わされる。

使用される機能の限定は第６番目の入力を無視するもの
であるか、５つの入力が使用される時に結果に影響を及
ぼさない値をとらせるものでなければならない。例えば
、即値の論理０は、６入力の０Ｒ機能限定を使用して５
入力のＯＲゲートをシミユレートすることを可能にする
。５入力より多い入力を有するゲートは２個又はそれ以
上の連続する命令によつて表わされなければならない。

第２番目から最後の命今までは、全て第６番目の入力と
して先行する命今の結果出力（論理ユニツト・アキユム
レータの内容）を使用する。先行する命令の結果は「次
の信号値」メモリ３６（第１図）に記憶されるが、シミ
ユレートされるゲートに対応しない。例えば、１５入力
のＮＯＲゲートがシミユレー卜されるものと仮定する。

その入力がロケーシヨン１０１乃至１１５から来るもの
と仮定すれば、適当な命令シーケンスは次の表Ｉに示さ
れる。この表の最初の命◆はその第６番目の入力として
即値である論理０を選択する。他の２つの命今は第６番
目の入力として前の命今の出力を使用するのでそれらの
即値フイールドはＸで示される。示される機能（２つの
ＯＲ及びそれらに続くＮＯＲ）は最後の命◆の出力を１
５個の入力のＮＯＲ機能の結果とする。ここで注意すべ
きは、このようにして５入力より多い機能を計算してい
る一連の命令中では、他の命令が介入してはいけないこ
とである。

何故ならばそれは論理ユニツト・アキユムレータの内容
を毀損することになるからである。拡長された機能をシ
ミユレートするこの方法は、ごく普通の論理機能例えば
ＡＮＤ、０Ｒ１ＮＡＮＤ．．ＮＯＲ．ＥＸＯＲの実行容
易な機能へ分解することに対応する。

機能の必要な分解はＡＮＤ１０Ｒ．ＥＸＯＲの関連ずけ
によつてなされる。例えば、上記の１５入力のＮＯＲで
使用される分解は次のようであつた。もつと一般的な機
能については、必要な分解が存在するにしても、それは
発見するのに困難である。

そのような一般的な機能のシミユレーシヨンは、以下に
説明する「ドツトされた」論理のための論理シミユレー
シヨン装置によつて直截な方法によりなされることがで
きる。「ドツトされた］（又は「ワイヤされた］又は「
ワイヤ結合された」）論理は、ゲート出力を直接に接続
することによつてハードウエア中に形成されるが、これ
は第４図でドノト論理回路及びドツト・アキユムレータ
と記入された論理ユニツトエレメントを使用することに
よつてシミユレー卜され得る。

これらのエレメントは各命今中にある３個のフラグ（ド
ツト保存フラグ、ドツト選択フラグ、ドツト機能フラグ
）によつて制御される。ドツト保存フラグが１である時
、その命令について第１図の論理ユニツト３４の出力と
同じものが該論理ユニツトに含まれるドツト・アキユム
レータ中に記憶される。他の場合には、命令はドツト・
アキユムレータを変更しない。ドツト違択フラグが１で
ある時、「次の信号値］メモリに記憶される値である論
理ユニツトの値は、ドツト論理回路により現在のドツト
・アキユムレータの内容と現在の命令の出力（論理ユニ
ツト・アキユムレータの内容）との機能（ＡＮＤ又はＯ
Ｒ）結果である。この最後の値は、ドツト保存フラグを
用いてドツト・アキユムレータ中に保存されてよい。ド
ツト選択フラグがＯである時、現在の命今による論理ユ
ニツト・アキユムレータの内容は、「次の信号値」メモ
リヘ直接に記憶される。ドツ卜・アキユムレータの現在
の内容との結合は生じない。ドツト機能は実行される「
ドツトされた］論理機能を限定する。

ドツト機能＝０はＡＮＤを選択］し、ドツト機能＝１は
ＯＲを選択する。００は論理０であり１０は論理１であ
ると仮定する。

この反対の約束はドツト機能の意味を逆にする。ドツ卜
機能はドツト選択フラグが１である時にのみアクチブで
ある。１つの例として、３路コレクタ・ドツト（ドツ卜
されたＯＲ）を示す第５図を参照する。

ゲートに付された数字はそのゲートを表わす命今の命令
メモリ・アドレスである。入力に示された数字は入カデ
ータのアドレスであり、出力に示された数”Ｏ字は最終
的なドツト結果として「次の信号値」メモリに置かれる
アドレスである。次の表■はドツテイング（ｄｏｔｔｉ
ｎｇ）によるシミユレーシヨンを行う命今を示す。

使用されない入力はブランクのままであり、即値選択及
び即′ｔ５値フイールドは、この例に関係がないので除
かれている。上記の表の最初の命令はその結果を保存す
る。

そのドツト機能フラグは問題ではない（Ｘで示される）
。何故ならば、そのドツト選択フラグは０であるからで
ある。第２の命令はその結果を最初の命今の保存された
結果とＡＮＤ結合し、それを保存する。ここで通常の用
語「ワイヤされたＯＲは実際には反対の論理の約束を意
味するから、ＡＮＤが使用されることに注意されたい。
更に第３の命令はその結果を保存されたドツテイング結
果とＡＮＤ結合する。その出力は最後のドツトされた論
理結果であり、従つてそれは以後のドツテイングのため
に保存されない。ここで注意すべきは、その出力が相互
にドツトされる２つの命令の間に、いくつかの命今を介
在させてもよいことである。

しかし、これはそれら命今がドツト・アキユムレータを
変更しない場合に限る。これは５入力より多い入力を有
するゲートの間で「ワイヤされた論理］のシミユレーシ
ヨンを可能にする。更に、論理シミユレーシヨン装置の
ドツト論理能力は、５入力より多い入力を有するゲート
をシミユレートする場合にも使用できる。

これは複合機能を実行するゲートをシミユレートするの
に特に有用である。何故ならば、「和の積」又は「積の
和］形式への分解は、使用される表現式の基礎になり得
るからである。個々の命令は分解の第１レベル（いくつ
かの和又は積）を計算し、ドツテイング論理は第２レベ
ル（単一の外側レベルの積又は和）を計算する。前に、
命今メモリ中の命今の順序は重要ではな．いと述べた。

これは論理ユニツト・アキユムレータ及びドツト・アキ
ユムレータを使用する命今のシーケンスについては明ら
かに該当しない。しかし、固定したシーケンスは論理の
ほんの少数をシミユレートするためにのみ必要とされ、
全体とし．てのシーケンスは命今メモリ中に恣意的に置
くことができる。第１図のプロセツサ間スイツチ３３の
主たる機能は、命令結果を発生した基本プロセツサから
命今結果を使用する基本プロセツサへそれを伝達す，こ
とである。

プロセツサ間スイツチ３３は全ての基本プロセツサ１〜
３１と制御プロセツサ３２とを接続する。

プロセツサ間で結果を伝達することは、第１図１゛０に
示されるような基本プロセツサ内の他のメモリを使用す
ることを可能にする。

スイツチを介してプロセツサ間で通信を行う場合のメモ
リの機能を次に説明する。第１図に示されるように、各
々の基本プロセツサは２個の追加的内部論理データ・メ
モリ３８、３９を有する。

これらは前に説明した現在信号値メモリ３５及び「次の
信号値」メモリ３６と類似したものである。メモリ３５
及び３６と同じように、２個の追加的メモリは交互に２
つの役割りの１つを果す。１つは現在信号入カメモリ３
８としての役割りであり、他の１つは「次の信号入力」
メモリ３９としての役割りである。

これらのメモリはＡＩＮメモリ及びＢＩＮメモリとも呼
ばれる。メモリ３５及び３６と同じように、メモリ３８
及び３９は論理信号の表現を含む。これらメモリは共に
１０２４個のロケーシヨンを有し、各ロケーシヨンは１
つの信号を含む。現在信号入カメモリ３８にあるデータ
は現在シミユレーシヨンの途上にある論理信号値であり
、これは他の基本プロセツサによつて発生されたもので
ある。

データは基本プロセツサ命今中の「アドレス源」フラグ
を用いて選択される。命今中の５個のアドレスの各々は
、関連したアドレス源フラグを有する。それがＯである
時、アドレスは現在信号値メモリ３５中のデータを参照
し、それが１である時、アドレスは現在信号入カメモリ
３８中のデータを参照する。かくて、論理機能を実行す
る時に使用されるデータは他のプロセツサから来ること
ができる。大サイクルの過程で、更新された値はプロセ
ツサ間スイツチ３３を介して「次の信号入力］メモリ３
９に置かれる。

そして、各大サイクルの終りに、前の「次の信号入力」
メモリは現在信号入力メモリとして指定される。各基本
プロセツサのスイツチ選択メモリ４０は１０２４個のロ
ケーシヨンを有し、各ロケーシヨンは基本プロセツサの
アドレスを含む。

プロセツサ間スイツチ３３は、更新された論理信号値を
「次の信号値」メモリ３６に置くため、次のようにスイ
ツチ選択メモリ４０を使用する。各命今の結果（基本プ
ロセツサの「次の信号値」メモリ３６中に記憶された値
）は、第１図に示されるように各プロセツサにより常に
プロセツサ間スイツチ３３へ送られる。

更に、全ての基本プロセツサの大及び小サイクル（命令
実行）は同期されている。即ち、全ての基本プロセツサ
はそのＫ番目の命令を同時に実行する。かくして、全て
のプロセツサの結果は、現在信号値メモリ３５及び「次
の信号値」メモリ３６におけるアドレス順序に従つて同
時にプロセツサ間スイツチ３３へ送られる。スイツチ選
択メモリ４０及び［次の信号入力」メモリ３９は、命令
の実行と同期してアドレス順に歩進される。

各小サイクルにおいて、スイツチ３３はスイツチ選択メ
モリ４０の現在のロケーシヨンによつてアドレスされた
基本プロセツサの現在出力をそのスイツチ選択メモリを
有する基本プロセツサへ送る。この出力はその基本プロ
セツサ中の「次の信号入力」メモリ３９の現在ロケーシ
ヨンに置かれる。かくて、もし或る基本プロセツサのス
イツチ選択メモリ４０がロケーシヨンＺにＱを有すれば
、その基本プロセツサは基本プロセツサＱ＜７）Ｚ番目
の出力を受取る。その出力は「次の信号入力」メモリ３
９のロケーシヨンＺに置かれる。次の表Ｖおよびは、プ
ロセツサ命令が表に掲げるようなものと仮定して、第６
図に示すような回路で必要な通信を行うためのスイツチ
選択メモリ４０及び命令メモリ２０２の内容を示すもの
である。表に示される数字は図示されるゲートおよび信
号線に対応する命令乃至データの口ケーシヨンである。
使用されない部分は命令から除かれている。プロセツサ
３はプロセツサ２の４９番目の出力を必要とするから、
表ｖはプロセツサ３の４９番目のスイ゛ンチ選択メモリ
・ロケーシヨン中（こ「２」を有している。

これは必要な値をプロセツサ３の「次の信号入力」メモ
リ３Ｇの４９第目のロケーシヨンに置く。表はプロセツ
サ３の１８番目の命令が第２アドレスで上記ロケーシヨ
ンにアクセスすることを示す。その他の表のエントリイ
も同じようにして引出される。ここで注意すべきは、小
サイクル１８において、プロセツサ１は同時に送信及び
受信を行うことである。即ち、それはプロセツサ２及び
３へデータを送り、プロセツサ３からデータを受取る。
１つの基本プロセツサは２個め他のプロセツサ中で発生
されたデータを必要とし、これら２個のプロセツサは同
じ小サイクル（同じ命令ロケーシヨン）でデータを発生
するものと仮定する。

その場合、必要な通信は行われ得ない。何故ならば、ｌ
ｙ基本プロセツサは各小サイクルで唯１個の他のプロセ
ツサの出力しか受取ることができないからである。

しかし、命令の実行順序は、拡張された機能及び「ドツ
トされた」論理の場合を除いて恣意的であり、従つて命
令はそのような衝突を避けるように命令メモリ２０２中
で揃えることができる。

そのような順序を発見する問題は、スケジユーリング問
題と呼ばれる。スケジユーリング間題は、シミユレート
されるべき各装置について論理シミユレーシヨン装置コ
ンパイラによつて解決されねばならない。

物理的コンポーネントが配置され結線されねばならない
のと了度同じようにして、シミユレートされる論理はプ
ロセツサ間で区分されスケジユールされねばならない。
区分化及びスケジユール化は論理シミユレーシヨン中で
容易に達成される。

最初のＮ個のゲートをプロセツサ１に配置し、次のＮ個
のゲートをプロセツサ２に配置する等の非常に単純な区
分化の場合でも、通信をスケジユールすることができる
。実質的に論理アキユムレータを使用する場合でも、こ
の簡単な区分化を用いて成功裏にスケジユールすること
ができる。論理シミユレーシヨン装置の制御プロセツサ
３２は特に興味のある２つの機能を与える。

それら機能は、（１）信号値を機能群へ組織化し、局所
コンピユータ（シリーズ／１）の１つの入出力動作でも
つて信号値群を論理シミユレーシヨン装置から読出し又
はそこへ書込むことができるようにし、（２）選択され
た信号群が指定された値へセツトされる時、論理シミユ
レーシヨン装置を停止させ旦つ局所コンピユータを中断
させる。最初の機能によつて、入カシーケンスは効果的
に印加され、局所コンピユータは効果的にデータ ，を
集めることができる。

停止中断機能は、シミユレーシヨン中の事象（例えばユ
ーザーによつて限定された事象）又はアレイの読出し又
は書込み要求を局所コンピユータヘ通知する基本的機構
である。これら２つの機能を含む制御プロセツサにつｔ
いて説明する。制御プロセツサ３２は全般的な論理シミ
ユレーシヨン装置の実行を制御する時に使用する２個の
カウンタを含む。

更に、制御プロセツサは、論理シミユレーシヨン装置を
スタート又は停止させる一般的論理シミュレーシヨン装
置制御機能を実行する。

これらは、制御プロセツサを透過方式で利用する局所コ
ンピユータからの指◆により行われる。制御プロセツサ
はスイツチ選択メモリ、出力信号メモリ、入力信号メモ
リ、出力交換メモリ、入力交換メモリ、事象マスク・メ
モリの６個のメモリを含む。

これらメモリの特徴及び機能は次のようである。

制御プロセツサのスイツチ選択メモリ及びそのプロセツ
サ間スイツチ３３に対する接続は、構成及び動作におい
て第１図に示される基本プロセツサのスイツチ選択メモ
リ４０に等しい。データは各々の小サイクルで制御プロ
セツサ３２からプロセツサ間スイツチ３３へ送られ、制
御プロセツサのスイツチ選択メモリは、制御プロセツサ
がデータを各小サイクルで受取る基本プロセツサを決定
する。入力及び出力信号メモリは、プロセツサ間スイツ
チ３３を介して制御プロセツサ３２と基本プロセツサ１
乃至３１との間で伝達される論理データのシンク及びソ
ースとして使用される。

各々のメモリは１０２４個のロケーシヨンを有し、各ロ
ケーシヨンは１つの信号を保持する。論理シミユレーシ
ヨン装置中の他の信号データ・メモリと異なり、入力信
号メモリの内容は装置の内部動作によつては読出されな
い。

それは入出力動作によつてのみ局所コンピユータの主記
憶装置からロードされる。更に、これらメモリのスワツ
ピングは大サイクルの間では起らない。入力及び出力交
換メモリの機能は、入力及び出力信号メモリ中の値の転
送順序を入れ替えることである。

これらメモリの各々は１０２４個のロケ一シヨンに含ま
れる。各々大サイクルで、入力交換メモリは基本プロセ
ツサの命令の実行と同期してアドレス順に走査される。

現在入力交換メモリのロケーシヨンにあるアドレスは、
プロセツサ間スイツチから現在受取られたデータが置か
れる入力信号メモリのアドレスとして使用される。出力
交換メモリも同じように走査される。各ロケーシヨンの
内容は、データがプロセツサ間スイツチ３３へ送られる
出力信号メモリのアドレスとして使用される。Ｚ１ 信号順序のこの入れ替えは、出力信号メモリ中にデータ
が機能的にグループ化されることを可能にし、上記メモ
リを変更するのに必要な局所コンピユータの入出力動作
を最少にする。

例えば、１組のテスト入力は出力信号メモリの連続した
ロケーシヨンに置かれることができ、かつ単一の局所コ
ンピユータ入出力動作でそこに記憶されることができる
。次いで適当な出力交換メモリの内容は、小サイクルで
データをスイツチヘ送ることができる。それらのデータ
は、衝突を起すことなくプロセツサ間の通信ができるよ
うに、スイツチに対してスケジユールされたものである
。制御プロセツサ３２中の事象マスク・メモリは、シミ
ユレーシヨン自体の事象（即ち、或るシミユレートされ
た信号の選択された値へのセツテイング）に応答して論
理シミユレーシヨン装置を停止せしめる。

事象マスク・メモリは１０２４個のロケーシヨンを含み
、各ロケーシヨンは４ビツトより成る。

各ビツトはシミユレートされた信号値のための２ビツト
・コードの個々の値に対応する。第１のビツトはＯＯに
対応し、第２ビツトは０１に対応し、第３ビツトは１０
に対応し、第４ビツトは１１に対応する。事象マスクは
、制御プロセツサ３２の出力及び入力交換メモリと並列
に、大サイクルの１部としてアドレス順序で走査される
。

各々の信号値がプロセツサ間スイツチ３３から受取られ
る時、それは事象マスク・メモリの現在のロケーシヨン
の内容と比較される。もしそのロケーシヨンが信号値に
対応する「１」を含むならば、シミユレーシヨン装置は
現在の大サイクルの終りに停止され、局所コンピユータ
ヘ割込みが与えられる。ここで注意すべきは、事象マス
ク・メモリのロケーシヨンは、信号値が入力信号メモリ
で入れ替えられた記憶順序ではなく、スイツチから受取
られる順序で信号値に対応していることである。

事象マスク・メモリは各ロケーシヨンで１個より多い「
１」を有することができるので、１つの信号の任意の値
はシミユレーシヨン装置は停止され得る。論理シミユレ
ーシヨン装置は大サイクルの終りでのみ停止し、全ての
シミユレートされた信号値の一貫性が保たれるので、停
止及び割込みが生じる前に１個より多い信号値が事象マ
スクのセツト値と一致することができ、従つていくつか
の理由について同時に停止を生じさせる。

この理由により、局所コンピユータはどの信号値が停止
を生じさせたかについて直接の表示を与えられない。そ
の代りに、局所コンピユータ中の制御ソフトウエアは、
どの信号値が停止を生じさせたかを決定するため、入力
信号メモリの内容を読取らねばならない。これは出力交
換メモリの他の使用法があることを示す。即ち、停止を
生じさせることのできる全てのシミユレートされた信号
値は入力信号メモリ中にグループ化することができ、そ
して１つの局所コンピユータ入出力動作によつて読取ら
せることができる。更に、制御プロセツサはレベル・カ
ウンタ１及びレベル・カウンタ２と呼ばれる２個の同じ
ようなカウンタを含む。

それらは共に１６ビツト長である。それらは局所コンピ
ユータ入出力指今によつてロードされることができ、各
々の大サイクルで滅少される。いずれかのカウンタがＯ
に達すると、局所コンピユータが割込まれる。これらの
カウンタはいろいろの目的のために使用されることがで
きる。例えば、１つのカウンタはシミユレートされる装
置の論理サイクル当りの大サイクル（ゲート遅延）を計
数することができ、出力べクトルを収集し、新しい入カ
ベクトルを印加する時間が来た時に、局所コンピユータ
に割込みを生じさせる。他のカウンタはシミユレーシヨ
ンが行われる大サイクルの総数を計数することができる
。第１図のブロツク図で示される論理シミユレーシヨン
装置の詳細について、これから説明する。第７Ａ図乃至
第７Ｄ図は第７図の如く配列されて論理シミユレーシヨ
ン装置の全体を示し、第７Ｅ図は第７Ａ図乃至第７Ｄ図
の説明で使用する波形図である。第７Ａ図、第７Ｂ図を
参照すると、そこには番号１から番号３１までを付され
た３１個のプロセツサが示される。

プロセツサ３１は拡大して示されている。前述した如く
、プロセツサの実際の数は間題ではない。

その数は３１より多くてもよいし少なくてもよい。第７
Ｃ図及び第７Ｄ図には制御プロセツサ３２が示される。
制御プロセツサ３２は後に詳細に説明されるが、前述し
た如く、それは主として結果を累積し且つ論理シミユレ
ーシヨン全体で必要な制御パルスを与えるために使用さ
れる。第７Ａ図において、アドレス・カウンタ２００は
命今メモリ２０２へアドレスを与えるために使用される
。本実施例において、命今メモリ２０２は１０２４個の
ワードを有する。このワード数は１つの例であり、それ
より多い又は少ない数のワードが使用されてよい。実際
には、論理シミユレーシヨン装置の動作において、後の
説明で明らかになるように、命今メモリ２０２中にある
１０２４個のワードの全てが使用されなくてもよい。ワ
ードは命令メモリ２０２から命令レジスタ２０４へ読出
される。装置のパイプライン構造のために、第２の命令
レジスタ２０６が必要とされ、同一ワードがＰ−２ゲー
トパルス（第７Ｅ図参照）によつてそのレジスタヘ読出
される。レジスタ２０６は論理ユニツト・メモリ２０８
及びＡ、Ｂ，．ＡＩＮ．ＢＩＮと表示されたメモリに対
する入カレジスタとして働く。レジスタ２０６の左方部
分は５個のオベランド・アドレスを保持する。レジスタ
の中間部分は制御ビツトを保持し、右方部分は動作コー
ドを保持する。動作コードは、レジスタ２１０の論理ユ
ニツト・メモリ・レジスタヘワードを置くため、論理ユ
ニツト・メモリへのアドレスとして動作する。制御部分
はＰ−１ゲート・パルス（第７Ｅ図）によつてレジスタ
２０６からレジスタ２１０へ通される。Ａ及びＢ及びそ
れらの部分ＡＩＮ及びＢＩＮは特殊のメモリであり、後
に詳細に説明される。Ａ及びＡＩＮはＢ及びＢＩＮメモ
リのいずれかは、レジスタ２１０の論理ユニツト入カレ
ジスタヘ読出され、そこに記憶されることができる。後
に詳細に説明するように、論理シミユレーシヨン装置の
動作「大サイクル」及び「小サイクル」が存在する。「
小サイクル」の間に、命令メモリ２０２中の１個の命今
が読出されプロセスされる。「大サイクル」はこれら「
小サイクル」の１０２４個から成立つてよい。Ａ，．Ｂ
，．ＡｌＮ，．ＢＩＮメモリは交互に使用される。例え
ば、１つの大サイクルの間に、Ａ及びＡＡＩＮメモリが
読出されてよい。次の大サイクルで、Ｂ及びＢＩＮメモ
リが読出される。

Ａ及びＡＩＮメモリとＢ及びＢＩＮメモリとの切替えは
、鎖線によつて示されるスイツチング機構２１２によつ
て達成される。もし或る大ノサイクルで、Ａ及びＡＩＮ
メモリが読出されると仮定すれば、この同じ大サイクル
で、Ｂ及びＢＩＮメモリが書込まれることができる。

Ａ及びＡｌＮメモリが読出される時、これら２個のメモ
リは単一メモリと看做される。Ａ及びＡＩＮメモリは、
オベランド・アドレスの低順位１０ビツトによつてアド
レスされ、上記オベランド・アドレスの高順位ビツトは
読出される実際のメモリ（Ａ又はＡＩＮ）を選択する。
Ａ．Ａ１Ｎ．Ｂ１ＢＩＮメモリが書込まれる時、これら
メモリは別個のメモリと看做され、アドレス・カウンタ
（レジスタ）２１４に含まれる１０ビツトによつてアド
レスされる。これらメモリについては、後に詳細に説明
する。第７Ａ図を参照すると、レジスタ２１０中の情報
はＰ−２ゲート・パルスによつて第７Ｂ図のレジスタ２
１６へ転送される。

これによつて、レジスタ２１６中の情報は第１ステツプ
論理ユニツト２１８へ印加されることができる。この第
１ステツプ論理ユニツト２１８については後に詳細に説
明する。第１ステツプ論理ユニツト２１８の出力及び第
１１、第１２、第１３の制御ビツトはＰ一１ゲート・パ
ルスによつてレジスタ２２０へ転送される。これらのデ
ータは、ゲート・パルスＰ−２によつてレジスタ２２２
へゲートされる。レジスタ２２２は第２ステツプ論理ユ
ニツト２２４の入カレジスタとして働く。第２ステツプ
論理ユニツト２２４は後に詳細に説明される。このユニ
ツトからの出力結果はパルスＰ−１によつて論理ユニツ
ト出力レジスタ２２６へゲートされる。レジスタ２２６
からの情報はＰ−２ゲート・パルスによつてレジスタ２
２８へゲートされる。これらの遅延レジスタは、パイプ
ライン方式が設計中で使用されているため、装置で必要
とされる。レジスタ２２８を出たデータは２つの通路を
通る。１つの通路はケーブル２３０を介してプロセツサ
内へ戻り、スイツチング機構２１２のセツト状態に従つ
てＡ又はＢメモリヘ書込まれることができる。

他の通路はケーブル２３２を介してプロセツサ間スイツ
チ３３へ至る。プロセツサ間スイツチ３３にあるゲート
のセツト状態に従つて、情報は任意の他のプロセツサヘ
ゲートされることができる。情報がプロセツサ間スイツ
チからプロセツサへ転送される場合、それは常にＡＩＮ
又はβＩＮＺ５メモリヘ入れられる。

これについては、後に詳細に説明する。次に第７Ｃ図及
び第７Ｄ図を参照して制御プロセツサ３２を説明する。

制御プロセツサ３２は、他の３１個のプロセツサによつ
て発生された情報 ５を入れ替えかつ累積ずる。更に、
それは事象を追跡し、装置全体を制御するのに使用され
るパルス発生装置の全てを含む。第７Ｃ図において、ア
ドレス・カウンタ２３４は交換命令メモリ２３６をアド
レスするために使用される。交換命今メモリ １２３６
は１０２４ワードを含む。このメモリはＰ−１ゲート・
パルスによつて読出され、メモリ・ワードはレジスタ２
３８に置かれる。レジスタ２３８からの情報はＰ−２ゲ
ート・パルスによつてレジスタ２４０へゲートされる。
レジスタ １２４０はＡ及びＡＩＮメモリの読出し
及び書込みを制御し、かつ第１２図に詳細に示される事
象論理回路へ入力を与える。制御プロセツサ３２のＡ及
びＡＩＮメモリは、他の３１個のプロセツサとば異つた
態様で使用さｚれる。

データは常にメモリＡから読出され、ケーブル２４２を
介してプロセツサ間スイツチヘ行く。プロセツサ間スイ
ツチからのデータはＡＩＮメモリヘ書込まれる。ここで
注意すべきは、プロセツサ間スイツチから来たデータは
、線２４４を介してメモリＡＩＮへ印加されるだけでな
く、事象論理回路への入力となることである。第７Ｄ図
の左方を参照する。

本実施例の論理シミユレーシヨン装置は線２４６へ印加
されるスタートパルスによつて開始される。このパルス
は．０Ｒ回路２４８を通り、シングル・シヨツト（ＳＳ
）２５０をオンにする。これは第７Ｅ図に示されるＣＬ
−１パルスを発生する。ＣＬ−１パルスはアドレス・カ
ウンタ２３４（第７Ｃ図）、２００及び２１４（第７Ａ
図）をリセツトし、スワツプ・スイツチをトリガする。
スワツプ・スイツチはプロセツサ１乃至３１におけるＡ
及びＢメモリを切換えるために使用される。更に、ＣＬ
一１パルスは事象ラツチ２６０を１状態へセツトし、カ
ウント・アツブ・カウンタ２６４をＯヘリセツトするた
めに使用される。ＣＬ−１パルスが消えた後、遅延回路
２５２は出力を出して、シングル・シヨツト２５４をオ
ンにする。それはＣＬ−２パルスを発生するためである
。ＣＬ−２パルスはフリツプフロツプ２５６を１状態へ
セツトし、よつてパルス発生器２５８がオンにされる。
パルス発生器２５８は、第７Ｅ図に示されるように、Ｐ
−１、Ｐ−２、Ｐ−３ゲート・パルスを連続して発生す
る。Ｐ−１及びＰ−２ゲート・パルスは装置のパイプラ
インを歩進するために使用される。Ｐ−３ゲート・パル
スは比較ユニツト２６６の出力をテストするために使用
される。トータル・カウント・レジスタ２６８は、最初
必要な小サイクルの全数をセツトされている。小サイク
ルは３個のゲート・パルスより成る１つのトレインを発
生するのに必要な時間と考えることができる。

換言すれば、それはＰ−１ゲート・パルス、Ｐ−２ゲー
ト・パルス、Ｐ−３ゲート・パルスより成る単一のトレ
インを発生する時間である。トータル・カウント・レジ
スタ２６８は、小サイクルの全数にパイプラインを通し
て最終のデータを走らせるのに必要なサイクル数を加え
た数にセツトされる。カウント・アツプ・カウンタ２６
４はＰ−１ゲート・パルスによつて各小サイクルで増進
される。カウント・アツプ・カウンタ２６４がトータル
・カウント・レジスタ２６８に等しくなつた時、比較ユ
ニツト２６６によつてパルスが発生される。このパルス
はＡＮＤ回路２７０へ与えられる。ＡＮＤ回路２７０は
各小サイクルのＰ−３ゲート・パルスによつてテストさ
れる。この時点で、ＡＮＤ回路２７０によつて発生され
たパルスはフリツフフロツブ２５６へ与えられ、フリツ
プフロツプ２５６はＯ状態へリセツトされる。かくて、
パルス発生器２５８はオフにされる。更に、ＡＮＤ回路
２７０からのパルスは、事象ラツチ２６０をテストする
ためゲート２６２へ印加される。もしラツチ２６０が依
然としてＯ状態にあれば、線２７２上にパルスが発生さ
れる。このパルスはＯＲ回路２４８を介して再びシング
ル・シヨツト２５０をオンにし、新しい大サイクルを開
始させる。もし事象ラツチ２６０が１状態はあれば線２
７４上にパルスが現われる。このパルスは動作の終りを
示す。第７Ｅ図のタイミング・チヤートは残りの図面に
示される回路を説明した後によく理解できよう。次に第
８Ａ図及び第８Ｂ図を参照する。

これらの図面はＡ，．Ｂ，．ＡＩＮ，．ＢＩＮメモリの
詳細な回路を示す。これらのメモリは第７Ａ図に示され
ているが、第８Ａ図及び第８Ｂ図には、それぞれ４個の
メモリを含む５つの群へグループ化されている。１つの
群は第８Ａ図に詳細に示される。

各メモリは１０２４ワードの容量を有し、各ワードは２
ビツト長である。始めに、論理シミユレーシヨン装置が
スタートされる前に、全てのメモリは初期データをロー
ドされる。第７Ａ図のレジスタ２０４中に存在する５個
のオベランド・アドレスは、第７Ａ図の５個のメモリ部
分へ送られ、従つて読出しアクセスがメモリ上で実行さ
れる度に、第７Ａ図のレジスタ２１０へ５つの記憶され
た値が与えられる。

第８Ａ図の左端にあるスイツチ２、７６のセツト状態に
応じて、メモリＡ又はＡＩＮが読出され、メモリＢ又は
ＢＩＮが読出される。ここで注意すべきは、Ａ又はＡＩ
Ｎメモリ、又はＢ又はＢＩＮメモリは単一のメモリとし
て読出されることである。命今レジスタ２０４のオベラ
ンド・アドレス部分の低順位１０ビツトは、Ａ及びＡＩ
Ｎメモリの双方、又はＢ及びＢＩＮメモリの双方をアド
レスするために使用される。

上記オベランド・アドレス部分の高順位ビツト（第１１
番目）は通常のＡ又はＢメモリ、又はＡＩＮ又はＢＩＮ
部分を選択するために使用される。ここで考慮すべき重
要な点は、これらメモリが読出される時、Ａ及びＡＩＮ
メモリ又はＢ及びＢＩＮメモリは単一のユニツトとして
読出されることである。後に説明されるように、メモリ
が書込まれる時はそうではない。これらのメモリが書込
まれる時、それらはアドレス・カウンタ２１４によつて
別個にアドレス ．される。アドレス・カウンタ２１４
は１０ビツトを有する。第７Ａ図のスイツチング機構２
１２は第８Ａ図ではゲート２７８，２８０，２８２，２
８４によつて示される。これらのゲートはスイツチ２７
６によつて制御される。もしスイツチ２７６がＯであれ
ば、ゲート２７８及び２８４は能動化され、メモリＡ又
はＡｌＮは読出され、メモリＢ及びＢＩＮは書込まれる
ことができる。読出し及び書込みパルスはＰ−１パルス
によりゲート２８６を介して第８Ａ図のメモリヘ印加さ
４れる。次に第９図を参照する。

これは制御プロセツサ３２のＡ及びＡＩＮメモリを示す
。これらのメモリは他のプロセツサ中のメモリと同様な
ものであるが、非常に単純な態様で使用される点が異な
る。情報は常にＡメモリから読出され、常にＡＩＮメモ
リヘ書込まれる。メモリの読出し書込みは、ゲート２８
８へ印加されるＰ−１パルスによつてなされる。次に第
１０Ａ図及び第１０Ｂ図を参照する。

これは第１図及び第７Ｃ図及び第７Ｄ図に示されるプロ
セツサ間スイツチ３３の詳細図である。プ口セツサ間ス
イツチはそれ自体のアドレス・カウンタ２９０を有し、
このカウンタはアドレスをスイツチ・メモリ２９２へア
ドレスを与える。メモリ・ワードはＰ−１ゲート・パル
スによつてレジスタ２９４へ置かれ、後にＰ−２ゲート
・パルスによつてレジスタ２９６へ転送される。レジス
タ２９６には各々が５ビツトより成る３２の部分が存在
する。これら部分の各々はデコーダによつて３２本の線
の１本へ解読される。デコーダからの線の群はゲート２
９８、３００、３０２、３０４へ印加される。これらの
ゲートは各小サイクルのＰ−１ゲート・パルスによつて
能動化される。かくて、ケーブル３０６、３０８、３１
０、３１２上には、ゲート３１４、３１６、３１８、３
２０を能動化するパルスが現われる。第１０Ｂ図のケー
ブル及びゲートを検査することによつて、１つのプロセ
ツサから来たデータがＰ−１ゲート・パルスによつてそ
れ自体又は他の任意のプロセツサへゲートされることが
わかる。次に第１１Ａ図及び第１１Ｂ図を参照する。

第１１Ａ図は、レジスタ２１６（第７Ｂ図にも示される
）の情報がどのようにして第１ステツプ論理ユニツト２
１８を参照し、論理ユニツトを適当に制御するゲートへ
どのようにして制御ビツトが導かれるかを示す。第１ス
テツプ論理ユニツト２１８の結果は、レジスタ２１６中
の或る制御ビツトと共に第１１Ｂ図の第２ステツプ論理
ユニツト２２４へ通される。第２ステツプ論理ユニツト
２２４についてはブール論理式が示されているが、この
ユニツトの動作としてそれを理解することに何の困難性
もないことと思われる。第１１Ａ図に示される第１ステ
ツプ論理ユニツト２１８は特殊の論理機能を実行する。
第１ステツプ論理ユニツト２１８の入力は第１１Ａ図に
示されるようにＸ１、Ｘ１／．Ｘ２、Ｘ２′、・・・・
Ｘ６、Ｘ６′、及びｍ。。ｍ０１、ｍｏ２・・・・ｍｏ
３２及びｍ１。、ｍ１１、ｍ１２・・・・ｍ１３２を受
取る。ＡＮＤゲ」ト、ＯＲゲート、インバータなど通常
の論理回路を用いて、次の論理動作が第１ステツプ論理
ユニツト２１８によつて実行される。ｖ●匈ａ−●●ｉ 発生されたａ．ａ′、ｂ．ｂ′・・・・ｅ．ｅ′を使用
して、論理ユニツトは次の動作を実行する。

このようにして発生されたＦＰ値及びｎ１０３２、ｍｏ
。

・・・・・・ｍｏ３１入力を使用して、次の動作が実行
される。最後に第７Ｃ図の事象論理回路の詳細を示す第
１２図を参照する。

事象論理回路の１つの入力はレジスタ２４０のマスク・
フイールドから与えられ、他の入力はプロセツサ間スイ
ツチから与えられる。第１２図に示されるように、レジ
スタ２４０のマスク・フイールドからのデータはプロセ
ツサ間スイツチからのデータと組合わされ、かくてＯＲ
回路３２２の出力は事象ラツチ２６０を「１」状態へセ
ツトするため線３２４上に与えられる。その場合、「事
象」が発生したと呼ばれる。前述した如く、「事象］の
検出は第７Ｄ図の線２７４上に信号を発生する。この信
号は動作の終了を知らせる。換言すれば、それ以上の大
サイクルは必要でない。

今や動作の結果はプロセツサ１乃至３１のＡ、Ｂ，．Ａ
ＩＮ，．ＢＩＮメモリに存在し、プロセツサ３２中のＡ
ＩＮメモリは適当な方法で分析することができる。論理
シミユレーシヨン装置におけるデータの分析はホスト・
コンピユータ及び局所コンピユータの組合せによつて行
われる。局所コンピユータはホスト・コンピユータと論
理シミユレーシヨン装置との間のインターフエイスとし
て働く。

【図面の簡単な説明】

第１図は本発明の原理に従う論理シミユレーシヨン装置
のブロツク図、第２図は第１図に示される装置の動作を
説明するのに使用される論理回路のブロツク図、第３図
は第１図に示される装置のプロセツサで使用される論理
ユニツトの１部を示すブロツク図、第４図は第１図の装
置において「ドツトされた」又は配線された論理を実行
するプロセツサの論理ユニツトの１部を示すブロツク図
、第５図は第１図の装置のプロセツサの説明のために使
用される３路コレクタ回路を示すブロツク図、第６図は
プロセツサ間の通信動作を説明するため第１図の装置に
おけるプロセツサの１部を示す略図、第７図は第７Ａ図
乃至第７Ｄ図の配列を示す図、第７Ａ図、第７Ｂ図、第
７Ｃ図、第７Ｄ図は第１図の論理シミユレーシヨン装置
の詳細を示す図、第７Ｅ図は第７Ａ図乃至第７Ｄ図に示
される論理シミユレーシヨン装置のタイミング図、第８
図は第８Ａ図及び第８Ｂ図の配列を示す図、第８Ａ図及
び第８Ｂ図は第７Ａ図に示されるメモリ回路の詳細図、
第９図は論理シミユレーシヨン装置の制御プロセツサ中
で使用されるメモリの詳細図、第１０図は第１０Ａ図及
び第１０Ｂ図の配列を示す図、第１０Ａ図及び第１０Ｂ
図は論理シミユレーシヨン装置のプロセツサ間スイツチ
の詳細を示す図、第１１図は第１１Ａ図及び第１１Ｂ図
の配列を示す図、第１１Ａ図及び第１１Ｂ図は論理シミ
ユレーシヨン装置におけるプロセツサの論理ユニツトの
動作を示す図、第１２図は第７Ｃ図の事象論理回路の詳
細を示す図である。 １・・・・・・基本プロセツサ、３１・・・・・・基本
プロセツサ、３２・・・・・・制御プロセツサ、３３・
・・・・・プロセツサ間スイツチ、３４・・・・・・論
理ユニツト、３５・・・・・・現在信号値メモリ、３６
・・・・・・「次の信号値］メモリ、３７・・・・・・
機能メモリ、３８・・・・・・現在信号入力メモリ、３
７・・・・・・機能メモリ、３８・・・・・・現在信号
メモリ、３９・・・・・・［次の信号入力」メモリ、４
０・・・・・・スイツチ選択メモリ、２０２・・・・・
・命令メモリ。

Claims (1)

【特許請求の範囲】
1. １ コンピュータの論理動作をシミユレートするため並
   列計算システムにして、論理シミュレーションを実行す
   るための命令及びシミユレートされるべき論理機能を表
   わす情報を記憶する第１メモリ手段、該第１メモリ手段
   から読出された前記命令及び前記情報に従つて処理され
   る論理データ値を記憶する第２メモリ手段、並びに前記
   第１メモリ手段及び前記第２メモリ手段に接続され、前
   記命令の制御のもとに前記情報を用いて前記第２メモリ
   手段の内容を更新する論理ユニット、を各々含む複数の
   基本プロセッサと、前記複数の基本プロセッサの各々へ
   接続され、それらの間で前記論理データ値を転送するプ
   ロツサ間スイッチと、前記プロセッサ間スイッチに接続
   され、前記複数の基本プロセッサの起動及び停止並びに
   シミュレーション結果の取出しを含む全体的な制御を行
   なう制御プロセッサと、を具備する並列計算システム。