JPS60218138A - 事象駆動形アルゴリズムを実行するコンピユータ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔利用分野〕 本発明は、事象駆動形アルゴリズムを実行するコンピュ
ータ装置に関する。

〔発明の背景〕

過去１０年間、コンピュータによる設計は、電子回路の
設計等、多くの分野で一般に行なわれるようになってき
た。実際、今日では、検証（ｖｅｒｉｆ　１ｅａｔｉｏ
ｎ）設計ツールなしで、大規模集積回路を開発すること
は困難で、おそらく経済的にも不可能であろう。

たとえば、多数の素子を有する回路を“ブレッドボード
に組むこと°′は、膨大な作業であり、しかも回路を製
造前に検証しなかった場合、マスクに対してひんばんに
修正を行なわなければならず実際的ではない。

現在、システムをエミュレートするための多く７− のワークステーションまたは他の装置がある。本発明は
、カリフォルニア州ブニーバルのディジー・システム・
コーボレー７ヨン製の商１１ｒＬｏｇｌｃｉａｎＪとい
う名で販売されているワークステーションの１つに関連
して使用される。この従来装置とこの装置が実行するア
ルゴリズムについては、第１図。

第３図および第４図に関して説明される。一般に、本発
明は、専用コンピュータにおいて事象（ｅｖｅｎｔ）駆
動形シミュレーションアルゴリズムを実行する。

シミュレーションアルゴリズムを実行するだめの専用コ
ンピュータを開示した最近の従来例としては次のものが
挙げられる。

（＋）　１９８３年４月、集積回路及びシステムのコン
ピュータによる設計に関するＩ　ＥＥＥ誌のＶｏ　ｌ　
、　ＣＡＤ−２，Ｎｏ−２，アブラモビシ（Ａｂｒａｍ
ｏｖｉｃｉ）民地による「論理シミュレーションマシン
」と題する論文。本発明は、この論文において示された
アルゴリズムと同様のアルゴリズムを実行する。しかし
、本発明で使用しているパーティショニングは、この論
文におけるものとは実質的に異なっている。

８− （ｉｉ）　１９８２年１１月、ＺＹＣＡＤコーポレーシ
ョンのマニュアルに示された「ＺＹＣＡＤ論理算出装置
」と題する論文。この装置もまた本発明とは異なるパー
ティショニングを使用している。さらに、この装置は、
コンピュータがマイクロコードプログラム可能であると
いう本発明におけるフレキンビリティを有していない。

（ｉｉＤ　１９８３年１２月１５日、エレクトロニクス
（Ｅｌｅｃｔｒｏｎｉｃｓ）誌の第１４７頁に示された
ハヮード（Ｈｏｗａｒｄ）民地による「複雑なＶＳＬＩ
論理装置を相互にシミュレートする並列処理」と題する
論文。この論文は、事象駆動形でない別のアルゴリズム
の実行について述べている。また、ここでは、本発明と
は異なるアーキテクチユア及びパーティショニングが使
用されている（なお、本出願人は、この論文を本発明の
従来技術であるとは思わないが、この論文の内容を使用
したコンピュータハ従来存在していると考える）。

〔発明の概要〕

本発明は、集積回路またはデイジタルクステム等のシス
テムをシミュレートする事象駆動形アルゴリズムを実行
するためのコンピュータに関する。

このコンピュータは、第１．第２．第３プロセツサを有
し、本実施例ではこれらはほとんど同じものである。単
方向バスは、これらプロセッサのそれぞれを相互接続し
ている。たとえば、第１プロセツプは信号を第２プロセ
ツサに送シ、第２プロセツサは第３プロセツサに、第３
ブロセツブは第１プロセツサに信号を送る。第１プロセ
ツブは、所定のインターバルで、シミュレートされるシ
ステムの状態を記憶するだめの第１メモリを有している
。実際には、このメモリは、一般的回路の７ミユレー／
ヨンにおいて使用される“ファン　アウト”表も記憶す
る。第２プロセンブのメモリは、システムの各素子の動
作特性の一部（たとえばゲートの真理値表）を記憶する
。第３プロセツサは、システムにおける変化が生じるで
あろうインターバルまたはこれら変化が生じているイン
ターバル（すなわち、あるゲートの出力が変化する時間
）を表わす情報を記憶し、さらに各ゲートに関する遅れ
を記憶する。情報は、これら３つのプロセッサを介して
パイプラインされ、これらプロセッサは、他方のプロセ
ッサから受信した信号に応じて、各メモリの内容で同時
に動作する。

本実施例においては、各プロセッサは、初期設定の際、
マイクロコードによりプログラムされる。

従って、コンピュータは、異なるシミュレーションに対
して最適化されるというフレキシビリティを有している
。

〔実施例〕

以下、添付の図面に基づいて、本発明の実施例について
説明する。

シミュレーションアルゴリズムを実行する本発明ノコン
ピュータは、回路設計をシミュレートするのに判に有効
である。以下の説明において、ライン数等、多くの特定
な記載は、本発明の理解を助けるだめのものであり、本
発明はこれら記載に限定されないことは、当業者には明
白であろう。

また、周知の回路及び構造については、本発明を不必要
に不明瞭なものとしないよう省略する。な１１− お、本発明は回路シミュレーション用の判定のアルゴリ
ズムに関して述べられているが、“プレースメント及び
ルーチングパアルゴリズムのような他のアルゴリズムに
対しても使用できる。

従来のシミュレーションアルゴリズム　センタリング本
発明を理解するために、先ず従来のシミュレーションア
ルゴリズムについて説明する。本発明は、この従来のア
ルゴリズムと同様のアルゴリズムを実行する。

第３図には、２つのＡＮＤゲート７７．７８が示されて
いる。ＡＮＤゲート７７への入力はノード７６．７９で
、かつ訃のゲート７８への入力はノード７２．７３であ
る。ゲート７８の出力はラインすなわちノード７４であ
る。説明上、ゲート７７は２０ユニツトの遅れを有し、
ゲート７８は１０ユニツトの遅れを有していると仮定す
る。

第４図のフローチャートで示したアルゴリズムは、第３
図の回路のような回路をシミュレートするのに使用され
るが、実際には、何百何千ものゲートを有するはるかに
複雑な回路をシミュレート１２− する。

従来技術では、シミュレーションを開始する前に、シミ
ュレートされる回路を、先ず所定の方法で（ディジタル
的に）表示する。この表示では、各ノードの“ファンア
ウト°′（ゲートエントリ表として引用される場合があ
る）が示される。これは、全接続を基本的に示している
。たとえば、第３図においては、ゲート７７の出力（ノ
ード７２）はゲート７８の一方の入力端子に接続してい
るが、このノードに接続した他のゲートがある場合、こ
れらが示される。同様に、ノード７３，７４，７６゜７
９に関し、これらノードに接続した他のゲートも示され
る（第３図にはこのような接続は示されていない）。回
路表示は、各素子の動作特性も含んでいる。ゲート７７
においては、記憶された特性は、両人力が高い（真理値
表で）場合ゲートの出力は高くなり、かつゲート７７は
２０ユニツトの遅れを有していることを衣わす。同様に
、ゲート７８に関し、このゲートのエントリは、両方の
入力が高い場合出力は高くなりかつゲートが１０ユニッ
トの遅れを有していることを表わす。また、全ノードの
状態は、後述するように記憶されかつ更新される。これ
は“ステートアレイ゛°トシて示されている。

シミュレーションは、とこでは“ユニット′°トして示
される時間（たとえば、ｎ５ｅｃ）を表わす所定のイン
ターバルで進行スる。

一般に、シミュレーションには、分析されるシステムを
生かすだめの初期状態すなわち初期入力がある。第３図
の回路において、時間１でライン７９の電位は高くなり
、時間１０でノード７６の電位は高くなシ、かつ時間４
０でノード７３の電位が高くなると仮定する。

第４図における、第１ステツプ８０において、時間をＯ
から１にインクリメントする。ステップ８１において、
時間１で発生する事象をメモリから読出す。時間１にお
いて、ノード７９は高くなる（これはあらかじめ時間１
において記憶される）。

ステップ８２は、ステートアレイを更新し、ノード７９
が現在高いことを表わす。ステップ８３において、ノー
ド７９の“ファンアウト°゛がリストされる。すなわち
、たとえばノード７９が他のゲートの入力に接続されて
いるならば、これら他のゲートの入力が変化したという
ことがメモリに記憶される。ステップ８４は、現在の時
点、すなわち時間１で他の事象があるかどうかを決定す
る。

たとえば、第３図においてはこのような事象はなく、従
ってステップ８５に進む。時間１において生じる他の事
象がある場合には、この時間で生じる全事象について考
察するまでステップ８１〜８４が繰返される。

ステップ８５において、入力が変化した各ゲートについ
て調べる。ゲートのこのリストは、上述したステップ８
３で得られる（なお、上述したアルゴリズムにおいて、
入力が変化したゲートタケが考察される。従って、アル
ゴリズムは“事象（’ｅｖｅｎｔ）駆動形′°であると
言える）。たとえば、ゲート７７０入力が変化した場合
、ステップ８６において、このゲートの出力が考察され
る。ライン７６の電位は、まだ低いため、ゲートからの
変１５− 化はない。従って、ステップ８７の後、ステップ８９に
進む。この時リストにはもうゲートはないので、ステッ
プ８０に戻る。

ステップ８０において、時間は、時間２にインクリメン
トされる。この時間においては待ち行列に入れられて待
機する新しい事象がないので、その時間において記憶さ
れた事象があるまで、時間はインクリメントされる。た
とえば、本実施例では、これは、ノード７６の入力が上
昇する時間１゜において生じる。従って、ステップ８１
は、時間１０においてライン７６の電位が上昇すること
を決定する（事象は“時間゛で記憶嘔れる）。ステップ
８２において、ステートアレイは更新され、ノード７６
が現在高いことを表す（あらがじめ、時間１ｖＣおいて
、アレイは更新されノード７９が高いことを表わしてい
る）。ステップ８３においては、この場合ノード７６′
はゲート７７だけに接続しているので、ゲート７７だけ
から成るファンアウトリストが準備でれる。ステップ８
４では、時間１０において記憶された他の事象がないこ
と１６− を決定し、次のステップ８５に進む。ここでは、ステッ
プ８３においてリストてれたゲートが一度に一つ選択さ
れる。たとえば、ゲート７７が選択され、かつステップ
８６においてその出力が、あらかじ応記憶された特性（
たとえば真理値表）から算出される。この場合ゲート７
７の両人カは高いので、その出力も高い。ステップ８７
においては、出力が変化したので、ステップ８８に進む
。

ゲート７７は２０ユニット時間の遅れを有し、従って、
その出力（ノード７２）は、現在考慮されにおける電位
の上昇を表わす。リストには他のゲートはないので、ス
テップ８０に戻る。

時間１０と時間２９との間には事象は待ち行列に置かれ
ていない。時間３０において、ステップ８１で、ノード
７２の電位は上昇する。ステートアレイは更新され、ノ
ード７２が現在高く（ステップ８２）かつこのノードに
接続１〜だゲート（本実施例ではゲート７８だけ）のリ
ストが作られる　。

ことを表示する。プロセスはステップ８５，８６゜８７
に進み、ゲート７８の出力に変化はなくかつリストには
もうゲートはないので、ステップ８０に戻る。

時間４０において、次の事象がスケジュールされる。こ
の時間、待ち行列は、ノード７３の電位が上昇すること
を表わしている。ステートアレイは更新され、かつこの
場合ゲート７８だけであるファンアウトリストが作られ
る（ステップ８３）。

ステップ８６において、ゲート７８の出力が変化するか
を決定しかつステップ８８において、事象が記憶されて
、時間５０において（ゲート７８に１０ユニツトの遅れ
がめる）ゲート７８の出力電位が上昇することを表示す
る。ここでステップ８０へ戻る。

時間５０において、ステートアレイは更新され、ライン
７４の電位が上昇することを表示する。第３図の回路で
初期状態において、ノード７４に状態変化がいつ発生し
たかを知りたい場合、たとえばディスプレイまたはプリ
ンタにより知ることができる。

実際には、第４図に示したステップは、極めて急速に行
なわれる。たとえば、８０２８６マイクロプロセツプを
使用した場合、各秒ごとに上記何百何千ものステップが
行なわれる。そうでないと、非常に大きな回路ではシミ
ュレーションＶＣかなりの時間（たとえば何分もの時間
）を要してしまう。

本発明のコンピュータは、専用コンピュータにおいて、
第４図に示したアルゴリズムと同様のアルゴリズムを実
行し、汎用マイクロコンピュータによるよりも何倍も速
く７ミユレー／ヨンを行なうことができるものである。

従来の“ロジシャン゛′シミュレータ　センタリング第
１図のライン２５から上には、第４図のアルゴリズムを
実行する従来の論理シミュレータが水式れている。この
シミュレータは、“ロジゾヤン″という商標でディジー
・システム・コーポレーションによシ市販されているワ
ークステーションで動作する。一般に、このステー７ョ
ンは“マルチパス′°であるバス２６を含んでいる。こ
のバスは、１９− ディスクシステム３０、マイクロプロセッサボード（Ｃ
ＰＵ）２７　（部品番号８０８６または８０２８６　）
　。

システムメモリ２８．及びユーザインターフェイス用の
ビデオディスプレイ２９に接続している。

第４図のアルゴリズムは、ＣＰＵ２７により実施される
ソフトウェアにおいて実行される。

本発明では、第４図と同様のアルゴリズムは、ライン２
５の下に示したコンピュータにおいて実行される。ライ
ン２５から上のシステムは、アルコリスムノ実行以外ハ
、シミュレーションマシンにより一般に実施式れる全機
能を行なうマスクコンピュータとして動作する。アルゴ
リズムの実行に関しては、本発明はスレーブコンピュー
タとして動作する。すなわち、その動作はマスクコンピ
ュータによシ指示でれる。

本発明装置の概要　−センタリング 第１図において、本発明のコンピュータは、３つのプロ
セスｖ３９，４０．４１を有している。

プロセッサ３９，４０．４１は、双方向バス５４゜５６
．５５により相互接続され、それぞれマルチ２０− バス３６からのデータ及びアドレスを受信する。

標準１６ビツトバスであるマルチパス３６は、マスタイ
ンターフェイス３４およびスレーブインターフェイス３
５を介してマスクコンピュータのマルチパス２６に接続
されている。これらマルチパスとインターフェイス３４
．３５は、標準的な周知の回路を使用している。本実施
例では、マルチパス３５．３６は同期して作動される。

マルチパス３６は、マルチパスインター７エイスユニツ
ト５８を介して各プロセッサに接続されている。プロセ
ッサは、マルチパス３６と接続している他、プロセッサ
間にリングを形成する単方向バスを介して相互に接続し
ている。第１プロセツサ３９はバス５０によシ第２プロ
センｖ４０に接続し、第２プロセツサ４０はバス５１に
より第３プロセツサ４１に接続し、第３プロセツサ４１
はバス４９により第１プロセツサ３９に接続している。

プロセラ＋ｊ３９，４０．４１は、それぞれメモリ４３
．４５．４６を含んでいる。各メモリは、それぞれ３２
０に一２４ピットワードを記憶する複数のメモリポート
を有している。これらメモリは普通のダイナミック−ラ
ンダム　アクセス　メモリから成っている。

各プロセッサは本実施例においては等しいが、それぞれ
、初期設定において独判のマイクロコードがロードでれ
、従ってそれぞれ異なる機能を実施スル。プロセッサ３
９は“ステートユニット″（ＳＵ）として示はれている
。メモリ４３は上述したステートアレイとファンアウト
表を記憶する。

アクセス＋ｊ４０は算出ユニット（ＥＵ）として示され
、かつそれのメモリ４５は、ゲートの真理値表のような
、シミュレートでれるシステムの素子の動作判性を記憶
する。メモリ４６を有するプロセッサ４１すなわち待ち
行列ユニットすなわちキューユニツ）　（ＱＵ）は、ア
ルゴリズムを駆動する事象やゲートの遅延時間等を記憶
する。

後述するように、各プロセッサは、バス４９゜５０．５
１によりそれらの間でパイプラインされる情報で同時に
動作する。本実施例では、プロセッサは、共通りロック
からの６．７ｍＨｚのクロックレートで動作する。

本発明のコンピュータにおいて使用式れるプロセッサの
説明上述したように、使用されている３つのプロセッサ
は同じものである。第２図に示すように、各プロセッサ
は内部バス６０を有している。このバスハ、マルチパス
インターフェイスユニット５８によりマルチパス３６に
接続している。内部双方向２４−ビットデータバスは、
先入れ先出しくＦＩＦＯ）入力バッファ６５に接続して
いる。このバッファは、他のプロセッサの一つからのデ
ータを受信する。たとえば、第１図のプロセッサ４０の
場合、バッファ６５はバス５０に接続している。このプ
ロセッサは先入れ先出しバッファ６６も含んでいる。こ
のバッファは内部データバス６０を次のユニットに環状
に接続し、たとえばプロセン＋ｊ４０め場合では、バス
５１に接続している。バッファ６６は２５６Ｘ２４ピン
トの“エラスチック”′メモリ（第７ａ図、第７ｂ図、
および第７ｃ図参照）を含んでいる。このメモリは、次
のプロセッサへ送られるデータを一時記憶し、プロセッ
サ間での速度差を補償する。上述したように、プロセッ
サは共通りロックで動作するが、動作を完了するのに特
定のプロセッサが必要とする時間は、関連動作を完了す
るのに他のプロセッサが必要とする時間とは同じではな
い。

メモリアドレスジェネレータおよびインターフェイス論
理のユニット６７は、内部データバス６０をプロセッサ
のメモリに接続している。このユニットは、第８ａ図及
び第８ｂ図に詳細に示でれている。ユニット６７はＲＡ
Ｍ６９からの（ランチ７０を介した）マイクロコードと
、バス６０のアドレスに基づいた２４ピツトアドレスを
形成する。

プロセッサの算術演算は、演算装置（ＡＬＵ６２）によ
り行なわれる。この２４ピツトユニツトハ、関連制御装
置、ラッチ等を有する標準的な市販のＴＴＬ部品（７４
８３８２）である。８×２４ビツトの容量を有するレジ
スタファイル６３も−ｔたバス６０に接続している。こ
れは、読出し及び異なる場所への書込みが同時に行なえ
、かつ標準的な部品（７４ＬＳ６７０　）を使用した普
通のファイルである。

各プロセッサは、そのマイクロコードにより制御される
。このマイクロコードハ、４ＫＸ３６　ヒツトの容量を
有するＲＡＭ６９に記憶されている。これは、初期設定
時にバス３６を介してマスタコンピュータによりロード
される。マイクロコードアドレス及び飛越しくジャンプ
）論理ユニット６８は、ＲＡＭ６９からのマイクロコー
ドインストラクションを選択するためのアドレスを形成
する１２ビツトカウンタを含んでいる。このユニットは
、６．７ｍＨｚの共通りロック源から、カウンタをイン
クリメントするクロック信号を受信する。ＲＡＭ６９の
出力は、インストラクション　デコーダ７１とバス６０
と接続したラッチ７０に送られる（峙殊なインストラク
ションは、プロセッサ間を経て、カウンタを新しいアド
レスに飛越式せることかできるラッチ７０に送られる）
。

インストラクションデコーダ７１は、ａ　レジスタファ
イル、バッファ、メモリアドレスジェネレータ等、プロ
セッサ中の種々のユニットに接続され、代表的にはデコ
ード化マイクロインストラクションで行なわれているよ
うに、これらユニットを制御する。デコーダ７１は、第
６ａ図及び第６ｂ図に示をれている。

初期設定において、マイクロコードが第２図のＲＡＭ６
９にロードきれ（各プロセッサごとに異なる）、かつ各
プロセッサのメモリがプログラムでれる。第３図に示す
ように、回路シミュレーションのため、メモリ４３はス
テートアレイ、すなわち種々のノードの状態及びファン
アウト表を記憶する。算出メモリユニット４５は、各素
子、たとえばゲート７７．７８の物性及びそれらの真理
値表に関する粘性を得る。待ち行列ユニットメモリ４６
は、スケジュールするのに必要な、初期事象を含む全事
象を得るとともに、“時間”に関しこれらを記憶する。

このメモリは、まだゲートの遅延を記憶する。諸プロセ
ッサのメモリは、／ミュレート芒れる回路に関するデー
タをマスクコンピュータから受信する。

本発明のコンピュータは、第５図に示したアルゴリズム
を実行する。プロセッサ４１、すなわち待ち行列ユニッ
トにより実施式れるステップは、第５図の見出しＱＵの
下に示されている。同様に、プロセラｖ３９、すなわち
ステートユニットにより実姉されるステップは見出しＳ
ＵＯ下に示され、かつプロセラｖ４０、すなわち算出ユ
ニットにより実施キれるステップは見出しＥＵＯ下に示
されている。

時間にほぼ対応した所定の（時間）ユニットは、ステッ
プ９４に示すように、待ち行列ユニットによりインクリ
メントされる。各折しい時間において、ステップ９４は
スケジュールされる事象があるかどうかを決定し、もし
ある場合には、それらはステップ９５に示すようにステ
ートユニットに（新しい状態のノードにより）送られる
。この伝送は第１図のバス４９により行なわれる。ステ
ートユニットはステップ９７により示されるように待ち
行列ユニットにより命令されるとおりにそのメモリを更
新する。特定の時間においてスケジュールされた全事象
は、待ち行列ユニットのメモリ２７− から読出され、ステートアレイを更新するためステート
ユニットに送られる。第１図のメモリ４３に示すような
ステートアレイは、メモリ４６からの事象の読出しと同
時に更新される。

ステップ９８に示すように、各タイムインターバルにお
いて待ち行列ユニットのメモリを介して第２パスが行な
われる。ステップ９８において、ステートユニットは、
変化が生じたノードを受ける。この第２パスにおいて、
ステートユニットはこれらノードに接続式れたゲートの
（ファンアウトリストをペースにした）リストを準備す
る。従って、ステートユニットは算出ユニットに、入力
が変化したゲートのリストと、そのゲートからの現在の
出力とその変化を送ることができる（ステップ９９及び
１００）。

算出ユニットは、ステップ１０６，１０７に示すように
、たとえばゲート数、その新しい入力、及び現在の出力
を得、かつ出力変化が生じたかどうかを決定する。出力
変化が生じていた場合、ステップ１０８に示すように、
バス５１を介して新しい出力２８− は待ち行列ユニットのメモリに記憶される。メモリ４６
からプロセラｖ４１は、（各ゲートに関する遅れを記憶
しているので）この新しい出力がいつ生じるかを決定す
ることができる。なお、算出ユニットは、“時間″の観
念を有しておらず、入力が変化したゲートの出力を単に
算出する。

ステップ９８に再び戻り、待ち行列ユニットが、変化し
たゲートに関連した情報をステートユニットに送ってか
ら、ステップ１０９に示すように、何らかのスケジュー
リングが必要であるかどうかを決定する（なお、パイプ
ライン処理のため、待ち行列ユニットは、一つのゲート
の情報をステートユニットに送り、かつ次にステップ１
０９を実行する時に全く異なるゲートの情報を受信でき
る）。

コンプリーティング及びスケジューリング（ステップ１
１０）の後、この時間においてさらに事象があるならば
（ステップ１１１）、ステップ９８に戻る。また、この
タイムインターバルにおいてステートユニットへの転送
がもはやない場合には、ステップ１０９に戻り、算出ユ
ニットからの残りのデ−夕を受信する。必要とされるス
ケジューリングがもはやなく、かつ考察される時間にお
いてもう事象がない場合には、ステップ９４に戻る。

実際には、ステップ９４．９５．９６．９７は非常に急
速に行なわれ、コンピュータの時間のほんの約１０〜２
０％ＬＪ４’ｌＬない。シミュレーションに必要な時間
の大半は残りのステップにある。

マイクロコード　デコーダ マイクロコード　デコーダ（第２図のインストラクショ
ンデコーダ７１）は、第２図のＲＡＭ６９からのマイク
ロコード・インストラクションをデコードし、前述した
ようにプロセッサの一般制御を行なう。第２図のランチ
７０からのマイクロコード・インストラクションは、第
６＆図のライン１２２に送られる。このデコーダにより
、マイクロコード・インストラクションは、第２図の内
部データバス６０用のデータを直接的に指定することが
できる。このデータバスは、第６ｂ図の右手部分に示さ
れている。ライン１２２に入ってくるマイクロコード・
インストラクションは、バッファ１１６．１１７．１１
８に直接的に送られるので、バス用のデータを直接的に
指定できる。

一般に、各マイクロコード・インストラクションは、イ
ンストラクションの種類と、内部データバスにおけるソ
ース及び行き先を表わす全インストラクションの２つの
固定フィールドを表わす４−ピッ）ＯＰコードを含んで
いる。第６ａ図の左上方に示した３−８ピツトデコーダ
１１３は、（ライン１２２における副信号である）ライ
ン１２４の信号からＯＰコードを決定する。デコーダ１
１３は、ピン４，５において妥当信号を受信し、マイク
ロコード・インストラクションが妥当であるかどうかを
表示し、もし妥当でない々らばそれは実行されない（ピ
ン６は常に正電位に接続されている）。

インストラクションの種類は、第６ａ図の上方部分に示
すように、ライン２５から開始するＯＰコードにより選
択でれる。たとえば、インストラクションの種類は、メ
モリ書込み、条件付き飛越し、メモリ読出し、呼び出し
、ＡＬＵ等である。ライン１２６．１２７は判定のゼロ
ＡＬＵ信号を供給し、ライン３１− １２８はパリティ・エラーをクリヤし、かつライン１２
９は、初期設定において先入れ先出しバッファをクリヤ
する。

ＰＬＡ１１４は、各マイクロコード・インストラクショ
ンの行き先を決定し、デコーダ１１５はインストラクシ
ョンのソースを決定する。ＰＬＡｌ　１４は、メモリ読
出し及び書込み信号（ピン５，６）、妥当信号（ピン７
）及びタイミング信号（ピン８）の他、ライン１２２か
らの入力信号を受信する。デコーダ１１５はライン１３
０ニおいてレジスタファイルからのマイクロコード・イ
ンストラクションと、エネーブル・ソース信号（ピン６
）と、ピン５において妥当信号とを受信する。

ＰＬＡｌ　１４とデコーダ１１５からの出力は、第６ａ
図の下方部分に示されている。“Ｄ゛表示、行き先すな
わちデータが“捕獲″されるものであることを表わし、
”ｓ”′表示はソース、すなわち“送り出す゛′データ
であることを表わしている。たとえば“ＳＤＰ””は、
第２図のデータポート（マルチパス）３６からデータを
送ることを光わしている。

３２− ライン１３３，１３４はファイルレジスタに接続し、ラ
イン１３５はビットラッチの飛越し制御論理用で、ライ
ン１３６はマイクロコードアドレスレジスタに接続し、
ライン１３７は飛越し論理用に使用される。

第６ｂ図の下方部分に示したラッテ１２０は、マスクコ
ンピュータにおいて使用されるマイクロプロセッサの割
込み信号を発生するビットアドレス可能ラッチである。

８つの割込みラインの１つは、ジャンパ１３７として示
されているジャンパで選択される。ラッテ１２０の出力
における他のフラッグ信号はマスクコンピュータの８０
８６プロセツブに関して使用され、かつラインＦＬ３　
、　ＦＬ４　、　ＦＬ５に接続している。

バッファ１１９は、技術的にはマイクロコード論理装置
の一部ではない。これは、ライン１３８におけるパリテ
ィエラー、出力及び入カパツファのフル信号及び他のス
テータスフラッグ等の、内部バスＶＣ接続した種々のス
テータスピントを含んでいる。

第１図に関して前述したように、各プロセッサは、環状
の他のプロセッサの１つにデータを供給する。また、各
プロセッサは、異なる機能を実行するので、全プロセッ
サがそれぞれの機能を実行するのに渋する時間は同じで
はない。他のプロセッサがデータの受信に対してレディ
ー状態と々る前に、その他のプロセッサに、プロセッサ
がデータを送るのを阻止するための何らかの補償が必要
である。また、前にも述べたように、第２図のバッファ
６６のように、各プロセッサの出力バッファは、“エラ
スナック′°バッファ（すなわち、拡大可能メモリを有
するバッファ）である。このような各バッファは、最高
２５６の２４−ビットワードを記憶する容量を有してい
る。従ってプロセッサは、データが準備される速度でデ
ータをバッファに送り、さらに、データは、受信するプ
ロセッサにより決定される速度で、バッファから移でれ
る。

第７ａ図、第７ｂ図、および第７Ｃ図において、プロセ
ッサからのデータは、第７Ｃ図の上方部分に示されてい
る内部バス６０を介シてＦＩＦＯバッファに送られる。

次のプロセッサへの出力データはライン５１に送られる
。第７ｃ図のバッファ１４０．１４１，１４２は、ＦＩ
ＦＯバフ７アに入ってくるデータを、記憶する前にバッ
ファし壕だライン５１に送るためこの記憶装置からのデ
ータをバッファする。

ＦＩＦＯバッファのデータは、６つのランダム−アクセ
スメモＩＪ　（ＲＡＭ）　“テンプパ、たとえば第７ｂ
図に示すようなＲＡＭ１４４，１４５，１４６，１４７
，１４８，１４９に記憶てれる。これらスタティックＲ
ＡＭは４にピットの容量を有しているが、本実施例では
、各ＲＡＭの２つのアドレスラインはアースに接続して
いるので、ＲＡＭはＩＫＲＡＭとして使用されている。

各ＲＡＭは、使用される各８−ピットアドレスごとの入
力データをアクセスする。従って、各８−ピットアドレ
スに対して、２４−ビット位置がアクセスきれる。

２つのＲＡＭポインタは、入力データ位置と出力データ
位置を識別するのに使用される。第７ａ図のカウンタ１
５３．１５４は、ＲＡＭにアドレスを供給し、一方カウ
ンタ１５５．１５６は出力データに関するアドレスを供
給する。カウンタ１５３，１５４は、２４−ビットワー
ドがメモリに送られるごとにインクリメントされ、同様
に、カウンタ１５５，１５６は各２４−ピットワードが
メモリから読出されるたびにインクリメントされる。こ
れらカウンタは、ライン１７０における信号で初期設定
時にクリヤでれ、次のプロセッサへのデータの流れは、
ライン１７１の信号で制御され、ＲＡＭに関する読出し
一書込みコマンドは、ライン１７２で受信され、かつカ
ウンタのクロック信号はライン１７４で供給される。

同時にデータを、ＲＡＭ１４４−１４９へ書込んだり、
これらＲＡＭから読出したりはできない。従って、カウ
ンタ１５３　、１５４またはカウンタ１５５，１５６の
いずれかの出力アドレスからの入力アドレスがＲＡＭに
送られる。第７ａ図のマルチプレクサ１５０．１５１は
、ＲＡＭに接続するため入力ポインタまたは出力ポイン
タのいずれかを選択する。

比較器１５８は、入力ポインタと出力ポインタを比較す
る。すなわち、比較器は、カウンタ１５３゜１５４の出
力におけるカウントと、カウンタ１５５゜１５６の出力
におけるカウントとを比較する。これらのアドレスが等
しい場合、データはＲＡＭの同じ位置に送られかつ同じ
位置から読出されている。

これは、バッファがいっばいであるか、または空である
かを意味している。このような状態が生じた場合、第７
ａ図および第７ｂ図の下方部分に示すような論理回路１
６０は、バッファがいっばいであるかまたは空であるか
を決定し、かつバッファがいっばいであるかまたは空で
あるかを表わす信号を発生する（第７ｃ図の右下方部分
）。バッファが空の場合、データがバッファに書込まれ
ることがあっても、バッファからデータを読出すことは
阻止される。逆に、バッファがいっばいの場合、データ
がバッファから読出式れはしても、データをバッファに
書込むことは阻止てれる。

メモリ　アドレス　ジェネレータ 各プロセッサは、第２図に示すようなメモリアドレスジ
ェネレータ及びインターフェイス論理ユニット６７を含
んでいる。前に述べたように、マイクロコードとデータ
バスからの信号との組合せであるアドレスは、各プロセ
ッサのメモリに対して発生される。これは、後述するよ
うにアドレス発生を加速するので、豹に重要なことであ
る。アルゴリズムを実行するには、比較的多くのメモリ
アクセスを必要とするので、アドレスを発生する時間を
節約することは重要である。

各プロセッサのメモリは、いくつかのセクションに分割
嘔れている。マイクロコードは、一つのセクション（ベ
ースアドレス）を選択シ、一方データパスからの信号は
このセクション内でオフセットとして使用でれる。たと
えば、メモリのセクションがアドレス１０００で開始し
、このセクション内の対象の判定位置が３である場合、
プロセッサは１０００と３を加算し、メモリをアクセス
する前にアドレス１００３を発生する。後述するように
、この加算は、マイクロコード　ラインからの“１００
０”と、データラインからの“３°゛を選択することに
より行なわれ、実際の加算を要することなく必要なアド
レスを供給する。

第８ａ図および第８ｂ図において、アドレスジェネレー
タは、データバス６０に接続し、かつライン１２２でマ
イクロコードＲＡＭからのマイクロコードインストラク
ションを受信する。メモリアドレス（ＡＯ〜Ａ２３）は
、ライン１８０に供給され、かつ通常の方法でメモリを
アクセスするためメモリに送られる。

また、第８ａ図に示されている２つのゲートと、メモリ
アドレスのペースセクション用に使用される、第８ｂ図
の左方向に示されている３番目のゲートの、３つのゲー
ト列がある。これらゲートの入力端子は、マイクロコー
ドＲＡＭからのライン１２２とデータバス６０に交互に
接続されている。

マイクロコードＲＡＭからの８つのラインは、ＰＬＡｌ
Ｂｌ、１８２に接続でれている。これらアレイからの出
力は、制御信号として３つのゲート列に接続している。

ゲートの出力は、アドレス信号ＡＩ２〜Ａ２Ｂを発生す
る。マイクロコードインストラクションに応じて、アレ
イ１８１．１８２は、データバスからの３９− ラインか、またはマイクロコードＲＡＭのいずれかをア
ドレス八１２〜Ａ２Ｂのため選択することができる。

データバス６０からのライン（Ｄ４−０１１　）は、バ
ッファ１８３に直接的に接続している。このバッファの
出力は、一般に上述したようなオフセットであるアドレ
ス信号Ａ、〜Ａ□、を供給する。

アルゴリズムを有効に実行するには、メモリ内の構造、
すなわち隣接位置における関連データをグループ分けす
る必要がある。たとえば、各事象に関し、ゲート数、時
間、新しいゲート出力及びリンクが記憶される。ペース
アドレス及びオフセットは、構造を識別するのに使用さ
れる。すなわち４つのアドレスビットは構造内の素子を
識別するのに使用される。第８ｂ図の右方向に示したゲ
ート列からのアドレスビットＡ。−Ａ８は、構造内の素
子を選択する。これらアドレスビットは、ＰＬＡ１８２
から制御されるマイクロコードであり、また、マイクロ
コードまたはデータバスのいずれかから選択可能である
。データラインＤｏ　、　ＤＩ　、　Ｄ２　。

４Ｏ− Ｄ３　及びマイクロコード７　（／ＵＣＯ，ＵＣｌ　、
ＵＣ２゜ＵＣ３は、これらゲートに接続されている。

上述したようなアドレスビットの選択は、メモリをセク
ションへ及びセクションを構造ヘパ−ティジョンするの
にいくつかの制限を有してりる。

たとえば、メモリセクションは、アドレス１００１で開
始することができない。また、アドレスジェネレータに
より使用される選択プロセスにより真の加算を行なうこ
とができないため、オフセットをこのベースアドレスに
加算することができない。

しかし、メモリセクションは、アドレス１０００で開始
し、かつたとえば２４９の４素子構造を有することがで
きる。従ってこのことは、得られる利点に較べれば大し
た制限ではない。

以上のように、本発明は事象駆動形アルゴリズムを実行
するスレーブコンピュータに関している。

このスレーブコンピュータにより実行されるプロセシン
グは、独將の方法でパーティション芒れ、かつ３つのプ
ロセッサにより実施され、アルゴリズムを有効に実行す
る。

【図面の簡単な説明】

第１図は本発明のコンピュータの全アーキテクチャ及び
本発明に関連して使用される従来のコンピュータを示し
たブロック図、第２図は本発明のコンピュータの一部と
して使用されるプロセッサの１つを示したブロック図、
第３図は従来のアルゴリズムを説明するための２つのゲ
ートの概要図、第４図は従来の事象駆動アルゴリズムを
説明するためのフローチャート図、第５図は本発明のコ
ンピュータにより履行される事象駆動アルゴリズムを説
明するだめのフローチャート図、第６ａ図および第６ｂ
図は各プロセッサにおいて使用き八るマイクロコードデ
コーダの概要図、第７ａ図、第７ｂ図、および第７Ｃ図
は各プロセッサにおいて使用てれる先入れ先出し出力バ
ッファの概要図、第８ａ図および第８ｂ図は各プロセン
サにおいて使用されるメモリアドレスジェネレータの概
要図である。 ２６．３６・・・・マルチパス、３９，４０　。 ４１・・・・プロセッサ、４３，４５．４６・・・・メ
モリ、５８・・・・マルチパス・インターフェイスユニ
ット、６２・・・・ＡＬＵ、６３・・・・レジスタファ
イル、６５・・・・ＦＩＦＯ人カバソファ、６９・・・
・マイクロコー）”　ＲＡＭ、７７　。 ７８・・・・ゲルト、１１３．１１５・・・・デコーダ
、１１４・・・・ＰＬＡ、１１６，１１７，１１８・・
・・バッファ、１４０，１４１，１４２・・・・バッフ
ァ、１４４，１４５゜１４６．１４７，１４８，１４９
・・・・ＲＡＭ、１５３，１５４，１５５゜１５６・・
・・カウンタ。 １’出願人　ディジー・システムズ・コーポレー／ヨン
代理人　山川政樹（Ｉジ・２名） ４勿δ６

Claims (1)

1. 【特許請求の範囲】 （１）コンピュータ装置の全制御を行ないかつユーザ　
   インターフェイスを行なうマスク・コンピュータと；上
   記マスク・コンピュータの制御のもとて事象駆動形アル
   ゴリズムを実行し、かつ上記アルゴリズムの所定のステ
   ップをそれぞれ実行する複数のプロセッサを含む、マイ
   クロプログラム可能ナスレープ・コンピュータと；上記
   マスク・コンピュータ及びスレーブ・コンピュータとの
   間のインターフェイスを行なうインターフェイス装置と
   から成り；上記事象駆動形アルゴリズムを有効に実行す
   ることを性徴とする、事象駆動形アルゴリズムを実行す
   るコンピュータ装置。 （２、特許請求の範囲第１項記載のコンピュータ装置に
   おいて、マスク・コンピュータは第１バスを含ミ、スレ
   ーブ・コンピュータは第２バスを含み、上記第１及び第
   ２バスはインク」７エイス装置を介して接続され、かつ
   上記第２バスは複数のプロセッサのそれぞれに接続され
   ていることを萄徴とするコンピュータ装置。 （３）　４＋！ｉ許請求の範囲第２項記載のコンピュー
   タ装置において、複数のプロセッサは、単方向バスによ
   り環状に相互接続てれていることを萄徴とするコンピュ
   ータ装置。 （４）竹許請求の範囲第３項記載のコンピュータ装置に
   おいて、各プロセッサは、データバス及びメモリと、上
   記データバスとメモリとの間に接続でれたメモリアドレ
   スジェネレータとを有し、上記ジェネレータによシ上記
   データバスとマイクロコード記憶装置からの信号の組合
   せであるアドレスが上記メそりに供給されることを性徴
   とするコンピュータ装置。 （５）第１バスに接続されて、コンピュータ装置の全制
   御を行ないかつユーザインターフェイスを行す’＞マス
   タ・コンピュータと；第２バスと；上記第１バスと第２
   バスとの間を接続するインターフ　□エイス装置と；上
   記マスタ・コンピュータの制御のもとて事象駆動形アル
   ゴリズムを実行し、上記第２バスにそれぞれ接続されか
   つ上記アルゴリズムの所定のステップをそれぞれ実行す
   る複数のプロセッサを含むスレーブ・コンピュータとか
   う成り；上記アルゴリズムを有効に実行することを特徴
   とする、事象駆動形アルゴリズムを実行するコンピュー
   タ装置。 （６）　特許請求の範囲第５項記載のコンピュータ装置
   において、各プロセッサはマイクロコード・インストラ
   クションを記憶するマイクロコード記憶装置を含み、上
   記記憶装置はマスク・コンピュータからプログラムをれ
   ることを特徴とするコンピュータ装置。 （７）特許請求の範囲第６項記載のコンピュータ装置に
   おいて、複数のプロセッサは、単方向バスを介して環状
   に相互接続てれていることを特徴とするコンピュータ装
   置。 （８）特許請求の範囲第７項記載のコンピュータ装置に
   おいて、各プロセッサは、拡大可能なメモリを有する先
   入れ先出しバッファを有することを特徴とするコンピュ
   ータ装置。 （９）特許請求の範囲第５項または第８項記載のコンピ
   ュータ装置において、各プロセッサは、メモリアドレス
   ジェネレータを介して相互接続てれたデータバス及びメ
   モリを有し、上記アドレスジェネレータはマイクロコー
   ド記憶装置に接続され、かつ上記データバスとマイクロ
   コード記憶装置とからの信号の組合せであるアドレスを
   、マイクロコー　ドインストラクションの関数として発
   生することができることを特徴とするコンピュータ装置
   。 （１０）事象駆動形アルゴリズムの所定のステップをそ
   れぞれ実行する複数のプロセッサから成り、上記プロセ
   ッサのそれぞれは；データバスと；上記データバスに接
   続てれた演算論理装置と；上記演算論理装置とデータバ
   スに接続され、上記プロセッサの動作を制御するアイク
   ロコード記憶装置及びデコーディング装置と；メモリと
   ；上記データバスと上記メモリとの間に接続でれ、かつ
   上記マイクロコード記憶装置に接続され、さらに上記デ
   ３− 一タパスと上記マイクロコード記憶装置とからの信号の
   組合せであるアドレスを、上記マイクロコード記憶装置
   からのインストラクションに基づいて、上記メモリに供
   給するメモリアドレスジェネレータとから成り；上記ア
   ルゴリズムを有効に実行することを特徴とする、システ
   ムをシミュレートする事象駆動形アルゴリズムを実行す
   るコンピュータ。 （１１）　特許請求の範囲第１０項記載のコンピュータ
   において、各プロセッサは、単一方向バスを介して環状
   に相互接続式れていることを特徴とするコンピュータ。 （１２、特許請求の範囲第１１項記載のコンピュータに
   おいて、各プロセッサは、他のプロセッサへの接続を行
   表う、拡大可能なメモリを有する先入れ先出しバッファ
   を含んでいることを特徴とするコンピュータ。 （１３）第１．第２及び第３プロセンブを有し、上記第
   ２プロセツサは上記第１プロセツサからの信号を受信す
   るよう接続され、上記第３プロセツサは４− 上記第２プロセツサからの信号を受信するよう接続され
   、上記第１プロセツサは上記第３プロセツサからの信号
   を受信するよう接続式れ；上記第１プロセツサは、複数
   の所定のインターバルでシステムの素子の状態を記憶す
   る第１メモリを有し；上記第２プロセツプは、事象に関
   する上記システムの素子の動作特性を記憶する第２メモ
   リを有し；上記第３プロセツサは変化が発生する上記イ
   ンターバルごとに上記変化を表わす、上記システムの素
   子への情報を記憶する第３メモリを有し；上記第１．第
   ２および第３プロセツサは、上記第２゜第３．第１プロ
   セツサから受信した信号に応じて各メモリの内容で動作
   するよう接続され；事象駆動形シミュレーションアルゴ
   リズムを有効に実行することを特徴とする、システムを
   シミュレートする事象駆動形アルゴリズムを実行するコ
   ンピュータ。 （１４）特許請求の範囲第１３項記載のコンピュータに
   おいて、第３メモリも、素子のある動作特性を記憶する
   ことを特徴とするコンピュータ。 （１５）　Ｍ許請求の範囲第１３項記載のコンピュータ
   において、各プロセッサは：バスと；上記バスに接続さ
   れた先入れ先出し入力バッファと；上記バスに接続され
   た先入れ先出し出力バッファと；上記バスに接続された
   演算論理装置と；上記バスに接続されマイクロコードイ
   ンストラクションを記憶するマイクロコード記憶装置と
   ；上記マイクロコード記憶装置に接続され上記マイクロ
   コード記憶装置からのインストラクションをデコードす
   るデコーダ装置と；上記バスとメモリとの間に接続され
   メモリアドレスを発生するアドレス発生装置とから成る
   ことを特徴とするコンピュータ。 （１６）　％許請求の範囲第１５項記載のコンピュータ
   において、アドレス発生装置は、マイクロコード記憶装
   置に接続され、上記記憶装置の制御のもとで動作し、バ
   スからの信号とマイクロコード記憶装置からの信号との
   組合せであるメモリアドレスを生じることを特徴とする
   コンピュータ。 （１７）特許請求の範囲第１３項または第１６項記載の
   コンピュータにおいて、上記コンピュータの動作を制御
   する制御コンピュータを有し、上記制御コンピュータは
   ユーザにインターフェイスヲ与よる装置を有しているこ
   とを特徴とするコンピュータ。