DE3112693A1 - Modular aufgebautes dezentrales datenverarbeitungssystem - Google Patents
Modular aufgebautes dezentrales datenverarbeitungssystemInfo
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Description
il J
EP/Sp/Hi/2208 ^ 30. März 1981
Modular aufgebautes dezentrales Datenverarbeitunqssystem
Die Erfindung betrifft ein modular aufgebautes-dezentrales Datenverarbeitungssystem,
das eine Vielzahl von Rechner-Modulen, eine Vielzahl von Peripherie-Modulen sowie Hauptspeicher enthält, wobei
Rechner-Module und Peripherie-Module komplexe Systeme sein können.
In der Datenverarbeitung sind oft Aufgaben zu lösen, die sehr einausgabeintensiv
oder dialogorientiert sind. Für derartige Anwendungen kommen häufig Datenverarbeitungssysteme zum Einsatz, die aus einer
Vielzahl von Prozessoren aufgebaut sind, welche zusammen mit Hauptspeichern an einem Bus-System betrieben werden. Derartige Datenverarbeitungssysteme
weisen Betriebssysteme auf, die ganz oder teilweise zentralisiert und hierarchisch strukturiert sind, d. h. es
sind in einem festen Rahmen Master-Slave-Zuordnungen getroffen. Damit
steht einem modularen Hardware-Aufbau ein relativ starres Betriebssystem
gegenüber, in dem zwar in der Regel die Erweiterbarkeit des Datenverarbeitungssystems in einem vorgegebenen Rahmen bis zu einer
maximalen Größe berücksichtigt ist, das aber bei Erweiterungen darüber hinaus mit relativ hohem Aufwand geändert werden muß.
Derartige Betriebssysteme sind aufgrund ihrer Komplexität fehleranfällig
und enthalten oft ungewollte Abhänigkeiten ihrer Komponenten untereinander, so daß sich die Änderung einer Komponente auf andere Komponenten
auswirkt. Neben diesem erheblichen Nachteil ist ein weiterer Nachteil darin zu sehen, daß, um eine Erweiterbarkeit des Systems zu
ermöglichen, ein entsprechend vorbereitetes Betriebssystem verwendet werden muß, wodurch für kleine Systeme unnötig hohe Kosten entstehen.
Weiterhin nachteilig ist es, wenn die Erweiterung eines Datenverarbeitungssystems
eine Änderung des Betriebssystems erforderlich macht, da daraus ebenfalls hohe Kosten resultieren. Der Umstand, daß die
genannten Mehrprozessor-Systeme nur in einem vorbestimmten festen Rahmen bis zu einer maximalen Größe erweitert werden können, ist ebenfalls
als Nachteil zu werten.
-6-
■:- -: .Γ:":;.·::; : 3112593
Aufgabe der Erfindung ist es deshalb, ein Datenverarbeitungssystem
anzugeben, das neben einem streng modularen Hardware-Aufbau ein streng
modular aufgebautes Betriebssystem beinhaltet und somit prinzipiell unbegrenzt erweiterbar ist, ohne daß das Betriebssystem geändert
werden muß.
Gelöst wird die Aufgabe durch die kennzeichnenden Merkmale des Patentanspruches
1. Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Die Vorteile, die sich aus den im Patentanspruch 1 gekennzeichneten
Merkmalen des Datenuerarbeitungssystems ergeben, sind insbesondere darin zu sehen, daß, durch die konsequente Aufteilung des Betriebssystems
auf selbständige, gleichberechtigte Rechner-Module und selbsständige,
gleichberechtigte Peripherie-Module, die zusammen mit Hauptspeichern an einem gemeinsamen, asynchronen, bidirektionalen Bus-System
betrieben werden und untereinander kommunizieren können, eine modulare Erweiterbarkeit ohne Anpassung des Betriebssystems gegeben
ist.
Durch die Merkmale der Unteransprüche 2 und 3 werden Busanschlußwerke
für Rechner-Module, Peripherie-Module und Hauptspeicher gekennzeichnet, die in ihrem Hardware-Konzept gleich sind. Es ergeben
sich so in Verbindung mit den in den Unteransprüchen 4, 8 und 9 gekennzeichneten
Merkmalen einheitliche, logische Schnittstellen zwischen den lokalen Bussen der Rechner- bzw. Peripherie-Modulen und dem gemeinsamen
Bus-System, die eine einheitliche Kommunikation auf einer relativ hohen logischen Ebene ermöglichen.
Die Unteransprüche 5 bis 7 kennzeichnen eine Busvergabe-Strategie,
die den konsequenten, dezentralen Aufbau aus selbständigen, gleichberechtigten Modulen dadurch unterstützt, daß auch die Busvergabe
dezentral von den einzelnen Modulen selbst gesteuert wird.
-7-
Die mit den Merkmalen des Unteranspruches 8 erzielten Vorteile bestehen
darin, daß, durch die vollständige Aufteilung des Betriebssystems auf spezialisierte Module, die nur den Teil des Betriebssystems
beinhalten, den sie zur Erfüllung ihrer Funktion und zur
Durchführung einer einheitlichen Kommunikation benötigen, die einzelnen Module weniger komplex und damit weniger fehleranfällig sind und^in
gut strukturiertes, homogenes System bilden, wobei durch die Merkmale des Unteranspruches 16 die genannten Vorteile noch besser ausgenutzt
werden.
Durch die Merkmale der Unteransprüche 8 bis 10 ergibt sich die Möglichkeit,
Aufgaben, die ein Modul nicht selbst lösen kann, durch diesen auf einfache Weise, d. h., auf einer hohen logischen Ebene,
an einen anderen dafür spezialisierten Modul zu übergeben.
Die Unteransprüche 11 und 12 kennzeichnen Merkmale, die eine Erweiterung
des Systems ermöglichen, ohne das Betriebssystem zu ändern oder anzupassen.
Mit den Merkmalen des Unteranspruches 13 ist in besonders vorteilhafter
Weise die Möglichkeit gegeben, jede beliebige Systemanordnung ohne Eingriff des Bedieners automatisch zu starten und in einen
Zustand zu bringen, in dem Anwenderprogramme abgearbeitet werden können.
Die in den Unteransprüchen 14 und 15 gekennzeichneten Merkmale erlauben
eine bessere Auslastung des Systems.
Ein Ausführungsbeispiel des erfindungsgemäßen Datenverarbeitungssystems ist im Folgenden unter Zuhilfenahme der Zeichnungen näher
erläutert. Es zeigen:
Fig. 1 eine Grundkonfiguration des Datenverarbeitungssystems ;
Fig. 2 das Bus-System mit den Anschlüssen an einen Modul sowie einen Hauptspeicher;
-8-
Fig. 3 ein Modul-Anschlußu/erk;
Fig. 4 die Anschlüsse eines aktiven Modul-Anschlußsteueru/erkes
an das Bus-System;
Fig. 5 die Anschlüsse eines passiven Modul-Anschlußsteueru/erkes
an das Bus-System;
Fig. 6 ein Speicher-Anschlußu/erk;
Fig. 7 die Anschlüsse eines Speicher-Anschlußsteueru/erkes an das.
Bus-System;
Fig. 8 einen Busabschluß; Fig. 9 zwei über Buskoppler verbundene Systeme;
Fig. 10 z\i/ei Buskoppler mit den dazugehörigen Busanschlüssen und
Fig. 11 einen Teil eines Systems mit den in Hauptspeichern abgelegten
zentralen Tabellen.
-9-
- ι 1 -
ϋ ι i _
- 9-
Fig. 1 zeigt eine mögliche Grundkonfiguration eines modular aufgebauten
Datenverarbeitungssystems. Über einen gemeinsamen Bus-System 1 sind Rechner-Module 2, Peripherie-Module 3 und Hauptspeicher
4 miteinander verbunden. Die Rechner-Module 2 und die Peripherie-Module 3 enthalten jeweils einen Prozessor 5 sowie ein Modul-Anschlußwerk
6, die Peripherie-Module 3 weisen darüberhinaus Schnittstellen 7 für Peripherie-Geräte 8 auf, wobei Schnittstellen 7 und
Peripherie-Geräte 8 bei den verschiedenen Peripherie-Modulen 3 verschieden sein können.
Bus-System
Das in Fig. 2 gezeigte Bus-System 1 besteht aus einem Adreßbus 12,
einem Datenbus 13, einem Bus für Rückmeldesignale 14 und einem Steuerbus 15.
An dieses Bus-System 1 sind, wie in Fig. 1 gezeigt, Rechner-Module
2, Peripherie-Module 3 sowie Hauptspeicher 4 angeschlossen. Der Anschluß erfolgt bei Rechner-Modulen 2 und bei Peripherie-Modulen
auf die gleiche Weise über jeweils ein Modul-Anschlußwerk 6. An den aktiven Teil 6a des Modul-Anschlußwerkes 6 sind über Leitungen A
der Adreßbus 12, über Leitungen B der Bus für Rückmeldesignale 14
und über Leitungen C der Steuerbus 15 angeschlossen. Der passive Teil 6b des Modul-Anschlußwerkes 6 ist über Leitungen E mit dem
Adreßbus 12, über Leitungen F mit dem Bus für Rückmeldesignale 14
sowie über Leitungen G mit dem Steuerbus 15 verbunden. Der Anschluß des Modul-Anschlußwerkes 6 an den Datenbus 13 über die Leitungen D
ist sowohl dem aktiven Teil 6a als auch dem passiven Teil 6b zugeordnet.
Die Hauptspeicher 4 sind über jeweils ein Speicher-Anschlußwerk 11,
das nur einen passiven Teil enthält, an das Bus-System 1 angeschlossen.
-10-
Die Verbindung zum Datenbus 13 erfolgt über Leitungen H, zum Adreßbus
12 über Leitungen I, zum Bus für Rückmeldesignale 14 über Leitungen
J und zum Steuerbus 15 über Leitungen K.
Die passiven Teile 6b der Modul-Anschlußwerke 6 enthalten Modul-Register
18, die zusammen mit dem Speicher 19 einen gemeinsamen AdreQraum bilden.
Alle Modul-Anschlußwerke 6 bzw. Speicheranschlußwerke 11 sind für
alle Module 2, 3 bzw. alle Hauptspeicher 4 gleich ausgeführt und werden nachfolgend unter Zuhilfenahme der Fig. 3, 4, 5, 6 und 7
näher beschrieben.
In Fig. 3 sind das Bus-System 1, bestehend aus Adreßbus 12, Datenbus
13, Bus für Rückmeldesignale 14 und Steuerbus 15 sowie ein Modul 2, bestehend aus Modul-Anschlußu/erk 6 und Prozessor 5, dargestellt.
Die wichtigsten Bestandteile des Modul-Anschlußwerkes 6, deren Verbindungen
untereinander bzw. zum Bus-System 1 und zum Prozessor-Bus 20 sind im folgenden näher erläutert.
Ein zum aktiven Teil 6a des Modul-Anschlußwerkes 6 gehörendes Adreßregister
21 ist über Leitungen A mit dem Adreßbus 12 und über Leitungen 22 mit dem Prozessor-Bus 20 verbunden. Ein aktives Modul-Anschlußsteuerwerk
23 ist über Leitungen B an den Bus für Rückmeldesignale 14 über Leitungen C an den Steuerbus 15 sowie über Leitungen 24 an
den Prozessor-Bus 20 angeschaltet und weist darüberhinaus über Leitungen 25 eine Verbindung zu einem Status-Register 26 auf, das seinerseits
mit dem Prozessor-Bus 20 über Leitungen 27 und mit dem passiven Modul-Anschlußsteuerwerk 29 über Leitungen 28 zusammengeschaltet ist.
-11-
Vom Datenbus 13 führen Leitungen D zu einer Datenrichtungssteuerung
30, die über Leitungen 31 mit einem Datenausgangsregister 32, über
Leitungen 33 mit einem Dateneingangsregister 34 und über Leitungen
mit den Modulregistern 36 verbunden ist. Das Datenausgangsregister verbinden Leitungen 37 und das Dateneingangsregister 34 Leitungen 38
mit dem Prozessor-Bus 20. Über Leitungen E ist der Adreßbus 12 an
en/
ein Adreßpuffer 39 angeschlossen, der zum passiven Teil 6b des Modul-Anschlußu/erkes 6 gehört. Ein erster Teil 40 der Speicherstellen des Adreßpuffers 39 ist über Leitungen 41 auf einen Komporator 42 geführt, der über Leitungen 43 eine Verbindung zu einem Schalter-Array 44 aufweist, mit dem die Modul-Adresse eingestellt wird und das über Leitungen 60 mit dem Prozessor-Bus 20 verbunden ist. Ein zweiter Teil 45 der Speicherstellen des Adreßpuffers 39 ist über Leitungen 46 mit einem UND-Gatter 47 verbunden, dessen Ausgang über eine Leitung 48 an den Komporator 42 angeschlossen ist. Über eine Leitung 49 steuert der Komporator 42 das passive Modul-Anschlußsteuerwerk 29 an. Ein dritter Teil 50 der Speicherstellen des Adreßpuffers 39 ist mit Leitungen 51 und der Prozessor-Bus 20 über Leitungen 52 auf eine Richtungssteuerung 53 geführt, die über Leitungen 54 mit den Modul-Registern 36 verbunden ist. Das passive Modul-Anschlußsteuerwerk 29 weist über Leitungen F eine Verbindung zum Bus für Rückmeldesignale und über Leitungen G eine Verbindung zum Steuerbus 15 auf, ferner were! über Leitungen 56 die Richtungssteuerung 53 und über Leitungen 55 die Modul-Register 36 angesteuert.
ein Adreßpuffer 39 angeschlossen, der zum passiven Teil 6b des Modul-Anschlußu/erkes 6 gehört. Ein erster Teil 40 der Speicherstellen des Adreßpuffers 39 ist über Leitungen 41 auf einen Komporator 42 geführt, der über Leitungen 43 eine Verbindung zu einem Schalter-Array 44 aufweist, mit dem die Modul-Adresse eingestellt wird und das über Leitungen 60 mit dem Prozessor-Bus 20 verbunden ist. Ein zweiter Teil 45 der Speicherstellen des Adreßpuffers 39 ist über Leitungen 46 mit einem UND-Gatter 47 verbunden, dessen Ausgang über eine Leitung 48 an den Komporator 42 angeschlossen ist. Über eine Leitung 49 steuert der Komporator 42 das passive Modul-Anschlußsteuerwerk 29 an. Ein dritter Teil 50 der Speicherstellen des Adreßpuffers 39 ist mit Leitungen 51 und der Prozessor-Bus 20 über Leitungen 52 auf eine Richtungssteuerung 53 geführt, die über Leitungen 54 mit den Modul-Registern 36 verbunden ist. Das passive Modul-Anschlußsteuerwerk 29 weist über Leitungen F eine Verbindung zum Bus für Rückmeldesignale und über Leitungen G eine Verbindung zum Steuerbus 15 auf, ferner were! über Leitungen 56 die Richtungssteuerung 53 und über Leitungen 55 die Modul-Register 36 angesteuert.
Der Bus für Rückmeldesignale 14 sowie der Steuerbus 15 und ihre Verbindungen
C, B, zum aktiven Modul-Anschlußsteuerwerk 23 eines Modul-Anschlußwerkes
6 sind in Fig. 4 gezeigt. Die Leitungen 57, 58, 59 bilden den Bus für Rückmeldesignale 14, auf den die Rückmeldesignale
eines angesprochenen passiven Modul-Anschlußsteuerwerkes übertragen werden. Der Steuerbus 15 wird durch die Leitungen 61-67 gebildet. Die
Aufgabe der Leitungen 61, 62, 63 und 67 ist es, in Verbindung mit den aktiven Modul-Anschlußsteuerwerken 23 die Busvergabe zu steuern.
31Ί 2693
Die Anforderung des Busses erfolgt dabei durch Leitungen 62. Über
Leitungen 61, 61 „ wird der Zugriff zum Bus erreicht und über
Leitungen 61 , wieder abgegeben. Über die Leitung 67 kann verhindert werden, daß die Verbindung nach erfolgtem Transfer aufgehoben
wird. Weitere Aufgaben der Leitung 67 werden später erläutert. Die Leitungen 64 und 65 sind Synchronsignal-Leitungen. Leitung 64
überträgt den Master-Synchronsignal, Leitung 65 den Slave-Synchronsignal.
Die Information, ob gelesen oder geschrieben werden soll, wird durch die Leitung 66 weitergegeben.
Wie aus Fig. 4 hervorgeht, sind mit Ausnahme der Leitung 63 die
Leitungen 57-59 bzw. 61-67 über Leitungen 57a-59a bzw. 61a-67a mit dem aktiven Modul-Anschlußsteuerwerk 23 verbunden. Die Funktion
der Leitung 63 wird später beschrieben.
Fig. 5 zeigt die Leitungen 57-59 und 61-67, die den Bus für Rückmeldesignale
14 bzw. den Steuerbus 15 bilden sowie deren Verbindungen zu einem passiven Modul-Anschlußsteuerwerk 29. Wie aus der Zeichnung
zu entnehmen ist, sind nur die Leitungen 57-59 sowie 63-67 über Leitungen 57b-59b sowie 63b-67b auf das passive Modul-Anschlußsteuerwerk
29 geführt.
In Fig. 6 sind das Bus-System 1 mit dem Adreßbus 12, dem Datenbus 13,
dem Bus für Rückmeldesignale 14 und dem Steuerbus 15 sowie ein Hauptspeicher
4 mit einem Speicher-Anschlußwerk 11, einem Speicher 9 und einem Speicher-Controller 10 dargestellt.
Das Speicher-Anschlußwerk 11 enthält ein Dateneingangsregister 68,
ein Datenausgangsregister 69, eine Schaltung 70 zur Parity-Bildung
und Fehlerkorrektur, ein Adreß-Register 71, ein passives Speicher-Anschlußsteuerwerk
73 , eine Adreßumrechnungs- und Vergleicherschaltung 72. Der Datenbus 13 ist über Leitungen H mit dem Datenausgangsregister
68 und dem Dateneingangsregister 69 verbunden, von denen Leitungen
-13-
und Leitungen 75 auf eine Schaltung 70 zur Parity-Bildung und Fehlerkorrektur
führen, die ihrerseits über Leitungen 16 am Speicher 9 liegt und über Leitungen 81 mit dem Speicher-Anschlußsteuerwerk
zusammengschaltet sind.
Die Adresse wird vom Adreßbus 12 über Leitungen I an das Adreßregister
gelegt, das über Leitungen 77 mit einer Adreßumrechnungs- und Ver-
72/
gleicherschaltung verbunden ist, die über Leitungen 78 Adressen auf den Speicher 9 weitersc^haltet bzw. über Leitung 79 das Speicher-Anschlußsteuerwerk 73 ansteuert. Das Speicher-Anschlußwerk 73 weist Verbindungen über Leitungen J zum Bus für Rückmeldesignale 14 über Leitungen K zum Steuerbus 15 sowie über Leitungen 80 zum Speicher auf.
gleicherschaltung verbunden ist, die über Leitungen 78 Adressen auf den Speicher 9 weitersc^haltet bzw. über Leitung 79 das Speicher-Anschlußsteuerwerk 73 ansteuert. Das Speicher-Anschlußwerk 73 weist Verbindungen über Leitungen J zum Bus für Rückmeldesignale 14 über Leitungen K zum Steuerbus 15 sowie über Leitungen 80 zum Speicher auf.
Fig. 7 zeigt den Anschluß des Speicher-Anschlußsteuerwerkes 73 an den Bus für Rückmeldesignale 14 (Leitungen 57,58,59) und an den
Steuerbus 15 (Leitungen 61-67) über die Leitungen 57c, 58c, 59c bzw. 63c-66c. Die Leitungen 61, 62 und 67 des Steuerbusses bleiben
frei.
Eine Bus-Abschlußschaltung 85 für das Bus-System 1 ist in Fig. 8 dargestellt. Sie enthält eine Schaltung 82 zur Erzeugung von Rückmeldesignalen,
eine Zeitstufe 83 sowie eine Schaltung 84 zur Weiterschaltung des über Leitung 61 einlaufenden Bus-Zugriffimpulses auf
«die Leitung 63. Die Leitung 63 weist neben einer Verbindung zur
Leitung 61 des ersten aktiven Modul-Anschlußsteuerwerkes 23 jeweils eine Verbindung zu allen passiven Modul-Anschlußsteuerwerken 29
bzw. Speicher-Anschlußsteuerwerken 73 auf.
Mit den Zeichnungen Fig. 1 bis 8 sowie mit den dazugehörigen Beschreibungen
soll in folgendem gezeigt werden, wie die einzelnen Elementß des Datenverarbeitungssystems miteinander kommunizieren.
-14-
Vorausschauend ist zu bemerken, daß eine Kommunikation nur von
aktiven Elementen, also von Rechner-Modulen 2 oder Peripherie-Modulen
3, initialisiert werden kann. Es sind somit 3 Möglichkeiten des Transfers von Daten gegeben:
a) Schreiben in den Hauptspeicher;
b) Lesen aus dem Hauptspeicher;
c) Kommunikation von Modul zu Modul.
a) Schreiben in den Hauptspeicher
Um von einem Rechner-Modul 2 oder Peripherie-Modul 3 in den Hauptspeicher
4 schreiben zu können, wird vom internen Prozessor 5 des Moduls 2, 3 ein Bustransfer initialisiert. Dies kann dadurch geschehen,
daß vom Prozessor-Bus 20 (Fig. 3) aus über Leitungen 24 im aktiven Modul-Anschlußsteuerwerk 23 Flags BF, WR und evtl. Hl
gesetzt u/erden. Das BF Flag veranlaßt das aktive Modul-Anschlußsteuervi/erk
23, sich den Buszugriff zu holen. Dies geschieht dadurch, daß ein Signal auf Leitung 62 (Fig. 4) gegeben wird, welches bewirkt,
daß ein Modul 2,3, der den Buszugriff besitzt, nach Beendigung seines
Transfers den Bus abgibt und ein Signal auf Leitung 61 setzt. Liegen zwischen dem Modul 2,3, der den Buszugriff wünscht, und dem Modul 2,3,
der den Buszugriff abgibt, weitere Module 2,3, die den Buszugriff wünschen, so werden erst diese der Reihe nach abgefertigt ("Round Robin"
- Strategie). Gelangt schließlich das Signal, das von jedem Modul 2,3 über Eingang RRI und Ausgang RRO weitergeschaltet wird,
über den Eingang RRI zum Modul 2,3, der den Buszugriff wünscht, so legt dieser kein Signal auf den Ausgang RRO, wodurch er den Buszugriff
hält.
Bereits mit der Initialisierung des Bustransfers werden die Adresse
über Leitungen 22 (Fig.3) sowie die Daten über Leitungen 37 vom Prozessor-Bus 20 aus ins Adreßregister 21 bzw. ins Datenregister
-15-
geladen. Ist der Buszugriff erreicht, schaltet das Adreßregister
die Adressen über Leitungen A auf den Adreßbus 12, das Datenausgangsregister
32 die Daten über Leitungen 31, die Datenrichtungssteuerung 30 und Leitungen D auf den Datenbus 13, sowie das aktive Modul-Anschlußsteuerwerk
23 die Status-Informationen WR und evtl. HL über Leitungen 66a, 67a (Fig. 4) auf den Steuerbus 15. Wenn alle notwendigen
Informationen am Bus-System 1 anliegen, erfolgt durch das aktive Modul-Anschlußsteuerwerk 23 (Fig. 3) über Leitungen 64a (Fig.4)
die Abgabe eines Master-Synchronisationssignal auf die Leitung 64 des Steuerbusses 15.
Von diesem 'unkt an ist eine getrennte Betrachtung zwischen den
Vorgängen ii Modul-Anschlußsteuerwerk 6 und im adressierten Hauptspeicher
4 lotwendig.
Hauptspeicher 4
Sobald sich die Adresse auf dem Adreßbus 12 (Fig. 6) befindet, wird
diese über Leitungen I, Adreßpuffer 71 und Leitungen 77 auf die Adreßumrechnungs-
und Vergleicherschaltung 72 gelegt. Diese rechnet die Adresse um und stellt in einem Vergleich fest, ob die durch die
Umrechnung entstandene neue Adresse einer im Adreßraum des Speichers
9 vorhandenen Andresse entspricht. Ist das der Fall, wird die errechnete Adresse über die Leitung 78 auf den Speicher 9 geschaltet
und ein Signal über Leitung 79 an das Speicher-Anschlußsteuerwerk gegeben. Dieses veranlaßt daraufhin, daß,, falls die Leitung 63 (Fig.7)
des Steuerbusses 15 kein Signal führt und über Leitung 64 c das Master-Synchronisationssignal
bzw. über Leitung 66c das Schreibsignal WR anliegt, in einem ersten Schritt durch ein Steuersignal auf den
Leitungen 81 (Fig. 6) das Einlesen der über Leitungen H am Dateneingangsregister
69 anliegenden Daten über Leitungen 75 in die Schaltung 70 erfolgt. Die Schaltung 70 fügt zu den Daten Prüf-Bits
zu und schreibt diese in einem zweiten Schritt, dessen Beginn
-16-
'■"-: *:: .Γ:"";:.341-2693
vom Speicher-Anschlußsteuervi/erk 73 ebenfalls durch ein Signal auf
den Leitungen 81 an die Schaltung 70 gemeldet wird, in den Speicher ein. Den Schreibbefehl zum Einschreiben in den Speicher 9 legt das
Speicher-Anschlußsteuerwerk 73 über Leitungen 80 an den Speicher 9
an. Das Abspeichern erfolgt in üblicher Weise mit Hilfe des Speicher-Controllers
10. Sind die Daten und Prüf-Bits in den Speicher 9 eingelesen, setzt das Speicher-Anschlußsteuerwerk 73 einen Return-Code
über Leitungen 57c, 58c, 59c (Fig. 7) auf den Bus für Rückmeldesignale
14 und gibt auf Leitung 65c das Slave-Synchronisationssignal.
Modul-Anschlußwerk 6
Nachdem das Modul-Anschlußwerk 6 alle Informationen auf das Bus-System
1 gelegt hat, wartet es auf ein Slave-Synchronisationssignal und übernimmt bei dessen Eintreffen die auf dem Bus für
Rückmeldsignale 14 befindlichen Informationen durch die Leitungen 57a, 58a, 59a (Fig. 4) in das aktive Speicher-AnschlußsteuerM/erk,
vi/ertet sie aus und schreibt über Leitung 25 (Fig. 3) eine Status-Information
in das Status-Register 26, wo sie über Leitungen 27 und Prozessor-Bus 20 vom Prozessor 5 gelesen und entsprechend ausgewertet
wird.
Auf die Auswertung der Statusinformation soll nicht näher eingegangen
werden, da diese nach Ausführung des Prozessors 5 bzw. je nach Anwenderprogramm verschieden sein kann.
Beim Eintreffen des Slave-Synchronisationssignales wird das Master-Synchronisationssignal
zurückgesetzt und, falls die Leitung 62 (Fig.4) ein Signal führt, der Buszugriff, nachdem das Slave-Synchronisationssignal
gelöscht ist, durch Zurücksetzen des BF-Flags bzw. durch ein Signal auf Leitung 61 , abgegeben. Die Abgabe des Buszugriffes
erfolgt jedoch dann nicht, wenn im aktiven Modul-Anschlußsteuerwerk 23 (Fig. 3) das HL-Flag gesetzt ist. Dies bedeutet, daß mit dem
-17-
31 12333
gesetztenHL-Flag eine Busverriegelung durchgeführt wird und damit
die Möglichkeit eines exklusiven Zugriffes aufden Hauptspeicher 4 für mehr als einen Zugriffszyklus geschaffen ist ("Read-Modify-Write"-Zugriff).
b) Lesen aus dem Hauptspeicher.
Damit ein Rechner-Modul 2 oder ein Peripherie-Modul 3 eine im Hauptspeicher
4 abgelegte Information lesen kann, ist es zunächst notwendig, daß der betreffende Modul 2,3 den Buszugriff besitzt. Die
Schritte zum Erlangen des Buszugriffes sind diegleichen wie unter Punkt a) beschrieben, mit der Ausnahme, daß das WR-Flag nicht gesetzt
wird.
Erhält der Modul 2,3, der aus dem Hauptspeicher lesen soll, den Buszugriff, werden die Adressen, die sich bereits seit der Initialisierung
des Bustransfers im Adreßregister 21 (Fig. 3) befinden, über Leitungen A und die Statusinformationen WR und evtl. Hl vom aktiven Modul-Anschlußsteuerwerk
23 über Leitungen 66a bzw. 67a (Fig. 4) auf das Bus-System geschaltet.
Von diesem Punkt an werden die Vorgänge im Hauptspeicher 4 und im Modul-Anschlußwerk 6 getrennt betrachtet.
Hauptspeicher 4
Auch hier sind die ersten Schritte bis zu dem Punkt, an dem die Adreßumrechnungs- und Vergleicherschaltung 72 erkannt hat, daß es
sich um eine Adresse handelt, die im Speicher 9 vorhanden ist, die gleichen wie unter Punkt a) beschrieben.
Die Speicher-Anschlußsteuerung 73 (Fig. 6") prüft bei Eintreffen des
Signals von der Adreßumrechnungs- und Vergleicherschaltung 72 über
-18-
31Ϊ26 9
Leitung 79 über die Leitungen 63c und 64c (Fig. 7), ob auf Leitung
63 des Steuerbusses 15 kein Signal liegt und Leitung 64 ein Signal führt. Ist das der Fall, und wird über Leitung 66c erkannt, daß
aus dem Hauptspeicher gelesen werden soll, so veranlaßt das Speicher-Anschlußsteuerwerk
73 (Fig. 6) über Leitungen 80, 81, daß in einem ersten Schritt die, durch die Adreßumrechnungs- und Vergleicherschaltung
72 über Leitungen 78 im Speicher 9 adressierten Speicherinhalte über Leitungen 76 an die Schaltung 70 ausgelesen werden.
In einem zweiten Schritt wird durch die Schaltung 70 geprüft, ob ein Fehler in den ausgelesenen Daten vorliegt. Ist das der Fall,
wird durch die Schaltung 70, wenn möglich, eine Fehlerkorrektur durchgeführt. Die korrigierten Daten werden auch in den Speicher 9
zurückgeschrieben. Sollte der Fehler nicht korrigierbar sein, wird das über Leitungen 81 an das Speicher-Anschlußsteueruerk 73 gemeldet.
Nach Abschluß des Fehlerkorrekturvorganges werden in einem dritten
Schritt, dessen Beginn, ebenso wie der Beginn der ersten beiden Schritte, vom Speicher-Anschlußsteuerwerk 73 über Leitungen 81
gesteuert wird, die Daten aus der Schaltung 70 über Leitungen 74 in das Datenausgangsregister 68 und damit über Leitungen H auf den
Datenbus 13 gegeben. Das Speicher-Anschlußsteuerwerk 73 legt gleichzeitig dem Return-Code auf den Bus für Rückmeldesignale und gibt
danach das Slave-Synchronisationssignal über Leitung 65c (Fig. 7)
auf Leitung 65.
Modul-Anschlußwerk 6
Von dem Zeitpunkt an, zu dem das Modul-Anschlußwerk 6 alle Informationen
(Adressen, Status-Informationen) auf das Bus-System 1 geschaltet hat, wartet das aktive Modul-Anschlußsteuerwerk 23 auf einen Slave-Synchronisationsimpuls.
Trifft dieser über Leitung 6l·, 65a (Fig. 4) ein, werden über Leitungen B die Status-Informationen, die sich auf
dem Bus für Rückmeldesignale 14 befinden, in das akt.ve Modul-Anschluß-
-19-
_19_ 3112: C
Steuerwerk 23 übernommen, ausgewertet und das Ergebnis über Leitungen
25 (Fig. 3 in das Statusregister 26 eingeschrieben, wo es über
Leitungen Π und den Prozessor-Bus 20 vom Prozessor 5 gelesen wird.
Gleichzeitig erfolgt ein Transfer der Daten auf den Datenbus 13 über
Leitungen D, Datenrichtungssteuerung 30 sowie Leitungen 33 in das Dateneingangsregister 34 und won dort über Leitungen 38 auf den
Prozessor-Bus 20.
Die Aufgabe des Buszugriffes erfolgt wie unter Punkt a) im letzten
Absatz beschrieben.
c) Kommunikation von Modul zu Modul
Für die Kommunikation zwischen zwei Modulen 2,3 ist es erforderlich,
daß jeder Prozessor 5 seine eigene Modul-Adresse, die durch das Schalter-Array 44 frei gewählt werden kann, kennt. Diese ist über
Leitungen 60 und Prozessor-Bus 20 im Bedarfsfall abrufbar.
Wird von einem Prozessor 5 ein Bus-Transfer, der in der Regel mehrere
Schreibvorgänge umfaßt, zu einem Empfänger-Modul 2,3 initialisiert, muß durch das Modul-Anschlußsteuerwerk 23 der Buszugriff besorgt
werden. Das geschieht auf die gleiche Weise, wie bereits unter Punkt a) beschrieben. Bei einem Transfer von einem Sender-Modul 2,3 zu einem
Empfänger-Modul 2,3 ist das HL-Flag im aktiven Modul-Anschlußsteuerwerk
23 immer gesetzt.
Ist der Buszugriff vorhanden, werden die bereits bei der Initialisierung
des Transfers in das Adreßregister 21 bzw. in das Datenregister 32 des Sender-Moduls 2,3 eingeschriebenen Adressen und Daten zusammen
mit den Status-Informationen WR, HL und dem etwas verzögerten Master-Synchronisationssignal
aus dem aktiven Modul-Anschlußsteuerwerk23 über Leitungen A, D, C, (Fig. 2) auf das Bus-System 1 gelegt.
-20-
_2o_ ' 3112633
Von dort gelangen die Adressen über Adreßbus 12 und Leitung E an
die Adreßpuffer 39 (Fig. 3) aller Module 2,3. Diese führen einen Teil 45 der Adreß-Bits über Leitungen 46 einer Torschaltung 47 zu,
die, falls es sich um eine Moduladresse handelt, über Leitung 48 einen Vergleicher 42 anstößt, der dann über Leitung 41 einen Teil
der Adreß-Bits übernimmt und mit der Adresse vergleicht, die er über
Leitungen 43 aus dem Schalter-Array 44 erhält. Ergibt der Vergleich
Übereinstimmung, wird über Leitung 49 ein Signal an das passive Modul-Anschlußsteueru/erk 29 des Empfänger-Moduls 2,3 übertragen,
das bewirkt, daß, falls die Status-Information WR, HL über Leitungen 66b, 67b (Fig. 5) anliegt, durch das passive Modul-Anschlußsteuerwerk
29 (Fig. 3) über Leitungen 28 das Statusregister 26 abgefragt wird, um festzustellen, ob die Modulregister 36 leer sind. Ist das
nicht der Fall, wird durch das passive Modul-Anschlußsteuerwerk des Empfänger-Moduls 2,3 der Return-Code "Modul nicht bereit" auf
den Bus für Rückmeldesignale 14 gegeben und über Leitung 65b das
Slave-Synchronisations-Signal auf Leitung 65 des Steuerbusses 15
gelegt. Sind die Modulregister 36 leer, setzt das passive Modul-Anschlußsteuerwerk
29 ein P-Flag. Durch das gesetzte P-Flag wird
über Leitung 56 die Richtungssteuerung 53, die normalerweise die Leitungen 52 mit den Leitungen 54 verbindet, so umgeschaltet, daß
die Leitungen 51 mit den Leitungen 54 verbunden sind. In einem nächsten Steuerschritt veranlaßt das passive Modul-Anschlußsteuerwerk
29 über Leitung 55, daß die Daten auf dem Datenbus 13 über Leitungen D, Datenrichtungssteuerung 30 und Leitungen 35 in ein
Modulregister 36a der Modulregister 36 übernommen werden, das über
den Adreßbus 12, den Teil 50 des Adreßpuffers 39, Leitungen 51, Richtungssteuerung 53 und Leitungen 54 adressiert ist. Nachdem die
Daten ins Modulregister 36a übernommen wurden, setzt das passive Modul-Anschlußsteuerwerk 29 den Return-Code über Leitungen F auf
den Bus für RückmeldSsignäle 14 und gibt über Leitung 65b (Fig. 5)
das Slave-Synchronisationssignal auf die Leitung 65 des. Steuerbusses
-21-
-21- 3112
J -J O
Sobald das Slave-Synchronisationssignal über Leitung 65 a (Fig. 4) ";
am aktiven Modul-Anschlußsteuerwerk 23 des Sender-Moduls 2,3 erscheint, übernimmt dieses den auf dem Bus für Rückmeldesignale 14
befindlichen Return-Code über Leitungen B, wertet ihn aus, schreibt ' das Ergebnis über Leitung 25 (Fig. 3) ins Statusregister 26 und
setzt das Master-Synchronisationssignal zurück. Der Buszugriff wird,
auch bei Anfrage durch einen anderen Modul 2,3 (Fig. 2) über Leitung
62 (Fig. 4 durch das gesetzte HL-Flag nicht abgegeben. Der Grund · dafür ist, daß die im Statusregister abgelegte Information zuerst I vom Prozessor 5 (Fig. 3) gelesen werden muß, damit dieser eine Rückmeldung über den Verlauf des Transfer-Versuches erhält. Wie bereits ; erwähnt, besteht eine Kommunikation vom Sender-Modul 2,3 zum Empfänger- \
befindlichen Return-Code über Leitungen B, wertet ihn aus, schreibt ' das Ergebnis über Leitung 25 (Fig. 3) ins Statusregister 26 und
setzt das Master-Synchronisationssignal zurück. Der Buszugriff wird,
auch bei Anfrage durch einen anderen Modul 2,3 (Fig. 2) über Leitung
62 (Fig. 4 durch das gesetzte HL-Flag nicht abgegeben. Der Grund · dafür ist, daß die im Statusregister abgelegte Information zuerst I vom Prozessor 5 (Fig. 3) gelesen werden muß, damit dieser eine Rückmeldung über den Verlauf des Transfer-Versuches erhält. Wie bereits ; erwähnt, besteht eine Kommunikation vom Sender-Modul 2,3 zum Empfänger- \
Modul 2,3 aus mehreren Schreibvorgängen. Hat der Prozessor 5 des \
Sender-Moduls 2,3 durch die Daten im Statusregister die Information *
erhalten, daß beim ersten Schreibversuch kein Fehler aufgetreten ist, {
erhöht er die Adresse und überträgt diese über den Prozessor-Bus 20 |
und Leitung 22 ins Adreßregister 21 des aktiven Modul-Anschlußsteuer- j
Werkes 6a. Über den Prozessor-Bus 20 und Leitung 37 werden neue ?
Daten zum Datenausgangsregister 32 übertragen und ein erneuter \
Schreibvorgang ausgeführt, wie er bereits im Vorstehenden beschrieben J
wurde. Durch die Erhöhung der Adresse wird beim passiven Modul- *
Anschlußwerk 6b des Empfänger-Moduls 2,3 das nächste Modulregister f
angesprochen. Weitere Schreibvorgänge können folgen. \
Für den Fall, daß beim Transfer-Versuch ein Fehler aufgetreten ist, j
oder daß keine Daten mehr übertragen werden sollen, wird der Transfer 1
dadurch beendet, daß das aktive Modul-Anschlußsteuerwerk 23 des |
Sender-Moduls 2,3 das HL-Flag zurücksetzt. Dadurch wird das Bus- j
System 1 für den Zugriff durch ein anderen Modul 2,3 freigegeben. I
Sobald das HL-Flag zurückgesetzt ist, d. h., so bald über Leitung ■.
67a (Fig. 4) Leitungen 67 und Leitungen 67b (Fig.5) kein Signal mehr j
am passiven Modul-Anschlußsteuerwerk 29 des Empfänger-Moduls 2,3 (Fig. 2) '.
anliegt, wird das P-Flag im passiven Modul-Anschlußsteuerwerk 29 (Fig. 3) f
zurückgesetzt, wodurch die Richtungssteuerung 53 ΐ
-22- r
über Leitung 56 so umgeschaltet wird, daß die Modulregister 36 über
Leitungen 54, Leitungen 52 und Prozessor-Bus 20 vom Prozessor 5 abgefragt werden können.
Mit dem Zurücksetzen des P-Flags im passiven Modul-Anschlußwerk
29 wird über Leitungen 28 im Statusregister 26 eine Information abgelegt,
die sicherstellt,daß der Modul 2,3 eine Transfer-Anfrage von einem anderen Modul 2,3 so lange nicht annimmt,bis der Inhalt
der Modulregister 36 vom Prozessor 5 über den Prozessor-Bus 20, Leitungen 52, Richtungssteuerung 53 und Leitungen 54 abgefragt wurde.
Nachdem der Prozessor 5 alle Modulregister 36 gelesen hat, löscht er über den Prozessor-Bus 20 und Leitungen 27 die im Statusregister
26 gespeicherte Information, so daß die Modulregister 36 undtjamit
der Modul 2,3 wieder ansprechbar sind.
Funktion der Bus-Abschlußschaltung 8S
1
Jedesmal, wenn ein aktives Modul-Anschlußsteuerwerk 23 ein Master-Synchronisationssignal
auf die Leitung 64 des Steuerbusses 15 gibt, wird in der Bus-Abschlußschaltung 85 (Fig. 8) eine Zeitstufe 83
gestartet, die, so bald ein Slave-Synchronisationssignal von irgendeinem
passiven Modul-Anschlußsteuerwerk 29 oder Speicher-Anschlußwerk 73 auf der Leitung 65 erscheint, zurückgesetztwird. Bleibt
das Slave-Synchronisationssignal über einen vorbestimmten Zeitraum aus, steuert die Zeitstufe 82 über Leitung 86 eine Schaltung 82 zur
Erzeugung eines Return-Codes an, die einen Return-Code "Adreßfehler" auf die Leitungen 57, 58, 59 des Busses für Rückrneldesignale 14
gibt. Gleichzeitig wird über Leitung 87 die Zeitstufe 83 zurückgesetzt.
Die in der Bus-Abschlußschaltung 85 enthaltene Schaltung 84 hat die Aufgabe, beim Einschalten des Systems den Bus-Zugriffsimpuls zu
erzeugen und auf die Leitungen 63 und 61 zu legen bzw. im Betriebsfall, den Bus-Zugriffsimpuls von Leitung 61 über Leitung 63 auf
-23-
3112333
Leitung 61 weiterzuschalten. Immer dann, wenn auf Leitung 63 ein
Signal erscheint, ignorieren alle passiven Modul-Anschlußsteuerwerke 29 bzw. Speicher-Anschlußwerke 73 eine Anfrage.
Um ein Datenverarbeitungssystem der vorher beschriebenen Art zu
erweitern, besteht die Möglichkeit, dieses über Buskoppler mit einem
oder mehreren weiteren Datenverarbeitungssystemen zu verbinden. Eine derartige Kopplung zweier Systeme ist in Fig. 9 gezeigt. Ein
erstes System 88, bestehend aus Bus-System la, Rechner-Modulen 2, Peripherie-Modulen 3, Hauptspeichern 4 und einer Bus-Abschlußschaltung
85, ist über einen Bus-Koppler 90 an ein zweites System 89, bestehend aus einem Bus-System Ib, Rechner-Modulen 2, Peripherie-Modulen
3, Hauptspeichern 4 und einer Bus-Abschlußschaltung 85, angeschaltet, das seinerseits über einen Bus-Koppler 91 mit dem
ersten System 88 verbunden ist.
In Fig. 10 sind zwei Buskoppler 90,91 dargestellt, die jeweils aus
einem Speicher 92a, 92b, einem passiven Buskoppler-Steuerwerk 93a,
93b und einem aktiven Buskoppler-Steuerwerk 94a, 94b bestehen. Das passive Buskoppler-Steuerwerk 93a ist über Leitungen 95 mit dem
Adreßbus 12a und über Leitungen 96 mit dem Steuerbus 15a eines Bus-Systems la verbunden. Das aktive Buskoppler-Steuerwerk 94a, das
an das passive Buskoppler-Steuerwerk 93a angeschaltet ist, weist über Steuerleitung 97 eine Verbindung zu einem Busschalter 98 auf
und ist über Leitung 99 an den Steuerbus 15b sowie über Leitungen
114 an den Bus für Rückmeldesignale 14b eines Bus-Systems Ib angeschlossen.
Das passive Buskoppler-Steuerwerk 93b verbinden Leitungen 100 mit dem Adreßbus 12b und Leitungen 101 mit dem Steuerbus 15b eines
Bus-Systems Ib. Das mit dem passiven Buskoppler-Steuerwerk 93b
-24-
3"i 1 '26 3
zusammengeschaltete aktive Buskoppler-Steuerwerk 94b weist Uerbindungsleitungen
102 zum Steuerbus 15a sowie Uerbindungsleitungen 115 zum Bus für Rückmeldesignale 14a des Bus-Systems la auf und
ist über Leitungen 103 an den Busschalter 98 angeschaltet. Den AdreQbus 12a verbinden Leitungen 104, den Datenbus 13a Leitungen
105 und den Bus für Rückmeldesignale 14a Leitungen 106 mit dem
Busschalter 98, der über Leitungen 107 an den Adreßbus 12b über
Leitungen 108 an den Datenbus 13b und über Leitungen lO^einen
Bus für Rückmeldesignale 14b angeschlossen.
Der Speicher 92a enthält ein Abbild aller im Datenverarbeitungssystem 89 (Fig. 9) über das Bus-System Ib erreichbarer Adressen,
umgekehrt vi/ird im Speicher 92b (Fig. 10)ein Abbild aller Adressen
gespeichert, die über das Bus-System la im Datenverarbeitungssystem 88 (Fig. 9) angesprochen werden können.
Nachfolgend soll unter Zuhilfenahme der Fig. 9 und 10 ein Transfer
von einem Modul 2,3 des Datenverarbeitungssystems 88 ^Fig. 9) über
den Buskoppler 90 zu einem Modul 2,3 oder Hauptspeicher 4 des Daten-
89/
Verarbeitungssystems kurz beschrieben werden.
Verarbeitungssystems kurz beschrieben werden.
Erfolgt von einem Modul 2,3 des Datenverarbeitungssys.ems 88 (Fig.9)
durch Aufsetzen der Adressen, der Daten und der Statu^-Informationen
WR oder WR und evtl. HL auf das Bus-System la eine Transfer-Anfrage an eine Adresse, die im Speicher 92a des passiven Buskoppler-Steuerwerkes
93a steht, so setzt dieses sofort ein Slave-Synchronisationssignal
auf Leitung 65 und veranlaßt, das aktive Buskoppler-Steuerwerk 94a sich über Leitungen 99 den Buszugriff zum Bus-System Ib
zu besorgen. Besitzt das aktive Buskoppler-Steuerwerk 94a den Buszugriff, veranlaßt es über Leitungen 97, daß der Busschalter 98
durchschaltet. Auf diese Weise werden der Adreßbus 12a, der Datenbus 13a und der Bus für Rückmeldfesignäle 14a über Leitungen 104,
105, 106 dem Busschalter 98 sowie über Leitungen 107, 108, 109 mit dem Adreßbus 12b, dem Datenbus 13b und dem Bus fü" Rückmeldesignale
14b zusammengeschaltet. Der Steuerbus 15a wird über Leitungen 96,
-25-
dem passixen Buskoppler-Steueru/erk 93a, dem aktiven BuskopplerSteuerwerk
94a und Leitungen 99 mit dem Steuerbus 15b verbunden.
Nachdem alle Verbindungen hergestellt sind, wirkt das passive Buskoppler-Steueru/erk
93a zusammen mit dem Busschalter 98 gegenüber dem Bus-Systerr la und das aktive Buskoppler-Steuerwerk 94a zusammen mit
dem Busschalter 98 gegenüber dem Bus-System Ib jeweils wie eine Verlängerung
des Busses labzw. Ib, so daß der weitere Transfer, wie
unter a), b) oder c) beschrieben, ablaufen kann.
Die Aufgabe der Verbindung zwischen Bus-System la und Bus-System Ib
erfolgt dadurch, daß das Slave-Synchronisationssignal auf dem Steuerbus
15b gelöscht wird, wodurch das passive Buskoppler-Steuerwerk 93a das Slave-Synchronisationssignal auf dem Steuerbus 15a ebenfalls
zurücksetzt. (Löschen des Slave-Synchronisationssignals bedeutet
bei nicht gesetztem HL-Flag, daß der Buszugriff zur Verfügung gestellt
wird.)
Ein Transfer von einem an das Bus-System Ib angeschlossenen Modul 2,3
auf einen Modul 2,3 oder Hauptspeicher 4, der am Bus-System la betrieben wird, erfolgt analog zur vorstehenden Beschreibung über den
Buskoppler 91.
Um bei gleichzeitiger Transfer-Anfrage beider Buskoppler an den jeweils arideren Bus ein Verklemmen des Systems zu vermeiden, muß
den Buskopplern 90,91 bzw. den Datenverarbeitungssystemen 88,89
eine unterschiedliche Priorität zugewiesen werden, so daß der Buskoppler mit der niedrigen Priorität die Transfer-Anfrage zurückgibt,
damit der andere Transfer durchgeführt werden kann. Zur Erkennung eines Konflikts weisen die beiden Buskoppler 90,91 eine Verbindung
(nicht dargestellt) auf und sind zum Zwecke der Konfliktbehebung mit Leitungen 114 und 115 an die Busse für Rückmeldesignale 14b,14a
angeschlossen. Mehrere Buskoppler an einem Bus sind möglich, ebenso die Kopplung über mehrere Busse hinweg.
-26-
~26~ " "" *" *" 3Ί1269
Bevor in einem Beispiel auf ein Verfahren zum Betreiben des im vorangegangenen
beschriebenen Datenverarbeitungssystems näher eingegangen wird, sind noch einige Vorbemerkungen erforderlich.
Wie bereits erwähnt,handelt es sich beim vorliegenden Datenverarbeitungssystem
um ein modular aufgebautes, flexibles System, bestehend aus mehreren Rechner-Modulen 2, Peripherie-Modulen 3, Hauptspeichern 4,
einer Bus-Abschlußschaltung 85 und evtl. einem oder mehreren Buskopplern 90,91, die über ein gemeinsames Bus-System 1 miteinander
verbunden sind. Innerhalb dieses Systems besteht keine hierarchische Struktur. Es sind also keine Master-Slave-Funktionen vorgegeben.
Alle aktiven Einheiten, also Rechner-Module 2 und Peripherie-Module
3 sind, abgesehen von der Tatsache, daß sie gemeinsame Hauptspeicher
4 benutzen, völlig autonome, gleichberechtigte Rechnereinheiten, die sich je nach Erfordernissen des Anwenderprogramms Aufgaben
gegenseitig zuweisen. Die Hauptspeicher 4 können als passive Elemente betrachtet werden und besitzen keinen eigenen Prozessor.
Prinzipiell ist die Anzahl der Module 2,3 bzw. der Hauptspeicher beliebig erweiterbar, da das Betriebssystem so auf die Rechner-Module
2 bzw. Peripherie-Module 3 verteilt ist, daß jeder Modul 2,3 nur die Teile enthält, die zu seiner Funktion und zur Sicherung
einer einheitlichen Kommunikation nötig sind. Bei umfangreichen Anordnungen ist es jedoch sinnvoll, daß, um vertretbare Buszugriffszeiten
zu erhalten, das Bus-System 1 durch Buskoppler 90,91 in kleinere Teilsysteme aufgespalten wird. Die Teilsysteme bestehen
aus mehreren Rechner-Modulen 2, Peripherie-Modulen 3, Hauptspeichern 4, Buskopplern 90,91 sowie einem BusabscnIuGr und arbeiten im wesentlichen
autonom, d. h., sie greifen nur relativ selten über Buskoppler 90,91 auf andere Teilsysteme über, wodurch die Busteile nahezu völlig
entkoppelt sind.
-27-
Weiterhin ist die Möglichkeit der globalen Adressierung gegeben,
d. h., jeder Speicherplatz in Hauptspeichern 4 und jedes Modulregister ist über jedes aktive Element (Rechner-Module 2, Peripherie-Module
3) adressierbar, das gilt selbstverständlich auch über die Buskoppler hinweg in andere Teilsysteme.
Für den Fail, daß Buskoppler 90,91 eingesetzt M/erden, ist es erforderlich,
daß, um ein Verklemmen des Systems zu vermeiden, den einzelnen Teilsystemen eine unterschiedliche Priorität zugeordnet
wird.
Um das System funktionsfähig zu machen, ist es notwendig, daß zunächst
ein Urstart durchgeführt wird, um das Gesamtsystem zu definieren,
da die einzelnen Module 2,3 zum Zeitpunkt des Einschaltens keine Information darüber haben, welche Rechner-Module 2, Peripherie-Module
3 und Hauptspeicher 4 an das Bus-System 1 angeschlossen sind.
Der Ablauf des Urstarts wird nachfolgend unter Zuhilfenahme der
Fig. 1-10 und insbesondere der Fig. 11 beschrieben.
Beim Einschalten des Datenverarbeitungssystems erfolgt zunächst ein Rücksetzen des Busses und aller an ihm angeschlossenen Modulen
2,3, Hauptspeichern 4, Buskopplern 90,91 sowie des Busabschlusses
Sobald sich die einzelnen Module 2,3 in einem elektrisch definierten
Ausgangszustand befinden, beginnen sie mit einem Selbsttest, in dessen Ablauf die internen Speicher sowie die Peripherieschnittstellen
auf Funktionstüchtigkeit geprüft werden.
Nachdem die Selbsttests abgeschlossen sind, übernimmt ein Modul 3X,
der sich selbst anhand seiner Adresse identifiziert hat, vorübergehend die Führung. Zunächst sucht er die Anfangsadresse der Hauptspeicher
4 durch probeweises Adressieren in geeigneten Schritten.
-28-
31 ί"2693
Bei im Speicher nicht vorhandene Adressen gibt der BusabschluQ 85
nach einer vorgezählten Verzögerungszeit den Return-Code "Adreßfehler"
auf das Bus-System 1, daraufhin u/ird ein neuer Versuch mit geänderter
Adresse unternommen. Sobald die Anfangsadresse der Hauptspeicher 4
gefunden ist, legt der Modul 3X mit der Anfangsadresse beginnend eine erste zentrale Systemtabelle 110 und danach eine zweite zentrale
Tabelle 111 an, deren Anfangsadresse in der ersten zentralen Systemtabelle 110 abgespeichert wird.
Nach dem Anlegen der Tabellen 110,111 beginnt der Modul 3X damit,
den Adreßraum der Hauptspeicher 4 systematisch zu durchsuchen, um festzustellen, unter u/eichen Adressen Speicherplätze aktuell zur
Verfügung stehen. Sobald der erste verfügbare Speicherplatz gefunden ist, wird dessen Adresse in der zentralen Systemtabelle 110 abgelegt.
Da im Adreßraum der Hauptspeicher 4 Lücken, z. B. durch nicht bestückte
Speicher auftreten können, M/ird jede Adresse des Hauptspeicher-Adreßraums
abgefragt. Kommt das Modul 3X bei diesem Vorgang an eine Lücke, wird die Länge des vorhergehenden Speicherblocks 112 und die
Anfangsadresse des nächstfolgenden Speicherblocks 113 unter der ersten Adresse des vorhergehenden Speicherblocks 112 abgespeichert.
Es entsteht so eine Verweiskette, die in der ersten zentralen Systemtabelle 110 verankert ist.
Nach Beendigung dieses Vorgangs, d. h., nachdem der Adreßraum des Hauptspeichers vollständig durchsucht ist, beginnt der Modul 3X an
alle möglichen Moduladressen, einschließlich seiner eigenen, eine Information zu schicken, die die Anfangsadresse der ersten zentralen
Systemtabelle 110 und den Befehl, sich in die zweite zentrale Tabelle 111 einzutragen, enthält. Ist ein Empfänger nicht vorhanden, wird
der Transferversuch vom Busabschluß 85 abgebrochen.
Die vom Modul 3X angesprochenen Module 2,3,3X speichern die Anfangsadresse der ersten zentralen Systemtabelle 110 ab und beginnen, ihre
eigene Adresse sowie modulbezogene Informationen, z. B. ob sie ein
-29-
-29- 3112C
Rechner-Mocul 2 oder ein Peripherie-Modul 3 sind, und welche Peripheriegeräte
8 sie bedienen, in die zweite zentrale Tabelle 111 einzutragen.
Auf diese Weise entsteht in der ersten zentralen Systeiiitabelle
und in der zweiten zentralen Tabelle 111 ein vollständiges Abbild der gesamten Anordnung.
Mit dem Eintragen der Module 2,3,3X in die zweite zentrale Tabelle
111 wird der Urstart beendet. Die Module 2,3,3X warten von diesem Zeitpunkt an auf Anfragen durch den Bediener oder durch ein Anwenderprogramm.
Mit der im Vorangegangenen beschriebenen Urstart-Routine oder Autokonfiguration
ist die Möglichkeit geschaffen, jede beliebige Systemanordnung ohne Bediener-Eingriff automatisch, durch Ablegen einer
für alle aktiven Elemente zugänglichen Konfigurationsbeschreibung in Form von verketteten Systemtabellen im Hauptspeicher, zu starten.
Gleichzeitig erfolgt eine Art Diagnose des gesamten Systems, da alle Speicherzellen des Hauptspeichers A und alle Module 2,3 adressiert
werden. Auf diese Weise können nicht vorhandene oder defekte Speicherzellen
und Module von Anfang an vom System ausgeschlossen werden.
Die Autokonfiguration ist selbstverständlich auch in Systemen möglich,
die Buskoppler enthalten. Allerdings muß in diesem Fall in den Buskopplern die Konfigurationsbeschreibung des gekoppelten Systems
abgespeichert sein.
Durch eine Urstart-Routine wird das Datenverarbeitungssystem in
einen Zustand gebracht, in dem es Anwenderprogramme abarbeiten kann.
Über ein dialogfähiges Ein- Ausgabegerät wird eine Anweisung zum Abarbeiten eines Anwenderprogramms an den zugehörigen Peripherie-
-30-
Modul 3, der die logische Bedienerschnittstelle enthält, gegeben.
Im nächsten Schritt legt der angesprochene Peripherie-Modul 3 im Hauptspeicher 4 den Prozeßleitblock an und veranlaßt mit Hilfe
einer Auftragssprache, daß ein Rechner-Modul 2 einen Interpreter bereitstellt. Der Interpreter beauftragt einen bestimmten vom Bediener
benannten Peripherie-Modul 3, das in einem bestimmten Peripherie-Gerät, z. B. einer Floppy-Einheit, abgelegte Anwenderprogramm in
den Hauptspeicher zu laden. Bei diesem Vorgang werden die bereits angelegten Steuerblöcke ergänzt.
Nachdem alle für die Abarbeitung eines Anwenderprogramms notwendigen
Informationen im Hauptspeicher vorhanden sind, beginnt der Rechner-Modul 2, das Programm selbständig zu interpretieren. Treten im Verlauf
des Programms Aufgaben auf, die der Interpreter nicht selbst ausführen kann, wie z. B. Ein- Ausgabeoperationen oder Wechseln der Programmsprache,
so beauftragt der interpretierende Rechner-Modul 2 selbständig einen anderen Modul 2,3, der auf die betreffende Aufgabe spezialisiert
ist, diese zu übernehmen bzw. mit dem Interpretieren des Programms fortzufahren.
Zur Vergabe einer Aufgabe von einem Modul 2,3 an einen anderen Modul
2,3 wird, wie bereits erwähnt, eine Auftragssprache benutzt, mit deren Hilfe ein Sender-Modul 2,3 einen Auftrag an einen Empfänger-Modul
weitergibt und diesem gleichzeitig mitteilt, wo die zur Abarbeitung des Auftrags notwendigen Datenstrukturen zu finden sind.
Wie aus Vorstehendem zu ersehen ist, kommt dem Verschicken von Aufträgen
von Modul 2,3 zu Modul 2,3 im vorliegenden Datenverarbeitungssystem eine große Bedeutung zu, da die einzelnen Module 2,3 relativ
kleine spezialisierte Einheiten darstellen. Es ist deshalb, wie die Beschreibung zeigt, notwendig, daß das System sowohl in der Hardware
als auch in der Software eine homogene Einheit bildet, die jedoch, wie ebenfalls gezeigt, unter Beibehaltung des homogenen Aufbaus in
beliebiger Weise ohne Anpassung erweitert werden kann.
Claims (16)
1.) Modular aufgebautes dezentrales Datenverarbeitungssystem, d a durch
gekennzeichnet, daß eine prinzipiell beliebige Anzahl selbständiger, gleichberechtigter Rechnersysteme,
die entweder als Rechner-Module (2) oder als Peripherie-Module (3)
spezialisiert sind, sowie ein prinzipiell beliebig großer Hauptspeicher (4) an ein gemeinsames, asynchrones, bidirektionales Bus-System (1),
bestehend aus einem Adreßbus (12), einem Datenbus (13), einem Bus für Rückmeldesignale (14) sowie einem Steuerbus (15) angeschlossen
sind, und daß das Betriebssystem des Datenverarbeitungssystems auf die einzelnen Rechner-Module (2) und Peripherie-Module (3)
so aufgeteitl ist, daß jeder Rechner-Modul (2) durch Interpretieren
wenigstens einer Programmsprache selbständig Anwender- und Dienstleistungsprogramme
abarbeiten kann, während die Peripherie-Module (3) die auftretenden Eingabe- und Ausgabebefehle und/oder Befehlsketten
selbständig ausführen, wobei alle Module (2,3) untereinander kommunizieren können.
2. Datenverarbeitungssystem nach Anspruch 1, dadurch gekennzeichnet
, daß der Anschluß aller Rechner-Module (2) und aller Peripherie-Module (3) an das gemeinsame,asynchrone, bidirektionale
Bus-System (1) über jeweils ein Modul-Anschlußwerk (6), das sich in einen aktiven Teil (6a) und einen passiven Teil (6b)
gliedert, so erfolgt, daß das gemeinsame Bus-System (1) und die lokalen Busse (20) der Rechner-Module (2) sowie der Peripherie-Module
(3) ein Hierarchie bilden, wodurch alle Module (2,3) prinzipiell asynchron simultan arbeiten, und daß der Hauptspeicher (4) über
wenigstens ein Speicher-Anschlußwerk (11), das nur einen passiven Teil aufweist, an das Bus-System (1) angeschaltet ist.
-2-
3. Datenverarbeitungssystem nach Ansprüchen 1 und 2, dadurch gekennzeichnet , daß alle Modul-Anschlußwerke (6)
zum Anschluß von Rechner-Modulen (2) sou/ie Peripherie-Modulen (3)
an das Bus-System (1) gleich ausgeführt sind.
4. Datenverarbeitungssystem nach Ansprüchen 1-3, dadurch
gekennzeichnet , daß jedes Modul -Anschlußwerk (6) in seinem passiven Teil (6b) Modulregister (36) enthält, die zusammen
mit dem Hauptspeicher (4) einen gemeinsamen Adreßraum bilden.
5. Datenverarbeitungssystem nach Ansprüchen 1 und 2, dadurch gekennzeichnet , daß jeder Rechner-Modul (2) und
jeder Peripherie-Modul (3) über den aktiven Teil (6a) eines Modul-Anschlußwerkes
(6) den Buszugriff anfordern kann, wobei die Busvergabe reihum so erfolgt, daß der Buszugriff immer in der selben
Richtung von Modul (2,3) zu Modul (2,3) an denjenigen Modul (2,3) u/eitergereicht M/ird, der den Buszugriff angefordert hat und dem
Modul (2,3) am nächsten liegt, der als letzter den Buszugriff hatte.
6. Datenverarbeitungssystem nach Ansprüchen 1-5, dadurch
gekennzeichnet , daß jeder Modul (2,3), der den Buszugriff besitzt, diesen nach einem Übertragungsvorgang automatisch
wieder zur Verfügung stellt, wobei in einem Übertragungsvorgang die kleinste im System zulässige Datenmenge übertragen wird.
7. Datenverarbeitungssystem nach Ansprüchen 1-6, dadurch
gekennzeichnet , daß jeder Modul (2,3) durch eine Verriegelung des Busses das automatische zur Verfügungstellen
des Buszugriffes verhindern kann, so daß ein exklusiver Buszugriff eines Moduls £,3) über beliebig viele Übertragungsvorgänge
realisierbar sind.
-3-
8. Datenverarbeitungssystem nach einem oder mehreren der vorhergehenden
Ansprüche, dadurch gekennzeichnet,
daß das Betriebssystem so auf die Module (2,3) verteilt ist, daß in jedem Modul (2,3) nur die Teile enthalten sind, die
die Funktion des Moduls (2,3) erbringen und eine einheitliche Kommunikation mit den anderen Modulen (2,3) sichern.
9. Datenverarbeitungssystem nach einem oder mehreren der vorhergehenden
Ansprüche, dadurch gekennzeichnet, daß die Module (2,3) untereinander zur Abarbeitung
von Anwender- und/oder Dienstleistungsprogrammen Aufträge an andere Module (2,3) mit Hilfe einer Auftragssprache vergeben,
wobei der Auftrag eine Information darüber enthält, wo die zur Abarbeitung der Aufgabe notwendigen Datenstrukturen zu finden
sind.
10. Datenverarbeitungssystem nach einem oder mehreren der vorhergehenden
Ansprüche, dadurch gekennzeichnet, daß die Kommunikation von Modul (2,3) zu Modul (2,3)
ausschließlich über im gemeinsamen Adreßraum verfügbare Speicherzellen
erfolgt.
11. Datenverarbeitungssystem nach einem oder mehreren der vorhergehenden
Ansprüche, dadurch gekennzeichnet, daß durch Hinzufügen weiterer Module (2,3) das System
ohne Anpassung des Betriebssystems additiv erweiterbar ist.
12. Datenverarbeitungssystem nach einem oder mehreren der vorhergehenden
Ansprüche, dadurch gekennzeichnet, daß das System durch Buskoppler (90,91) in selbständige
asynchrone Teilsysteme (88,89) unterteilbar ist, die nur bei Bedarf zusammengechaltet werden,wobei durch Zuordnung unterschiedlicher
Prioritäten zu den Teilsystemen (88,89) ein Ver-
-4-
klemmen des Systems verhindert vi/ird, und daß in den Buskoppler
(90,91) ein Abbild der Adressen von Rechner-Modulen (2), Peripherie-Modulen (3) und Hauptspeichern (4), die sich im angekoppelten
System befinden, abgespeichert ist.
13. Datenverarbeitungssystem nach einem oder mehreren der vorhergehenden
Ansprüche, dadurch gekennzeichnet, daß beim Einschalten jeder beliebigen System-Anordnung
im Hauptspeicher (4) automatisch Tabellen (110,111,112,113,) angelegt werden, die ein genaues Abbild der gesamten System-Anordnung
beinhalten und untereinander verkettet sind, wobei die Anfangsadresse der verketteten Tabellen jedem Modul (2,3) automatisch
mitgeteilt wird.
14. Datenverarbeitungssystem nach einem oder mehreren der vorhergehenden
Ansprüche, dadurch gekennzeichnet, daß jeder Rechner-Modul (2) mehrere Anwender- und/oder
Dienstleistungsprogramme, zeitlich ineinander verschachtelt, bearbeitet.
15. Datenverarbeitungssystem nach einem oder mehreren der vorhergehenden
Ansprüche, dadurch gekennzeichnet, daß jeder Peripherie-Modul (3) mehrere gleichartige
Peripherie-Geräte (8) verwaltet.
16. Datenverarbeitungssystem nach einem oder mehreren der vorhergehenden
Ansprüche, dadurch gekennzeichnet, daß die an das Bus-System (1) angeschlossenen Rechner-Module (2)
und Peripherie-Module (3) bis auf ihre Spezialfunktionen strukturell gleichartig ausgeführt sind, so daß die Betriebssysteme der einzelnen
Module (2,3) in wesentlichen Teilen Gleichartigkeit aufweisen.
-5-
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19813112693 DE3112693A1 (de) | 1981-03-31 | 1981-03-31 | Modular aufgebautes dezentrales datenverarbeitungssystem |
| NL8104891A NL8104891A (nl) | 1981-03-31 | 1981-10-29 | Modulair opgebouwd decentraal gegevensverwerkingssysteem. |
| IT24991/81A IT1140489B (it) | 1981-03-31 | 1981-11-12 | Sistema di elaborazione dei dati,decentrato e a struttura modulare |
| FR8121500A FR2503420A1 (fr) | 1981-03-31 | 1981-11-17 | Systeme decentralise modulaire de traitement de l'information |
| GB8137049A GB2096369A (en) | 1981-03-31 | 1981-12-09 | Decentralized data processing system of modular construction |
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| JP57051449A JPS57209561A (en) | 1981-03-31 | 1982-03-31 | Decentralized data processor with module structure |
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|---|---|---|---|
| DE19813112693 DE3112693A1 (de) | 1981-03-31 | 1981-03-31 | Modular aufgebautes dezentrales datenverarbeitungssystem |
Publications (1)
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|---|---|
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ID=6128793
Family Applications (1)
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|---|---|---|---|
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| NL (1) | NL8104891A (de) |
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- 1981-10-29 NL NL8104891A patent/NL8104891A/nl not_active Application Discontinuation
- 1981-11-12 IT IT24991/81A patent/IT1140489B/it active
- 1981-11-17 FR FR8121500A patent/FR2503420A1/fr not_active Withdrawn
- 1981-12-09 GB GB8137049A patent/GB2096369A/en not_active Withdrawn
-
1982
- 1982-01-20 SE SE8200314A patent/SE8200314L/xx not_active Application Discontinuation
- 1982-03-31 JP JP57051449A patent/JPS57209561A/ja active Pending
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| SE8200314L (sv) | 1982-10-01 |
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