CH656733A5 - Netzwerk zur uebertragung von daten und steuerinformationen in einer dezentralisiert gesteuerten anordnung einer betriebsanlage. - Google Patents

Description

Die Erfindung betrifft ein Netzwerk zur Übertragung von 40 Daten und Steuerinformationen in einer dezentralisiert gesteuerten Anordnung einer Mehrzahl von Betriebseinheiten einer übergeordneten Betriebsanlage, in der jede dieser Betriebseinheiten mit der Kontroll-Einrichtung in Verbindung steht.

Die Steuerung von grossen Betriebsanlagen, wie beispiels-45 weise Elektrizitätswerke, in welchen die einzelnen Betriebseinheiten räumlich entfernt angeordnet sein können, sind mit Problemen verbunden, die bei Anlagen kleinerer Ausdehnung nicht auftreten. Beispielsweise kann eine Betriebseinheit durch eine Anzahl von untergeordneten Netzwerkeinheiten oder 50 Unterstationen angesteuert v/erden, die jeweils eine eigene Datenverarbeitungseinheit zur Ausführung von spezifischen Steuerungsaufgaben aufweisen kann. Die der Betriebseinheit zugeordnete Unterstation kann an einem gemeinsamen Ort untergebracht oder aber räumlich entfernt voneinander angeord-55 net sein.

Im Betrieb derartiger dezentralisierter Steuerungsanordnungen müssen Daten gesammelt werden, die aus den entsprechenden Unterstätionen der einzelnen Betriebseinheiten anfallen, wobei dies oft asynchron geschieht; wobei diese Daten erkennbar 60 gemacht und vielleicht durch dieselbe Unterstation verarbeitet werden müssen, oder aber eine andere Unterstation entweder der gleichen Betriebseinheit oder einer anderen Betriebseinheit des gesamten Netzwerkes diese Datensammlung und Verarbeitung übernehmen muss, um schliesslich in der Gemeinsamkeit 65 den Betrieb der ganzen Anlage zu ermöglichen. Dabei wird ein Nachrichten- oder Datenübermittlungssystem benutzt, das fähig ist, den Umgang, den Austausch und die Übertragung von verschiedenen Daten und Kontrollsignalen zu bewerkstelligen.

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Wenn üblicherweise zwei oder mehr untergeordnete Netzwerke oder Unterstationen gegenseitig oder mit anderen Systemen verbunden sind, so wird die Überwachung oder Steuerung so durchgeführt, dass jede Datenverarbeitungseinheit spezifisch für die Datenverarbeitungseinheit adressiert wird, mit welcher Informationen ausgetauscht werden. Um die jeweilige Verbindung zwischen zwei Datenverarbeitungseinheiten herbeizuführen, muss der die Daten abgebende Prozessor den die Daten empfangenden Prozessor unterbrechen, wenn der letztere in diesem Moment mit einer anderen Aufgabe beschäftigt ist. Es ist dabei klar, dass der Unterbrechungsbefehl bei der nicht dazu bereiten D atenverarbeitungseinheit konfliktmässig in ihren Ablauf eingreift. Ist beispielsweise die empfangende Einheit mit einer spezifischen Routine beschäftigt, so wird der Unterbrechungsbefehl üblicherweise eine Verzweigung in eine Subroutine bewirken und dabei die eben verlassene Arbeit unterbrechen, bis die Übertragung aus dem die Daten absendenden Prozessor beendet ist.

Wenn nun vielfache Informationsübertragungen zwischen Datenverarbeitungseinheiten stattfinden, wie dies in einer dezentralisierten Überwachungsanordnung bei sehr grossen Netzwerken, in welchen eine verhältnismässig grosse Anzahl von Unterstationen vorhanden sind, der Fall ist, so hat die nötige Anzahl der Unterbrechungsbefehle schon eine wesentliche Wirkung auf das gesamte System. Dies kann dann gewichtige Konsequenzen im Betrieb einer solchen dezentralisierten Überwachungseinheit haben, welche sich meistens in einer Herabsetzung der Ansprechzeit oder Reaktionszeit des Systems bemerkbar machen. Wenn nun auch eine herabgesetzte Ansprechempfindlichkeit beim B etrieb eines Elektrizitätswerkes nicht so wichtig ist, so kann dieser Effekt doch eine signifikante Wirkung in anderen Anwendungen eines Überwachungssystems zeigen, wo eine kritische Abhängigkeit von einem schnellen Ansprechverhalten besteht.

Eine charakteristische Eigenschaft von bekannten Kommunikationssystemen, in welchem Unterbrechungsbefehle ausgegeben werden müssen, um Zutritt bei einer empfangenden Datenverarbeitungseinheit zu gewinnen, welche ihrerseits mit anderen Aufgaben beschäftigt ist, erfordert, in hierarchischer Form Prioritäten zu setzen, beispielsweise in Form von vorbestimmten Bedingungen, unter welchen der Unterbrechungsbefehl angenommen wird. In einem Verbund, in welchem eine grosse Anzahl von Datenverarbeitungseinheiten untereinander in Verbindung steht, können mehr als 50 verschiedene hierarchisch geordnete Ebenen von Prioritäten zu diesem Zwecke festgelegt sein. Diese Prioritätsebenen zusammen mit den erforderlichen Verzweigungsroutinen, müssen so festgesetzt werden, dass die empfangende Datenverarbeitungseinheit den Programmteil, in dem sie gerade arbeitet, aufgibt, um ihn später wieder aufzunehmen und zu beenden. Dies bringt es mit sich, dass solch ein Nachrichtenübermittlungsnetzwerk beträchtlich verwickelter ist in seinem Aufbau, auch dann, wenn die Anzahl der Unterbrechungsbefehle noch nicht speziell berücksichtigt werden muss.

Ein weiterer Faktor, der eine Erhöhung der Komplexität in bekannten Kommunikationssystemen, wie sie eben besprochen wurden, bewirkt, zeigt sich, sobald zwei unkoordinierte Datenverarbeitungseinheiten notwendig wären, wie beispielsweise zwei zueinander unkoordinierte Unterstationen, welche gelegentlich untereinander in Verbindung treten müssen. Dies erfordert dann nicht nur die Unterordnung des Arbeitsablaufes der empfangenden Datenverarbeitungseinheit unter die der die Daten übertragende Einheit (welche zum Beispiel eine langsamer arbeitende Datenverarbeitungseinheit sein kann), es erfordert ebenso auch, dass jeder Prozessor zumindest mit einem Teil der Information vertraut sein muss, die zu der Netzwerkeinheit gehören, mit welcher er temporär in Kontakt steht. Beispielsweise so: Ein Block von unter einer bestimmten Adresse abgespeicherten Daten muss aus einer Datenverarbeitungseinheit in

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eine andere Speicherstelle einer empfangenden Einheit übertragen werden, um sie von dort wiederum unter einer neuen Adresse in eine dritte Einheit abzuspeichern. Wenn nun dort keine Vorkehrungen bestehen, durch welche die gleichen Übertragungsdaten identifiziert und in gleicher Weise abgespeichert werden, und dies in jeder einzelnen Datenverarbeitungseinheit, so übersteigen die Erfordernisse, um diese Aufgabe zu erfüllen, in ihrer Komplexität jede bekannte Datenverarbeitungseinheit.

Ein weiteres Problem, das in Kommunikationssystemen aus dem Stand derTechnik entstehen kann, ist das Problem, einen Übertragungskanal dann zu bekommen, wenn er benötigt wird. Aus Kostengründen und aus solchen der Komplexität wird die Anzahl der physikalisch vorhandenen Leitungen üblicherweise kleiner als die Anzahl der erforderlichen Betriebsfunktionen gehalten; ein Prioritätssystem muss festgelegt werden, um Verwicklungen zwischen konkurrierenden Unterstationen auf einer solchen Leitung vorzubeugen, dies zusammen mit entsprechenden Sicherheitsmassnahmen, welche den Unterstationen erlauben, so lange auf einer Leitung zu arbeiten, bis die Übertragung beendet ist. Hierbei trägt wiederum die Notwendigkeit von zusätzlichen Prioritäten und Sicherheitsvorkehrungen zur Erhöhung der Komplexität und der Kosten solch eines Übertragungssystems bei.

Die Komplexität von bekannten Einrichtungen dieser Art, die solche Aufgaben bewältigen, ist weitgehend verantwortlich für das Anheben von verhältnismässig einfachen Übertragungsvorgängen auf das Niveau schwerer zu bewältigenden Problemen, welche damit einen grossen Aufwand an Zeit und Problem-30 lösungskraft erfordern. Zum Beispiel: In einer grossen Betriebseinrichtung ist es nicht unüblich, eine Betriebseinheit zuzuschalten oder eine solche von ihrem Betrieb wieder zurückzuziehen. Ist nun jede einzelne Betriebseinheit von einer Mehrzahl von abhängigen Netzwerken angesteuert, so müssen alle daran betei-35 ligten Übertragungseinheiten bei einer Zu- oder Wegschaltung einer Betriebseinheit entsprechend modifiziert werden. Ist nun solch ein Betriebswechsel von komplexer Art, so können diese Modifikationen Änderungen im Prioritätsniveau in bezug auf die Unterbrechungskommandis enthalten. Änderungen in bezug auf 40 den Zugriff zu Übertragungskanälen für die neu hinzugekommenen Unterstationen können ebenfalls nötig sein, oder im Falle einer Betriebseinheit, die vom Verbund weggeschaltet wird, ein Zugriff auf die Übertragungskanäle der verbleibenden Unterstationen . Es kann ganz einfach festgestellt werden, dass die 45 Komplexität von Kommunikationssystemen gemäss Stand der Technik, wie sie obenstehend behandelt wurden, in ihrer Flexibilität, sich leicht auf Änderungen innerhalb eines Verbundes einzustellen, limitiert sind.

Es ist Aufgabe der Erfindung, ein Übertragungsnetzwerk für 50 eine dezentralisierte Steuerungsanordnung mit einer Mehrzahl von Betriebseinheiten zu schaffen, welche die Nachteile bestehender Ausführungen nicht aufweist.

Dabei soll das Übermittlungsnetzwerk für eine dezentralisierte Steuerungsanordnung ausgelegt werden, in welcher asyn-55 chron arbeitende Mittel fähig sind, untereinander Signale auszutauschen, ohne dass in der empfangenden Datenverarbeitungseinheit eirie Unterbrechung des fortlaufenden Betriebes nötig ist.

Ferner ist ein Nachrichtenübermittlungsnetzwerk für eine dezentralisierte Steuerungsanordnung zu schaffen, bei der die 60 Notwendigkeit einer Hierarchie von Prioritätsebenen für bestimmte Operationen überflüssig ist.

Dabei soll das Nachrichtenübermittlungsnetzwerk so ausgebildet sein, dass die entsprechenden Einheiten in Übereinstimmung mit einer vorgegebenen allgemeinen Regel untereinander 65 verkehren können.

Das Nachrichtenübermittlungsnetzwerk ist für eine dezentralisierte Steuerungsanordnung ausgelegt, bei der die Konfliktsituationen zwischen konkurrierenden Unterstationen gegenüber

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einer begrenzten Anzahl von Übertragungsleitungen vermieden werden.

Zudem ist das Nachrichtenübermittlungsnetzwerk so auszugestalten, dass eine ausreichende Flexibilität besteht, um Änderungen in den untereinander verknüpften Steuerungsanordnungen ohne übermässigen Aufwand von Zeit und Einsatz durchzuführen.

Ferner ist das Nachrichtenübermittlungsnetzwerk so anzulegen, dass ein separater Übertragungsknoten einer Mehrzahl von Betriebseinheiten einer allgemeinen Anlage zugeordnet ist,

wobei eine selektiv variable Anzahl von solchen Übertragungsknoten vorhanden ist, die untereinander über eine Datenverbindung verkehren.

Das Nachrichtenübermittlungsnetzwerk für eine dezentralisierte Steuerungsanordnung soll ermöglichen, dass darin eine Mehrzahl von Übertragungsknoten, in welcher jeder Knoten einem Satz von Unterstationen zugeordnet ist, von welchem jede Unterstation so eingerichtet ist, dass sie verschiedene Überwachungsfunktionen durchführen kann, enthält und worin die Knoten mit einer allgemeinen Datenübertragungsverbindung durch entsprechende Zweitstationen verbunden sind und worin eine Erststation mit einer Datenübertragungsverbindung gekoppelt ist, welche Betriebsbefehle an die verschiedenen untereinander und mit den Knoten verbundenen Unterstationen überträgt.

Ferner ist das Nachrichtenübermittlungsnetzwerk so auszugestalten, dass es eine Mehrzahl von Übertragungsknoten umfasst, welche jede einzelne mit einem Satz von externen Schaltkreisen in Verbindung steht, wobei die Schaltkreise so eingerichtet sind, dass sie verschiedene Befehle und Funktionen ausführen können und worin jeder einzelne Knoten eine Sammelleitung, eine Kontrolleinheit und einen Eingangspuffer zu jedem externen Schaltkreis beinhaltet und so angepasst ist, dass eine Zweistufendatenübertragung zwischen dem externen Schaltkreis und der Kontrolleinheit möglich ist.

Ferner ist der Übertragungsknoten derart auszubilden, dass er eine Knotensammelleitung, eine Kontrolleinheit und eine Mehrzahl von Eingangspuffern für die verschiedenen separaten externen Schaltkreise des Knotens enthält und worin jeder einzelne Eingangs/Ausgangs-Puff er synchron mit der Taktzeit der Kontrolleinheit arbeitet und worin das Timing für die Informationsübertragung zwischen den Eingangs-/Ausgangs-Puffern und ihren entsprechend zugeordneten externen Schaltkreise durch die Taktfrequenz der Kontrolleinheit bestimmt wird.

Diese Aufgabe ist erfindungsgemäss mit den Merkmalen des kennzeichnenden Teils des ersten Anspruchs gelöst.

Ausführungsformen sind in den abhängigen Ansprüchen umschrieben.

Nachfolgend werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 ein Blockdiagramm eines globalen Nachrichtenübertragungsnetzwerkes, welches zeigt, in welcher Umgebung die Übertragungsknoten arbeiten;

Fig. 2 eine Sekundärstation im Nachrichtenübertragungsnetzwerk der Fig. 1;

Fig. 3 Primärstation nach Fig. 1;

Fig. 4 eine bevorzugte Ausführungsform eines Übertragungsknotens als Blockdiagramm und zwar in vereinfachter Form mit nur einem Eingangs/-Ausgangs-Puffer;

Fig. 5 A bis 5E einen Ausschnitt der Eingangs/-Ausgangs-Puffer des Knotens nach Fig. 4;

Fig. 6A bis 6D einen Ausschnitt aus der Kontrolleinheit gemäss Fig. 4;

Fig. 7 bestimmte Wellenformen, welche für die den Betrieb eines Teils des Schaltkreises von Fig. 5E typisch ist;

Fig. 8 bestimmte Wellenformen, die im Betrieb zwischen den entsprechenden Signalen, die durch den Schaltkreis von Fig. 6B erzeugt werden;

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Fig. 9 bestimmte Wellenformen von Signalen, die auf Schaltkreise der Fig. 6C und 6D angewendet werden;

Fig. 10 eine bevorzugte Formatierung eines benützten Kontrollwortes im Zusammenhang mit der Datenübertragung; 5 Fig. 11 bestimmte Wellenformen für den Lesevorgang der Schaltungen, die in Fig. 5 und 6 gezeigt sind, und

Fig. 12 Wellenformen für den Schreibvorgang in den Schaltungen der Fig. 5 und 6.

Ein globales Kommunikationsnetzwerk ist in Fig. 1 gezeigt 10 und beinhaltet eine Mehrzahl von Knoten 10,12.. .N, welche, aufgrund dessen, dass sie unter Umständen mit örtlich fern voneinander abliegenden Betriebseinheiten in Verbindung stehen, untereinander selber örtlich getrennt angeordnet sind.

Jeder Knoten ist verbunden mit einer allgemeinen Datenübertra-15 gungsleitung oder einem gemeinsamen Übertragungskanal. Obschon ein einzelner Übertragungskanal für diesen Zweck ausreichend wäre, werden wegen der Betriebssicherheit ein Paar redundant wirkende Kanäle A und B für die Datenübertragung verwendet. In einer bevorzugten Ausführungsform der Erfin-20 dung sind zwischen 4 und 8 Knoten auf eine Sammelleitung geführt, und durch eine synchrone Datenübertragungskontrolle (SDLC) zu einander in Beziehung gebracht. Jedoch ist die vorliegende Erfindung nicht an solche Begrenzungen gebunden und es ist selbstverständlich, dass die Anzahl von Knoten pro Datenübertragung mit synchroner Datenübertragungskontrolle (SDLC) oder einer anderen Kontrolle oder Überwachung der Verknüpfung einige hundert angeschlossene Knoten betragen kann.

30 Im Knoten 10 ist eine Datensammelleitung 15 angeordnet. Eine Kontrollschaltung 18 und eine Mehrzahl von Eingang/-Ausgangs-Puffern PB0, PB1; PB2... PBK sind alle mit der Sammelleitung 15 des Knotens 10 in bidirektionaler Weise verbunden. Jeder einzelne der Eingangs/-Ausgangs-PufferPB!... PBK 35 kommuniziert über eine bidirektionale Verbindung mit einer entsprechenden Unterstation oder einer anderen Signalquelle, die ausserhalb des Knotens ist und mit SSi, SS2... SSK bezeichnet ist.

Das Kommunikationssystem, wie es in Fig. 1 abgebildet ist, 40 kann zusammen mit verschiedenen Betriebseinheiten arbeiten, wie beispielsweise ein Dampfgenerator mit Wärmerückführung, der seinerseits ein Teil einer kombinierten Anlage zur Elektrizitätsgewinnung ist. In solch einer Installation bedeuten die entsprechenden Unterstationen SSj, SS2und SSK beispielsweise eine 45 Speisewasserfluss-Überwachungsunterstation, eineDrucküber-wachungsunterstation und eine Beobachtungsunterstation für den Dampfgenerator. Entsprechende Unterstationen können vorgesehen sein für eine Dampfturbine und für andere Betriebseinheiten des gesamten Kraftwerkes. Jede Unterstation enthält 50 typischerweise eine lokale vorprogrammierte Datenverarbeitungsmöglichkeit, welche ganz spezifische Kontrollfunktionen ausführen, dies im Zusammenhang mit den entsprechenden Betriebseinheiten, indem Signale von der Betriebseinheit gesammelt in ihr modifiziert, oder auf sie angewendet werden. Dies 55 bringt es mit sich, dass die Anzahl der Unterstationen, welche jedem einzelnen Knoten zugeordnet sind, sehr stark variieren kann und in der bevorzugten Ausführungsform der Erfindung bis zu 16 Unterstationen auf eine Knotensammelleitung geführt werden.

60 Zusätzlich zu den erwähnten externen Unterstationen kann jeder externe den einzelnen Knoten zugeordnete Schaltkreis eine oder mehrere Peripherie-Einheiten aufweisen. In Fig. 1 ist solch eine Peripherie-Einheit mit der Bezugsziffer 29 im Zusammenhang mit dem Knoten 10 gezeigt. Die Peripherie-Einheit 29 ist 65 über einen Eingang/-Ausgangspuffer PBR mit der Sammelleitung 15 verbunden. In einer bevorzugten Ausführungsform der Erfindung ist die periphere Einheit 29 bidirektional über eine asynchrone Serieschaltung mit einem Datenterminal 31 verbunden,

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welches Datenterminal unter Umständen örtlich fernab vom Knoten 10 gelegen sein kann.

Das Terminal 31 weist eine Verbindung zwischen der Peripherie-Einheit 29 und einem Treiber/Empfänger-Isoliermodul 33 auf. Das letztere kann seinerseits wiederum verbunden sein mit einer Quelle von Datensignalen, beispielsweise über ein Modem oder ähnlichem, um die Signale aus einem kommerziellen Telefonnetz auf die Peripherie-Einheit zu führen. In der besprochenen Ausführungsform kann das Terminal 31 einen Terminal-Speicher enthalten, der so angepasst ist, dass er die Informationen in segmentierter Form auf einen Bildschirm oder auf einen Drucker abgibt. In dieser segmentierten Übertragung werden gewissse Zeichenlücken entsprechend den von der Peripherie-Einheit 29 empfangenen Daten aufgefüllt, welche ihrerseits wieder Signale und Instruktionen über das Modem erhält.

Die dem Knoten 10 zugeordneten externen Schaltkreise enthalten ferner eine Zweit-Station 28, welche bidirektional über die Eingang/Ausgangs-Puffer PB0 mit der Knotensammelleitung 15 in Verbindung steht. Weiterhin ist die Zweit-Station 28 bidirektional über die Leitungstreiber/Empfänger (galvanisch getrennten) Module 30 und 32 mit den Datenübertragungskanälen A und B verbunden.

Der Knoten 12, welcher einen Teil der vorher erwähnten Betriebseinheiten der dezentralisierten Kontrollanordnung zugeordnet ist, ist im wesentlichen gleich beschaltet wie der vorher besprochene Knoten 10. Die externen Schaltkreise, in diesem Falle die Sekundärstation 36 und die Unterstationen SSi, SS2... SSK, sind über die Eingang/Ausgangs-Puffer PB0, PBj, PB2.. .PBK miteinander verbunden. Wie vorher schon ausgeführt, kann die Anzahl der Unterstationen, die auf die verschiedenen Knoten wirken, pro Knoten unterschiedlich sein.

Die Eingangs/Ausgangs- oder auch Kanal-Puffer des Knotens 12 sind in bidirektionaler Weise mit der Sammelleitung des Knotens 17 verbunden; auf diese Sammelleitung wirktin bidirektionaler Verbindung auch eine Kontrolleinheit 20. Die Sekun-där-Station 36, welche eine vorprogrammierte Datenverarbeitungsmöglichkeit aufweisen kann, was im bevorzugten Ausführungsbeispiel der Erfindung der Fall ist, ist weiterhin verbunden mit den Kommunikationskanälen A und B der Datenübertragung, dies über ein Paar von galvanisch isolierenden Kopplern 38 und 40, im wesentlichen in gleicher Form wie dies bei der sekundären Station 28 auch der Fall ist.

Der Knoten N ist im wesentlichen identisch mit den Knoten 10 und 12, obschon die Anzahl der zugeordneten Unterstationen und deren entsprechenden Kanalpuffern differieren kann. Wie gezeigt, enthält der Knoten eine Knotensammelleitung 19, auf die eine Kontrolleinheit 24 in bidirektionaler Weise angeschlossen ist. Ein Satzvon Kanalpuffern PB],PB2. . .PBK ist ebenfalls auf die Sammelleitung 19 geführt sowie ein entsprechender Satz von Unterstationen SSi, SS2... SSK. Die letzteren sind räumlich ausserhalb des Knotens angeordnet. Eine Sekundär-Station 44 befindet sich ebenso extern zum Knoten N und wirkt über die Koppler 46 und 48 als Interface auf die Datenkanäle A und B, indem sie über den Kanalpuffer PB0 mit der Sammelleitung 19 des Knotens N verbunden ist.

Eine Primär-Station 50 (im unteren Teil der Fig. 1), im bevorzugten Ausführungsbeispiel mit Datenverarbeitungskapazität, ist bidirektional über ein Paar von Leitungstreiber/Empfänger-Kopplern 52 und 54 mit den Datenkanälen A und B verbunden. Im bevorzugten Ausführungsbeispiel kann die Primär-Station bidirektional mit einer Anzeige-Einheit 56 sowie mit einem Hilfstableau 58 verbunden sein.

Die Kanalpuffer PB, wie sie in Fig. 1 gezeigt sind, werden vorteilhaft untereinander identisch ausgeführt, jedoch mit dem Unterschied, dass sie jeweils einen anderen Adressendekodier-Schaltkreis aufweisen. Im weiteren können die Kontrolleinheiten der entsprechenden Knoten und die Sekundärstationen, welche den jeweiligen Knoten zugeordnet sind, entsprechend einem Mehrfach-Knoten-Übertragungssystem standardisiert werden. Gleicherweise sind die Kopplermoduls, die auf die Kanäle A und B wirken, im wesentlichen identische Schaltkreise.

Fig. 2 zeigt im Detail eine Sekundär-Station, beispielsweise 5 die Station 28, wie sie in Fig. 1 gezeigt wird. So immer es möglich war, wurden die entsprechenden Referenzzahlen der Fig. 1 auch in Fig. 2 verwendet. Der Kanalpuffer PB0 ist über einen Sammelleitungsverbinder 100 mit der Knotensammelleitung 15 bidirektional verbunden.

10 Ein RAM-Speicher 104, vorzugsweise ein im Handel erhältlicher Typ mit der Bezeichnung RAM-IO 8156, hat drei 8-bit I/O-Ports A, B und C. Der I/O Port B ist mit dem Puffer PB0 für die Übertragung der Kontrollinformationen verbunden. Der I/O-Port C ist einerseits mit einer Linie Busy Detektiereinrichtung 15 110 und einer Phasenfehler-Detektiereinrichtung 112 für den Empfang der Stationsstatusinformation verbunden. Der I/O-Port C ist weiterhin mit der Link-Kontrolleinheit 114 verbunden; dieser Baustein ist im Handel unter der Nummer 2652 erhältlich.

Ein vorprogrammierter Speicher 106, im Handel unter der 20 Bezeichnung EPROM-IO 8755 erhältlich, ist über seinen I/O-Port A zur zusätzlichen Übertragungskontrolle der Information mit dem Puffer PB0 verbunden. Der I/O-Port B des Speichers 106, der für die Stationskontrolle vorgesehen ist, ist verbunden mit den Portpuffer-Kontrolleitungen und weiterhin zur Abgabe eines Ausgangssignals auf die Phasenfehler-Detektiereinheit 112 mit dieser verbunden sowie auch mit der Link-Kontrolleinheit 114 und der Interface/-Kanaldetektier- und Lock-Einheit 118. Ein Datenprozessor 108, welcher kommerziell unter der Bezeichnung 8085 erhältlich ist, ist bidirektional verbunden mit der Sammelleitung 116 innerhalb der Sekundär-Station 28. Die Einheiten 104,106 und 114 sind gleicherweise bidirektional auf die Sammelleitung 116 geschaltet.

Die Interface- und Kanal-Detektor/Lock-Einheit 118 ist mit seinem Ausgang an die entsprechenden Eingänge der Einheiten 110 und 112 sowie auch an die Synchronisier-Einheit 120 und die Dekodiereinheit 122 angeschlossen. Der Ausgang der Synchronisiereinheit ist verbunden mit einem Taktgeber 124, dessen Ausgang auf einen weiteren Eingang der Link-Kontrollschaltung 114 führt. Ein weiterer Taktgeber-Ausgang ist mit der Kodiereinheit 126 sowie auch mit der Dekodiereinheit 122 verbunden. Der Ausgang der Dekodiereinheit 122 ist verbunden mit dem seriellen Dateneingang SI der Link-Kontrollschaltung 114. Der serielle Datenausgang SO der Link-Kontrollschaltung ist weiterhin auf den Eingang der Kodierschaltung 126 geführt, dessen Ausgang mit der Einheit 118 verbunden ist. DieEinheitll8 wiederum ist bidirektional verbunden zu den Übertragungskanälen A und B und zwar jeweils über die Leitungstreiber/Empfänger der Schaltungen 30 und 32.

Fig. 3 zeigt in detaillierter Ausführung die Primär-Station 50 50 gemäss Fig. 1, wobei ebenfalls die Bezugszeichen der Fig. 1 weitgehend übernommen wurden. Eine Interface- und Kanalwahlschaltung 140 ist bidirektional über Leitungstreiber- und Empfänger-Schaltungen 52 und 54 mit den Datenkanälen A und B verbunden. Der Ausgang der Schaltung 140 ist verbunden mit 55 einer Line-Busy-Detektorschaltung 142, einen Phasenzählerde-tektor 144, eine Synchronisierschaltung 146 und eine Dekodiereinheit 148. Die Primär-Station enthält ferner einen Speicher mit wahlfreiem Zugriff mit der Bezugsziffer 150, der im Handel unter der Bezeichnung RAM-IO 8156 erhältlich ist sowie ein Paar von vorprogrammierten Speichern 152 und 154, jeder einzelne erhältlich unter der Bezeichnung EPROM-IO 8755; ein Datenprozessor 156, welcher im Handel unter der Bezeichnung 8085 erhältlich ist sowie eine Link-Kontrollschaltung 158, erhältlich unter der Bezeichnung 2652. Alle diese Schaltkreise 150,152, 65 154,156 und 158 sind bidirektional mit der Sammelleitung 160 verbunden.

Die Synchronisierschaltung 146 ist ausgangsseitig mit dem Eingang der Taktschaltung 162 verbunden, welche ihrerseits

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ausgangsseitig je mit der Link-Kontrollschaltung 158 und der und 198 Leseschreib/Schreibsignale R/W zu übertragen. Die

Dekodierschaltung 148 und aus diesem Ausgang gleichzeitig mit Byte-Latch-Schaltung 192 ist mit der Kontrollschaltung 182 über der Kodierschaltung 164 verbunden ist. Die Kodierschaltung 164 die Leitung 200 verbunden zur Übertragung von Signalen mit der empfängt über einen weiteren Eingang seriell Daten aus einem Bezeichnung XFR ■ LD2.

Ausgang der Link-Kontrollschaltung 158 und ist über ihren 5 Eine Kontroll-Leitung 201 überträgt ein Signal XFR • LD3 eigenen Ausgang mit der Schaltung 140 verbunden. Die Link- zum bidirektionalen Switch 194 sowie auch zur Speicherkontroll-Kontrollschaltung 158 empfängt die Ausgangssignale der Deko- einheit 220. Eine Anzahl von Ausgangsanschlüssen der beiden dierschaltung 148 seriell über den Dateneingang SI. Byte-Latch-Kontrollschaltungen 190 und 192 werden zu einer 10 Ein weiterer Ausgang der Link-Kontrollschaltung 158 ist Bit-Adress-Sammelleitung 202 kombiniert, welche mit dem Speiverbunden mit dem I/O-Port C des RAM-Speichers 150 ; auf den 10 cheradressierzähler 172 verbunden ist sowie auch zusätzlich mit gleichen Eingang führen die Ausgangsleitungen der Busy-Detek- der Sammelleitung 15. Die Selekt/Speicher-Kontrolleinheit 176 torschaltung 152 und der Phasenfehlerdetektorschaltung 144. im Kontrollschaltkreis ist verbunden mit der Speicherkontroll-Eine Interface-Schaltung 166 für eine Anzeigeunterstation erhält einheit 220 über die Kontroll-Leitung 222, welche weiterhin auch auf ihre Eingänge die Signale von den I/O-Ports A und B des mit der Sammelleitung 15 verbunden ist. Die Einheit 220 ist Speichers 150 sowie vom I/O-Port A des EPROM-Speichers 154. 15 verbunden mit dem Pufferspeicher 208.

Der I/O-Port B dieses Speichers ist verbunden mit einem weite- Ein zweiter bidirektionaler Schalter 204 ist verbunden mit ren Eingang der Link-Kontrollschaltung 158 sowie auch mit dem ersten bidirektionalen Schalter 194 über eine 8 Bit-Sammel-

einem Eingang der Interface und Kanal-Selektionsschaltung 140. Ieitung 206, welche weiterhin in bidirektionaler Weise den

Dieser zuletzt genannte B-Anschluss führt weiterhin durch einen Pufferspeicher 208 verbindet. Der Schalter 204 erlaubt'eine

Eingang der Phasenfehlerdetektierschaltung 144. Die Einheit bidirektionale Datenübertragung zwischen dem Pufferspeicher

166 ist verbunden über die Anschlüsse PA, PB und PC mit einer und der Speicherkontrollschaltung 170. Ein Übertragungssignal

Anzeigeeinheit. Eine Anschlussschaltung 168 vermittelt die XFR, welches der Port-Kontrollschaltung 182 entnommen wird,

Anschlüsse zwischen einem Hilfsbedienungstableau und dem 1/ ist so angepasst, dass es dem bidirektionalen Schalter 204 über

O-Port A des vorprogrammierten Speichers 152. ^ ejne Kontroll-Leitung 210 eingegeben werden kann. Der Schal-

Fig. 4 zeigt im Blockdiagramm als Beispiel der Knoten 10 ter 204 ist bidirektional verbunden mit der Speicherkontrollein-

gemäss Fig. 1. Wennnun alle Pufferschaltungen, ausgenommen heit m über die schon erwähnte 8 Bit-Datensammelleitung 174.

der Adressdekodierung, im wesentlichen identische Schaltkreise i • u u j

. . , a - T- a * <. iix • 1 r» rr Ein Byte-Zahlervergleicher 214 ist verbunden mit der Byteaufweisen, so kann derinFig.4dargestellteemzelne Puffer PBt y7" x ,1 T .1- 1 •», ° • U MJ r» ££ ' l. , . £ , „ . . 1X.. ° , r> ££ ix ^ „ 1 Kontroll-Latchschaltung 190 sowie auch mit dem Pufferspeicher als einfaches Beispiel fur die anderen Puffer gelten. Dabei soll ,AO , . ~ . T-Tî ® ..U1 ^ i u-n. « , , ^ . , . . .0, T. x . so 208 und einem Byte-Ubertragungszahler 212. Der letztere erhalt aber hervorgehoben sein, dass in einem typischen Knoten eine ... . T v ~..u1 .. , . . , n x* l. ii n ££ l j . , . , über eineKontroll-Leitung218 die Zahlerrucksetzsignale. Das Mehrzahl von Pufferschaltkreisen vorhanden ist. Wie bei den , ^ 4 ® , c. ir»™/-* • j-, . j-i. .» , t-, aus dem Byte-Vergleich stammende Signal BTEQ wird über die vorherigen Figuren werden die aus Fig. 1 stammenden Bezugs- Leitung2l6vonderEinheit214aufdieKontrollschaltungl82

zeichen beibehalten. oeführt

Fig. 4 zeigt nun eine schematische Darstellung eines Knotens, °

in welchem die Kontrollschaltung 18 rechts von der Sammellei- 35 P'e 5A bis 5E zeigen zusammen die logischen Schalt-tung 15 dargestellt ist, während der Puffer PB t auf der linken kreise der Pufferschaltung PBi. Wo immer es möglich ist, werden Seite der Sammelleitung 15 abgebildet ist. Die Kontrolleinheit Referenzzahlen, wie sie in Fig. 4 verwendet wurden, in diesen umfasst einen der Kontrolleinheit zugeordneten Speicher 170, ^ig. 5A bis 5E beibehalten. Obschon die Komplexität der Pufferweicher adressiert wird durch einen ebenfalls der Kontrolleinheit Logikschaltkreise zur Erklärung fünf verschiedene Figuren zugeordneten Speicherzähler 172, so dass entweder 8 Bit-Wörter 40 erfordert, so geschieht dies mehr aus Gründen der einfachen in das Memory 170 eingeschrieben oder davon über die 8 Bit- Darstellbarkeit als aufgrund der funktionellen Hinsicht. Wo Sammelleitung wieder herausgelesen werden können. Eine immer dann eine abgebrochene Leitung einen kleinen Kreis Selekt/Speicher-Kontrollschaltung 176 kontrolliert den Betrieb aufweist, und mit einer Nummer oder einem Buchstaben des Speichers 170 und des Speicherzählers 172 über die Kontroll- bezeichnet ist, so bezieht sich dies auf die Anschlüsse der in Leitungen 178 und 180. 45 dieser Bezeichnung angegebenen Figur. So bedeutet beispiels-

Die Puffer-Schaltkreise im den in Fig. 4 gezeigten Gesamt- weise der Buchstabe B im Zusammenhang mit 1B, 2B, 3B usw. in schaltkreis enthalten eine Kontrolleeinheit 182, welche mit der Fig. 5A, dass diese Anschlüsse in Fig. 5B weiter geführt werden, Aussenwelt in Verbindung steht (im diskutierten Beispiel mit der die Bezeichnung 1A, 2A, 3A usw. Gleicherweise bedeutet dann Unterstation SSi) und zwar über eine Anzahl Leitungen, die mit ^er Grossbuchstabe A in den letztangegebenen Bezeichnungen, ERDY, ELD1, ELD2, ELD3 bezeichnet sind. Die Schaltung 182 50 dass diese Anschlüsse in der Fig. 5A weitergeführt werden und ist weiterhin verbunden mit einer Portselekt/Speicher-Kontroll- zwar an c®en Punkten 1B, 2B, 3B usw. So eine Zahlen/Buchstaeinheit 176 über die Portadressenleitung 184, welche zudem noch ben-Kombination den Übergang eines Anschlusses von einer mit der Sammelleitung 15 verknüpft ist. Zeichnung auf die andere unverwechselbar darstellt, ist es in der Eine Kontroll-Leitung 186ist weiterhin vorgesehen, um ein folgenden Diskussion unnötig, jedesmal speziell darauf Bezugzu Kontrollsignal SXFR (Übertragungssignal) auf die Einheit 176 55 nehmen.

abzugeben und ist ebenfalls mit der Sammelleitung 15 zusätzlich Auf der linken Seite in Fig. 5 A befinden sich drei Leitungen verbunden. für die Kontrollsignale ELD1, ELD2 undELD3, welche aus

Über eiiiv ~ „^-mformationssammelleitung 188, welche einer entsprechenden Unterstation stammen und auf einen Satz

Daten wie auch Kontrollinformationen übertragen kann, werden von nicht invertierenden Pufferschaltungen 250,252 und 254

Informationen von den externen und zu den externen Schaltkrei- 60 geführt werden. Diese Puffer- oder auch Treiber-Schaltungen sen, wie beispielsweise die Unterstation SSj geleitet. Die Sam- werden in dem besprochenen Schaltkreis häufig verwendet; sie melleitung 188 ist mit einem ersten und einem zweiten Schalt- haben keine Speicherfunktion und können beispielsweise auf kreis 190 und 192 verbunden, diese Schaltkreise überwachen den einem einzigen Chip untergebracht sein. Diese Puffer-Schaltun-

sogenannten Byte-Latch sowie mit einem ersten bidirektionalen gen, so es sich nicht um Schaltungen mit logischer Umkehr

Schalter 194, welcher eine bidirektionale Datenübertragung 65 handelt, dienen nur zum Schutz der Schaltung gegen aussen und zwischen dem Pufferspeicher und externen Unterstationen zwar gegen die Unterstationseite, im weiteren dienen sie auch zur ermöglicht. Die Byte-Latch-Schaltung 190 ist angeschlossen an Signalaufbereitung, ohne jedoch deren Informationswert zu die Kontrolleinheit 182, zwischen denen über die Leitungen 196 verändern.

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Die Ausgänge der Treiberschaltungen 250,252 und 254 führen auf den einen Eingang von drei zwei Eingang-NAND-Gatter 256,258 und 260. Das NAND-Gatter260 empfängt auf seinem anderen Eingang ein Signal XFR. Der Ausgang des NAND-Gatters 260 wird auf den Eingang eines Inverters 262 geführt und von dort wieder auf einen nicht invertierenden Treiber264. Das so entstehende Ausgangssignal ist mit LB3X bezeichnet und besteht aus der Verknüpfung der Signale ELD3 -XFR. Die NAND-Gatter258 und 256 empfangen beide ein Doppel-«Ready»-Signal an ihrem zweiten Eingang; dieses Signal ist mit RDY bezeichnet. Der Ausgang des Gatters 258 wird auf den Eingang eines Inverters 266 geführt, an dessen Ausgang das Signal LD2-RD Y erscheint. Ebenfalls wird der Ausgang des NAND-Gatters 256 auf einen Inverter268 geführt, an dessen Ausgang dann das Signal mit der Bezeichnung LD1 -RDY erscheint. In einer bevorzugten Ausführungsform sind die Inverter 262,266 und 268 auf einem Chip zusammen mit einem Paar von Invertierern 270 und 272, über welche im folgenden noch diskutiert wird.

Das Signal LD2-RDY wird auf einen Latch-Schaltkreis geführt, welcher hier im speziellen aus einem NAND-Gatter274 besteht und welches auf einen zweiten Eingang das Signal R/W aufnimmt. Der Ausgang des Gatters 274 ist verbunden mit dem einen Eingang eines weiteren NAND-Gatters 278 über einen Widerstand 276. Ein Inverter 270 empfängt das Signal R/W und leitet es über seinen Ausgang dem NAND-Gatter 280, ein Bestandteil des schon erwähnten Latch-Schaltkreises, zu. Das letztere Gatter empfängt zugleich noch das Signal XFR sowie auch das Signal BTEQ. Der Ausgang des NAND-Gatters 280 ist verbunden mit dem NAND-Gatter 278, welches mit seinem dritten Eingang mit der Leitung 282 verbunden ist.

Der Ausgang des NAND-Gatters 278 ist auf den Takteingang C eines «Ready»-Latch-Schaltkreises 284 geführt, welcher Baustein den vorerwähnten Latch-Schaltkreis komplett macht. Der Latch-Schalter284 ist vorzugsweise die eine Hälfte eines Chips, welcher ein Paar solcher Latch-Schaltungen beherbergt. Die D-und S-Eingänge der Latch-Schaltung 284 sind über einen Widerstand 286 an die Speisespannung Vcc von + 5 V DC angeschlossen. Dies betrifft eine bevorzugte Ausführungsform der Erfindung. Die «Ready»-Latch-Schaltung284 empfängt weiter ein Signal auf seinem R dem Rücksetzeingang, dessen Aufbereitung im Zusammenhang mit der Fig. 5D erklärt wird. Im weiteren zeigt die Latch-Schaltung 284 ein Paar Ausgänge Q und QJDas vorher erwähnte «Ready»-Signal RDY steht am Ausgang Q quer an.

Ein Satz von vier Adress-Signalen, welche mit PAO bis PA3 bezeichnet sind, stammen aus der Kontrollschaltung 18 und werden auf die entsprechenden vier Anschlüsse in Fig. 5 A geführt. Diese Signale adressieren einen von maximum 16 Puffern, die mit der Sammelleitung 15 verknüpft sind. Diese vier Signale müssen in der Folge dekodiert werden, um das Adress-Signal PADR zu liefern. In der dargestellten Ausführung werden die Signale PAO bis PA3 auf ein Vier-Eingang NAND-Gatter 290 geführt, welches ein Adress-Signal für einen Puffer mit der Binäradresse 1111 liefert. Jeder andere der Puffer benötigt eine entsprechende Puffer-Adresse.

Fig. 5D zeigt ein NAND-Gatter 300, dessen Eingang das schon erwähnte Signal PADR über den Widerstand 302 empfängt. Ein weiterer Eingang ist mit dem Q-Ausgang der «Ready»-Latch-Schaltung284inFig. 5A verbunden. Der Ausgang des Gatters 300 ist verbunden mit einem Inverter304, dessen Ausgang wiederum mit dem Takteingang C mit einer Speicherüber-tragungskontrollschaltung 306 verbunden ist. Diese Schaltung 306 entspricht wiederum einer Sperr- oder Latch-Schaltung. Die Eingänge D und S der Latch-Schaltung306 sind mit der Speisespannung Va; verbunden, wie dies auch in der Latch-Schaltung 284 der Fall ist. Der Rücksetzeingang R der Latch-Schaltung 306 sowie auch der Latch-Schaltung284 in Fig. 5A ist verbunden mit dem Ausgang eines Invertierers 318. In einer bevorzugten Ausführungsform der Erfindung sind die Latch-Schaltungen 284 und 306 auf einem gemeinsamen Chip angeordnet, welcher unter der Bezeichnung 54C74 im Handel erhältlich ist. Der Q-Ausgang der Transfer-Request-Latch-Schaltung 306, welche das Transfer-Request-Signal TREY abgibt, ist verbunden mit dem einen Eingang eines NAND-Gatters 308, dessen anderer Eingang mit dem Ausgang des Inverters 310 verbunden ist. Der letzere ist wiederum verbunden mit dem schon erwähnten Widerstand 302 und erhält das Signal PADR an seinem Eingang.

Der Ausgang des NAND-Gatters 308 ist verbunden mit dem Inverter 310, welcher über seinen Ausgang mit dem nicht invertierenden Treiber 312 verbunden ist. Der Ausgang des Treibers 312 gibt das Übertragungssignal XFR ab. Der Ausgang des NAND-Gatters 308 ist weiterhin verbunden mit einem Treiber 314, dessen Ausgangssignal mit XFR bezeichnet ist. Die Signale XFR und BTEQ werden auf die Eingänge eines NAND-Gatters 316 geführt, dessen Ausgang mit einem weiteren NAND-Gatter 320 verbunden ist. Ein zweiter Eingang des letzteren Gatters ist verbunden mit dem Eingangsanschluss, auf welchem das Signal PENA abgegeben wird. Dieses Signal stammt aus der Kontrollschaltung und ist indikativ für die «Speisespannung vorhanden» -Bedingung. Der Ausgang des NAND-Gatters 320 ist verbunden mit dem Eingang des vorher erwähnten Inverters 318, dessen Ausgang wie oben schon erklärt, verbunden ist mit den Rücksetzeingängen der Latch-Schaltung 284 und 306.

Das Signal RDY, welches vom Q-Ausgang der «Ready»-Latch-Schaltung 284 in Fig. 5A stammt, zeigt mit einem H an, dass die Puffer für die Datenübertragung aus den angeschlossenen Subsystemen bereit sind. Ist das RD Y-Signal gleich L, so zeigt dies an, dass eine Datenübertragung zwischen den Puffern und dem Kontrollspeicher stattfindet. Wie in Fig. 5D gezeigt, wird das RDY-Signal an eine Ausgangsklemme 323 geführt, dies über einen Inverter 322, welcher das angeschlossene Subsystem von der Schaltung abtrennt. Das Signal von der Klemme 323 wird mit ERDY bezeichnet, wobei das E auf ein Signal hinweist, das extern des Puffers PB! anliegt. Im besprochenen Beispiel wird dieses Signal auf das Subsystem SSj geführt. Gleicherweise und in Übereinstimmung derhier beschriebenen Abmachung, sind die Signale BTEQ und R/W auf die Ausgangsklemmen 325 und 327 über die Inverter 324 und 326 geführt. Dieletzteren Klemmen geben dann das Signal EBTEQ und ER/W an die angeschlossenen Unterstationen ab.

Fig. 5D zeigt ferner einen bidirektionalen Schalter 204 mit den Elementen 330,332,334,336,338 und 340. Die genannten Elemente sind mit den entsprechenden Klemmen 331,333,335, 337,339 und 341 verbunden, von da weg die Signale auf die Kontrollschaltung geführt werden. Dies betrifft dann die Signale SXFR, SR/W, SA9, SA8, welche auf die Kontrollschaltung über die Klemmen 331,333,335 und 337 geführt werden. DieSignale SMCS und SMWRT, welche aus der Kontrollschaltung stammen, werden auf die Port-Puffer via die Klemmen 339 und 341 geführt. Der in der Signalbezeichnung jeweils eiste Buchstaben S deutet auf die Verbindung mit der Sammelleitung 15 hin, welche eine Datenübertragung relativ zur Kontrollschaltung oder relativ zu den Port-Puffern ermöglicht.

Das Übertragungssignal XFR wird auf den Gattereingang G jedes einzelnen bidirektionalen Schalters 330 bis 340 geführt. Die Eingangs/Ausgangs-Verbindung des Schalterelementes 330 auf der Pufferseite ist verbunden mit einer Masseleitung und zwar über eine Treiberschaltung 342. Daraus folgt, dass, wenn das bidirektionale Schalterelement 330 das Übertragungssignal XFR durchschaltet, dieses an der Klemme 331 als invertiertes Signal also SXFR erscheint. Das Signal XFR ist lokal zum Port-Puffer, während der Grossbuchstabe S im Signal SXFR eine Verbindung mit der Knotensammelleitung anzeigt, wie dies oben schon erwähnt wurde.

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_Das bidirektionale Schalterelement 332 empfängt das Signal R/W, welches dann durchgeschaltet an der Klemme 333 als Signal SR/W ansteht. In gleicherweise arbeiten die restlichen Schalterelemente. Das Durchschalten des Signals LA9 durch das Schalterelement 334 ergibt das Signal SA9 an der Klemme 335, wobei S anzeigt, dass dieses Signal auch auf die Knotensammelleitung 15 geführt wird. Das Schalterelement 336 empfängt das Signal LA8, welches durchgeschaltet an der Klemme 337 als Signal SA8 erscheint. Das Durchschalten des Signals PMCS durch das Schalterelement 538 erzeugt an der Klemme ein Signal SMCS und die Durchschaltung des Signals SMWRT durch das Schalterelement 340 bringt auf die Klemme 341 das Signal SMWRT. Bei den Signalen, die auf die Schalterelemente 343 bis 340 geführt werden, bedeuten die Préfixé L oder P, dass es sich um Signale handelt, die innerhalb des Puffers vorkommen.

Die Schaltkreise des Puffers, die in Fig. 5B gezeigt sind, enthalten eine erste Control-Byte-Latch-Schaltung 190, welches vorzugsweise aus einem Octal D-Flip-Flop besteht, welches im Handel unter der Bezeichnung 54C374 erhältlich ist. Die Latch-Schaltung 190 empfängt Eingangssignale EDO bis ED7 an einer 8-Bit-Eingangssammelleitung, welche auf die Latch-Schaltungs-eingänge D1 bis D8 führt. Der Latch-Disable-Eingang DIS ist an Masse gelegt und der Takteingang CLK ist verbunden mit der Leitung, welche das Signal LD1 -RDY abgibt und vom Inverter 268 in Fig. 5A stammt. Die Referenzspannung Vcc ist über einen Satz von Widerständen 344 mit den einzelnen Leitungen der vorher erwähnten Sammelleitung verbunden. Die Latch-Schaltung 190 hat ferner einen Satz von Ausgängen Q1 bis Q8. Die Kontrollsignale LA8, LA9 und R/W werden ausserdem auf die Ausgangsklemmen Q1, Q2 und Q8 geführt, von wo sie auf die bidirektionalen Schalter 336,334 und 332 führen, wie dies im Zusammenhang mit Fig. 5D besprochen wurde.

Ein Byte-Vergleicher 214 besteht aus einem Paar von gleichen Zähleinheiten 350 und 352, von welchem jeder einzelne in der Lage ist, binär von 0 auf 15 zu zählen. In einer bevorzugten Ausführungsform sind beide Zähler 350 und 352 auf einem Chip unter der Bezeichnung CD4520 im Handel erhältlich. Der Eingang E der Byte-Zähleinheit 350 ist mit einer Leitung 356 verbunden. Die Signale, die mit dem Eingang E zusammenhängen, werden später im Zusammenhang mit der Fig. 5C diskutiert. Der Eingang E am Zähler 352 ist verbunden mit dem Ausgang Q4 des Zählers 350. Der Takteingang C von beiden Zählern 350 und 352 ist gemeinsam an Masse gelegt. Die Ausgänge Q1, Q2, Q3 und Q4 des Zählers 350 sind verbunden mit den Eingängen B0, Bl, B2 und B3 des Vergleichers 346. Die Ausgänge Q1 und Q2 des Zählers 352 sind verbunden mit den Eingängen B0 und Bl des Vergleichers 348. Die verbleibenden Ausgänge des Zählers 352 werden nicht verwendet.

Die Eingänge A>B und A<B des Vergleichers 346 sind an Masse gelegt, zusammen mit den Eingängen AI, A2, B2, A3 und B3 des Vergleichers 348. Der Eingang A=B des Vergleichers 346 ist über einen Widerstand 354 mit einer Referenzspannung Vcc verbunden. Die Ausgänge A>B, A<B und A=B des Vergleichers 346 sind verbunden mit den entsprechenden Eingängen des Vergleichers 348. Die Ausgänge A>B und A=B des letzteren Vergleichers werden nicht verwendet.

Das Signal BTEQ wird vom Ausgang A B des Vergleichers 348 abgenommen und auf einen Inverter 272 geführt. Der Ausgang des Inverters 242 ist wiederum verbunden mit dem NAND-Gatter 288. Das letztere empfängt weiterhin ein Signal vom NAND-Gatter 258 in Fig. 5A. Der Ausgang des Gatters 288 ist verbunden mit den Rücksetzeingängen R von beiden Zählern 350 und 352.

Fig. 5C zeigt eine Byte-Latch-Kontrollschaltung 192, welche vorzugsweise mit einem Octal D-Flip-Flop realisiert wird gleicherweise wie der Latch-Schaltkreis 190. Die 8-Bit-Eingangs-sammelleitung 188 mit den Signalen EDO bis ED7 wird auf die Eingänge Dl bis D8 der Latch-Schaltung 192 geführt. Die

Signale SA0 bis SA7 stammen aus den Ausgängen Q1 bis Q8 der Latch-Schaltung 192 und dienen als Quellenadressen für die Kontrollschaltung, wie dies später noch genauer beschrieben wird. Der Disable-Anschluss DIS der Latch-Schaltung 192 ist 5 verbunden mit einer Leitung, die das Signal XFR zuführt, während der Takteingang CLK der gleichen Latch-Schaltung das Signal LD2RDY empfängt, welches aus dem Schaltkreis gemäss Fig. 5A stammt.

Der bidirektionale Schalter 194 besteht aus bidirektionalen 10 Schaltelementen 358,360,362,364,366,370 und 372, welche vorzugsweise aus einem Paar von gleichen Chips realisiert wird. Der Eingang G jedes einzelnen der Schaltelemente ist verbunden mit einer Leitung, auf der das Signal LD3X zugeführt wird, welches aus dem Schaltkreis von Fig. 5 A entstammt. Ein 15 Anschluss jedes einzelnen bidirektionalen Schaltelementes 358 bis 372 ist verbunden mit den entsprechenden Eingängen EDO bis ED7, bzw. mit den Leitungen der 8-Bit-Datensammelleitung, welche mit einem externen Subsystem verbunden ist. Die Anschlussklemmen auf der Pufferseite der Schalterelemente 358 20 bis 372 sind verbunden mit den Ausgangsklemmen DO bis D7 des Pufferspeichers 208 sowie auch mit den entsprechenden Klemmen der Schalterelemente des bidirektionalen Schalters 204, welcher mehr detailliert in Fig. 5E dargestellt ist.

In einer bevorzugten Ausführungsform besteht der Pufferspeicher 208 aus einem 32-8 RAM-Speicher. Die Eingänge A0, Al, A2 und A3 des Speichers 208 sind verbunden mit den Ausgängen Q1, Q2, Q3 und Q4 des Zählers 350 in der Byte-Übertragungs-Zählschaltung 212. Der Eingang A4 des RAM-Speichers 208 ist verbunden mit dem Ausgang Q1 der Zählschaltung 352 desselben Zählschaltkreises. Der Pufferspeicher 208 enthält ferner eine Anzahl Eingänge die mit MWR, MRD und CS bezeichnet sind, welche ihrerseits verbunden sind mit den Ausgängen der NAND-Gatter 374, NAND-Gatter 376 und einen Inverter 378. Das NAND-Gatter 374 ist am einen Eingang mit dem Ausgang eines EXKLUSIV-ODER-Gatters 380 verbunden, welches seinerseits ein Eingangssignal der Leitung382 und auf dem anderen Eingang das Signal PMRD empfängt. Der zweite Eingang des NAND-Gatters 374 ist mit dem Ausgang eines Invertierers 384 verbunden, welches seinerseits mit dem Ausgang eines zweiten EXKLUSIV-ODER-Gatters 386 verbunden ist. Die Eingänge des letzteren Gatters sind für die Signale XFR und R/W vorgesehen, wie dies schon an anderer Stelle diskutiert wurde. Das schon erwähnte Signal LD3X wird auf dem Invertierer 388 geführt, dessen Ausgang auf den Eingang eines 45 dritten EXKLUSIV-ODER-Gatters 390 führt. Der andere Eingang des Gatters 390 wird mit dem Signal PMCS versehen, welches aus dem Schaltkreis gemäss Fig. 5D stammt. Der Ausgang des Gatters 390 wird auf den einen Eingang eines NAND-Gatters 376 geführt sowie auch auf den Eingang des 50 Invertierers 378. Ein zweiter Eingang des Gatters 376 empfängt ein Signal aus dem Ausgang des EXKLUSIV-ODER-Gatters 386.

Fig. 5E zeigt einen bidirektionalen Schalter 204 mit den bidirektionalen Schaltelementen 400,402,404,406,408,410,412 55 und 414, welche vorzugsweise alle auf zwei identischen Chips angeordnet sind. Der Eingang G jedes einzelnen bidirektionalen Schalterelementes 400 bis 414 erhält das vorher schon erwähnte Signal XFR. Die Anschlüsse auf der Pufferseite der Schalterelemente 400 bis 414 sind verbunden mit den entsprechenden 60 Anschlüssen der bidirektionalen Schalterelemente 358 bis 373, wie dies oben schon erwähnt wurde sowie auch mit den Anschlüssen DO bis D7 des Pufferspeichers 208. Die Anschlüsse der Schalterelemente 400 bis 414, welche auf der Kontrollerseite liegen, sind verbunden mit einer 8-Bit-Sammelleitung, welche 65 die Signale SD0 bis SD7 zur Kontrollschaltung führt.

Eine Referenzspannung Vcc ist verbunden mit den bidirektionalen Schaltern 338 und 240 in Fig. 5D über die Widerstände 416 und 418. Ein Widerstand 420 verbindet im weiteren die Refe25

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renzspannung Vcc mit den Anschlüssen J und K eines Paars von Flip-Flop-Schaltkreisen 422 und 424, welche vorzugsweise auf einen gemeinsamen Chip angeordnet sind, welcher im Handel unter der Bezeichnung 54C107 erhältlich ist. Der Takteingang C des Flip-Flops 422 ist verbunden mit dem Ausgang eines NAND-Gatters 426, dessen einer Eingang verbunden ist mit dem Ausgang Q des Flip-Flops 424. Der andere Eingang ist verbunden mit dem Gatter 426, dessen Ausgang das Taktsignal SCLK abgibt.

Beide Rücksetzeingänge R der Flip-Flops 422 und 424 sind mit dem Signal LD3X versehen, welches aus dem Schaltkreis gemäss Fig. 5A erzeugt wurde. Der Ausgang Q des Flip-Flops 422 ist verbunden mit dem Takteingang C des Flip-Flops 424 sowie auch mit einem der Eingänge des NAND-Gatters 428, dessen weiterer Eingang mit dem Ausgang des NAND-Gatters 426 verbunden ist. Der Ausgang des Gatters 428 ist verbunden mit der Leitung 382 in Fig. 5C, welche die Eingangsleitungen des EXKLUSIV-ODER-Gatters 380 darstellen.

Die Fig. 6A bis 6D zeigen im Detail die den Kontrollschal-tungsanteil des Knotens, wie er in Fig. 4 gezeigt ist, wobei die entsprechenden Referenzzahlen der Fig. 4 auch in den Spuren 6A bis 6D beibehalten werden. Fig. 6 A zeigt einen Speicheradresszähler 172 der Kontrollschaltung, welcher aus drei im wesentlichen identischen Adresszählereinheiten 450,452 und 454 aufgebaut ist. Jeder der Zähleinheiten besteht aus einem Chip, welcher im Handel unter der Bezeichnung 54C193 erhältlich ist und fähig ist, binär von 0 bis 15 zu zählen. Die entsprechenden Adresseinheiten der einzelnen Schaltkreise entsprechen den Eingängen +1,-1, GD, R und Dl, D2, D3 und D4. Jede der Zähleinheiten 450 und 452 hat vier mit Q1, Q2, Q3, Q4 bezeichnete Ausgänge sowie zwei mit 15+1 und 0-1 bezeichnete Ausgänge. Die Zähleinheit 454 hat zwei AusgängeQl und Q2. Der Eingang +1 der Adresszähleinheit 450 ist verbunden mit einer Leitung456, auf welcher ein Signal, das in der Schaltung von Fig. 6B, die später diskutiert wird, erzeugt wird. Der mit-1 bezeichnete Eingang derselben Adresszählereinheit ist über einen Widerstand 458 mit der Referenzspannung Vcc verbunden. In der Adresszählereinheit452 sind die Eingänge +1 und -1 mit den Ausgängen 15+1 und 0-1 der Adresszähleinheit450 verbunden. Gleicherweise sind die Eingänge +1 und -1 der Adresszähleinheit 454 mit den Ausgängen 15+1 und 0-1 der Einheit 452 verbunden. Der Anschluss GD ist in allen drei Adresszähleinhei-ten 450,452 und 454 mit einer Leitung für das Signal LADR verbunden; dieses Signal wird im Schaltkreis gemäss Fig. 6B erzeugt und in einem späteren Zusammenhang noch beschrieben. Der Eingang R aller drei Adresszählereinheiten ist auf Masse geschaltet.

Die 10-Bit-Eingangssammelleitung 202, welche mit den Anschlüssen Dl bis D4 der Adresszähleinheit 450 und 452 und mit den Anschlüssen D1 und D2 der Einheit 454 verbunden ist, liefert die Adress-Signale SA0 bis SA7, die aus der Schaltung gemäss Fig. 5C stammen und zu den Einheiten 450 und 452 gemäss Fig. 6A geführt werden. Im weiteren werden Kontrollsignale SA8 und SA9, welche aus den bidirektionalen Schaltelementen 336 und 334 der Fig. 5D stammen, auf die Eingänge Dl und D2 der Einheit 454 geführt.

Die Q-Ausgänge der Adresszählereinheiten 450,452 und 454 sind verbunden über eine 10-Bit-Sammelleitung mit dem Kon-trollschaltungsspeicher 170, wie in den Fig. 6C und 6D gezeigt. Wie man sieht, umfasst der Speicher für die Kontrollschaltung 8 gleichartige lKx 1 RAM-Chips mit der Bezeichnung 460,462, 466,468,470,472 und 474, welche im Handel unter der Bezeichnung 6508 erhältlich sind. Jeder Chip hat 10 Eingänge, von welchen die Eingänge A0, Al, A2 und A3 mit den jeweiligen Ausgängen Ql, Q2, Q3 und Q4 der Adresszählereinheit 450 verbunden sind. Die Eingänge A4, A5, A6 und A7 jedes Speicherchips ist verbunden mit den Ausgängen Ql, Q2, Q3 und Q4 der Adresszählereinheit 452. Die Ausgänge Ql und Q2 der

Adresszählereinheit 454 sind verbunden mit den Eingängen A8 und A9 von jedem Speicherchip.

Wie in den Fig. 6C und 6D gezeigt, hat jeder Chip im weiteren 2 Kontrolleingänge, die mit R/W und CS bezeichnet sind und die 5 Kontrollsignale WRT und CS aufnehmen. Im weiteren enthält jeder Speicherchip ein Paar von Einlese/Auslese-Anschlüsse Dl und DO, welche zusammengeführt einen einzigen Datenein-gangs/Ausgangs-Anschluss bilden. Die Signale, welche in den Speicher oder vom Speicher ein- oder ausgeschrieben werden, 10 und zwar von einem der Speicher460,462,464 und 466 sind mit SD0, SDÌ, SD2 und SD3 bezeichnet. Für die Chip 468,470,472 und 474 heissen diese Signale SD4, SD5, SD6 und SD7.

Die Kontrollschaltung, wie sie in Fig. 6B gezeigt ist, beinhaltet ferner ein Paar von Eingangsklemmen 487 und 489, auf 15 welche die vorher schon erwähnten Signale SR/W und SXFR geführt werden. Die Signale FR/W und SXFR, welche von den bidirektionalen Schalterelementen 332 und 330 der Fig. 5D stammen, sind verbunden mit einem Paar Inverter 488 und 490. Der Inverter488 ist ferner über einen Widerstand mit der 20 Referenzspannung Vcc verbunden. Die Ausgänge der Inverter 488 und 490 werden auf zwei Eingänge des NAND-Gatters 492 geführt, welches weiterhin eingangsseitig mit dem Ausgang des Inverters 494 verbunden ist. Der Ausgang des Gatters 492 ist an den Eingang eines nicht invertierenden Treibers 493 gelegt, dessen Ausgang das vorher schon erwähnte Signal WRT bereitstellt für die Anwendung auf die R/W Eingänge der Speicherchips 460 bis 472 der Kontrollschaltung.

Ein Taktoszillator 495 erzeugt ein Signal mit der Frequenz von ungefähr 500 kHz und besteht aus drei in Serie geschalteten Invertierer 496,498 und 500. Der Ausgang des Invertierers 500 ist zurückgeführt auf den Eingang des Invertierers 496, über eine Serieschaltung von zwei Widerständen 502 und 504. Der letztere Widerstand weist in der bevorzugten Ausführung einen Wert von ungefähr 10 k Ohm auf und zwischen den beiden Widerständen und der Leitung zwischen den beiden Invertern 498 und 500 ist ein Kondensator 506 geschaltet, dessen bevorzugter Wert ungefähr 100 pf aufweist. Der Taktoszillator 495 erzeugt ein Signal CLK am Ausgang des Invertierers 500, der mit dem Eingang eines nicht invertierenden Puffers 480 verbunden ist, um das Signal SCLK für die Puffer der Schaltkreise aus den Fig. 6B und 5E bereitzustellen. Der Ausgang des Taktoszillators ist weiterhin verbunden mit einem Zeitschaltkreis 507 zur Aufbereitung der Timing Signale. Der Ausgang des Inverters 500 ist mit den Takteingängen C eines Paars von J-K Flip-Flop 508 und 510 verbunden, welche vorzugsweise auf einem gemeinsamen Chip, der im Handel unter der Bezeichnung 54C108 erhältlich ist, angeordnet ist. DerTiming-Schaltkreis 507 enthält ferner ein Paar D-Flip-Flops 512 und 514, welche im Handel unter der Bezeichnung 54C74 zu kaufen sind und vorzugsweise ebenfalls 50 beide auf einen Chip angeordnet sein sollen. Die Eingänge J, K und R des Flip-Flops 508 und die Eingänge J und K des Flip-Flops 510 und die Eingänge D und S der beiden Flip-Flops 512 und 514 sind gemeinsam verbunden mit einem Widerstand 517, der auf die Referenzspannung Vcc führt. Der Ausgang Q des Flip-Flops 55 508 gibt ein Signal ab mit der Bezeichnung H ACLK, welches die halbe Frequenz der Taktfrequenz des Taktoszillators 495 aufweist. Das Signal HACLK wird auf dem Takteingang C der Flip-Flops 512 und 514 geführt und auf den Takteingang des Adressenzählers 524.

60 Der Q-Ausgang des Flip-Flops 508 ist verbunden mit einem NAND-Gatter 516, welches an seinen anderen Eingängen die Signale des Q-Ausgangs des Flip-Flops 512 und des Q des Flip-Flops 514 erhält. Das vorher erwähnte Signal LADR wird am Ausgang des Gatters 516 erzeugt. Der Q-Ausgang des Flip-Flops 65 510 ist verbunden mit einem NAND-Gatter 518, welches als weiteren Eingang die Signale des Ausgangs des Taktoszillators 495 erhält. Ein Signal CMWRT kommt vom Ausgang des Gatters 518 und wird auf den Eingang des Inverters 494 geführt sowie

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auch auf die Leitung456 in Fig. 6A. Das Signal CMWRT wird weiterhin auf einen nicht invertierenden Puffer 482 geführt, welcher seinerseits das entsprechende Signal mit der Bezeichnung SMWRT (system memory write) für die Anwendung auf das bidirektionaleSchaltelement 340 in Fig. 5D erzeugt.

Der Ausgang Q des Flip-Flops 510 gibt die Signale CMCS ab, welche auf den Eingang eines nicht invertierenden Puffers 520 geführt werden. Der letztere Puffer gibt das vorher schon erwähnte Signal CS an seinem Eingang ab zur Verwendung an den gleich bezeichneten Kontrolleingängen der entsprechenden Speicherchips, wie sie in Fig. 6C und 6D dargestellt sind. Das Signal CMCS ist ferner verbunden mit einem nicht inverti eren-den Puffer 482, um das schon erwähnte Signal SMCS an seinem Ausgang bereitzustellen für die Anwendung im bidirektionalen Schalterelement 338 gemäss Fig. 5D. Die Ausgänge Q der Flip-Flops 512 und 514 sind verbunden mit den Rücksetzeingängen R der Latch-Schaltungen 514 und 510. Der Eingang R des Flip-Flops 512 ist verbunden mit dem Ausgang des Inverters 490.

Der Adressenzähler 524 ist in der Lage, binär von 0 auf 15 zu zählen und wird durch das Signal H ACLK an seinem Takteingang C inkrementiert. Ein weiterer Eingang mit der Bezeichnung EP ist verbunden mit einer Leitung, die das Signal SXFR von der Klemme 489 herbeiführt sowie auch die Referenzspannung Vcc über den Widerstand 522. Die Referenzspannung Vcc ist weiterhin zusammengeschaltet mit den Eingängen ET und GD des Zählers 524 über den Widerstand 526. Ein RC-Netzwerk, enthaltend einen Widerstand 528, welcher in Serie mit einem Kondensator 530 verbunden ist, ist zwischen die Referenzspannung Vcc und Masse geschaltet. Der Anschlusspunkt der Widerstands/ Kondensatorkombination ist verbunden mit dem Eingang eines Inverters 532, dessen Ausgang verbunden ist mit einem weiteren Invertierer 534. Der Ausgang des Invertierers 534 ist verbunden mit dem Rücksetzeingang R des Portadressenzählers 524 und zu einem nicht invertierenden Puffer 486. Ein Port-enable-Signal PENA wird am Ausgang des Puffers 486 abgenommen.

Der Adressenzähler 524 enthält die Ausgänge Ql, Q2, Q3 und Q4, welche mit den nicht invertierenden Puffern 536,538, 540 und 542 verbunden sind. Die Signale PAO, PAI, PA2 und PA3, welche im Zusammenhang mit Fig. 5 A diskutiert wurden, liegen am Ausgang dieser Puffer.

Im Betrieb der bevorzugten Ausführungsform des globalen Kommunikationsnetzwerkes, wie es in Fig. 1 abgebildet ist, hat die Primärstation 50 eine programmierbare Datenverarbeitungsmöglichkeit und übt über die Satelliten-Sekundärstationen 28,36 bis 44 eine Kontrolle aus, welche selektiv verbunden werden über eine Daten Verbindung, dargestellt durch die Kanäle A und B. Die Sekundärstationen, welche für sich eine prä-programmierte Datenverarbeitungsmöglichkeit haben können, arbeiten zeitlich synchron mit der Primärstation in Übereinstimmung mit dem SDLC-(Synchrondata Link-Kontrolle)-Protokoll. Daraus erfolgt, dass alle Datenübertragungen in den Datenkanälen unter dem Regime des SDLC Protokolls ausgeführt werden.

Eine Datenübertragung kann bis zu fünf Datenmuster enthalten, jedes Muster enthält das nötige Kontrollbyte plus einen Datenblock mit bis zu 32 Datenbytes.

Die Primärstation enthält die Quellen und die Zieladressen für alle Daten und sie gibt Kommandosignale ab, um Sekundärstationen für die Datenübertragung auszuwählen. Die Sekundärstationen in dem globalen Kommunikationsnetzwerk sind der Primärstation untergeordnet und sind nur in der Lage, auf Primärstationskommandis abzureagieren. Sie initialisieren nicht selbständig irgendwelche Datenübertragung zur Primärstation und entsprechend dem ist kein Konflikt zwischen konkurrierenden Sekundärstationen bezüglich der Datenkanäle möglich.

Vorangehend jeder Übertragung initialisiert die Primärstation eine Sekundärstation, welche über ihre Adresse angewählt wird. Im Regime des erwähnten Protokolls muss jede Übertragung von oder zu einer Sekundärstation von der Primärstation

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erst bewilligt werden. Wenn nicht, so wird die adressierte Sekundärstation wieder initialisiert. Das Timing der Sekundärstation ist genau kontrolliert von der Primärstation. Die Primärstation erzeugt dann eine «Time-out-Routine» auf jede erfolgte 5 Übertragung, wobei die Zeit auf die zu erwartende Antwort zugeschnitten wird.

Die Funktion und der Betrieb der Primär- und Sekundärstationen innerhalb des globalen Kommunikationsnetzwerkes sowie auch deren Struktur sollte nun aufgrund der vorangegange-10 nen Diskussion und den entsprechenden Figuren genügend klar geworden sein, um ein Verständnis der vorliegenden Erfindung gegenüber dem Stand der Technik voraussetzen zu können. Um irgendwelche Fragen zur Komplettheit der Beschreibung auszu-schliessen, ist eine Software Dokumentation für die Primär- und 15 Sekundärstationen als Anhang A und B resp. der Beschreibung beigefügt.

Aus der Sicht des Zugriffes, der erfolgt von jeder einzelnen Sekundärstation zu ihrem zugeordneten Knoten, was nachfolgend detailliert erklärt werden soll, ist die Primärstation in der 20 Lage, Informationen aus den externen Unterstationen aufzunehmen, ebenso auch aus den externen, peripheren Puffern. Ebenso kann die Primärstation Signale zu diesen externen Schaltkreisen übertragen. Entsprechend dem ist es die Primärstation, welche den Betrieb von physisch fern abgelegenen Betriebseinheiten im globalen Kommunikationsnetzwerk überwacht und lenkt. Dies zeigt die wichtige Funktion der Primärstation im globalen Kommunikationssystem, indem jeder Knoten und jeder Verkehr zwischen den Knoten und jeder Verkehr zu den zugeordneten externen Schaltkreisen kontrolliert wird. So verhält sich jeder Knoten unabhängig vom übrigen Übertragungsnetzwerk und ist in der Lage, seine ihm zugeordneten Kommunikationspflichten relativ zu den zugeordneten Subsystemen durchzuführen, auch wenn das globale Übertragungsnetzwerk einen Betriebsfehler aufweist. Dementsprechend bewirkt solch ein Fehler in einer, 35 einer Sekundärstation zugeordneten Unterstation, eine unmittelbare Betriebsstörung. Die entsprechenden Betriebseinheiten sind in der Lage, ihre ihnen zugeordneten Funktionen weiter auszuüben für entweder einen limitierten Zeitabschnitt oder eine limitierte Funktionsbasis.

40 Dauert aber die Betriebsstörung im globalen Übertragungsnetzwerk über längere Zeit an, so wird der Betrieb der entsprechenden Betriebseinheiten selbstverständlich auch gestört werden, weil die entsprechende Kontrolle durch die Primärstation _ nicht mehr ausgeführt wird. Es muss berücksichtigt werden, dass 45 die externen Unterstationen unabhängig von den Betriebszu-ständen anderer, ebenfalls angeschlossener Unterstationen ausgeführt sind, wobei das übergeordnete Kommunikationssystem mit eingeschlossen ist bei einer frühzeitigen Modifikation von speziellen Speicherinhalten im Speicher der Kontrollschaltung. 50 Jeder Unterstation ist eine Verantwortung zugeordnet, spezielle Bytes im Speicher aufrechtzuerhalten, die indikativ für solche Konditionen sind. Im weiteren ist es eine Pflicht von diesen Unterstationen, die wichtigsten Speicheriokationen zu überwachen und wenn ein Fehler festgestellt wird, entsprechend zu 55 reagieren. In Abhängigkeit von der Art der Information, welche nicht länger im Arbeitsablauf erhältlich ist, kann die Unterstation in einer bestimmten eingeschränkten Weise reagieren,

indem sie beispielsweise in eine Warteposition geht, oder aber das System gänzlich abzustellen.

60 Wie vorgängig schon erklärt wurde, dient jeder Portpuffer als Übertrager zwischen dem Protokoll und den externen Schaltkreisen und dem Protokoll und dem internen Knoten. Speziell die Puffer PB0 konvertieren SDLC-formatierte Daten, um sie für den Knoten 10 kompatibel zu machen. In gleicher Weise dient 65 der Port-Puffer PBR zur Übersetzung des Protokolls auf eine asynchrone serielle Verknüpfung, in diesem Falle eine universelle asynchrone Empfänger/Sender-Verknüpfung (UART) anzuwenden, um ihn für den Knoten 10 kompatibel zu machen.

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In dieser Eigenschaft ist jeder Puffer adaptiert, um eine zweistu- erste Kontrollbyte ein Schreibkommando angibt, so nimmt der fige bidirektionale Übertragungsverknüpfung zwischen den kor- Puffer an, dass die folgenden Bytes Daten sind, die von ange-respondierenden externen Schaltkreisen, beispielsweise zwi- schlossenem Subsystem zum Speicher 170 der Kontrollschaltung sehen der Unterstation SSj und der Kontrollschaltung 18, in überführt werden müssen (siehe Fig. 4,6C und 6D). Wenn das welcher der Puffer eine intermediäre Datenspeicherung ermög- 5 erste Kontrollbyte ein Lesekommando anzeigt, so triggert das licht, herbeizuführen. Bei einem Schreibbefehl überträgt der auf Hoch stehende Signal ELD2 die Trigger Ready Latch-durch die Kontrollschaltung adressierte Port-Puffer beispiels- Schaltung 284 (Fig. 5 A) und setzt den Puffer so, dass er Daten aus weise der Puffer PBi, nach dem Akzeptieren der Daten von den der Kontrollschaltung erwartet. Das Triggern der Ready Latch-angeschlossenen externen Unterstationen, beispielsweise SS], Schaltung bewirkt, dass das Signal RDY auf L geht, was zu die Daten in den Speicher der Kontrollschaltung, um sie dort 10 weiteren Dateneintritten in die Kontrollbyte-Latch-Schaltung abzuspeichern, dies unter der Kontrolle durch die Kontrollschal- führt, bis die Datenübertragung vom Speicher der Kontrollschaltung 18. Bei einem Lesekommando empfängt der anadressierte tung zum Puffer vervollständigt ist.

Puffer PB] Informationen vom Speicher der Kontrollschaltung Es ist eine spezielle Eigenschaft der vorliegenden Erfindung,

und macht sie zugänglich zu den externen Unterstationen, bei- dass die zweite Byte-Latch-Schaltung der Kontrollschaltung,

spielsweise SSj. In jedem Fall in Übereinstimmung mit dem 15 beispielsweise die Latch-Schaltung 192 einen Hochimpedanz-

Protokoll des Knotens, muss die Unterstation SSj vorher eine Ausgang aufweist, wenn das Disable-Signal DIS des Latchs auf H

Lese- oder Schreibübertragungsanfrage an das System gemacht steht. Dementsprechend stellt die Latch-Schaltung 192, bis das haben. Es muss erwähnt werden, dass die Anfrage für eine DIS-Signal auf L steht, die Adressen an ihrem Ausgang nicht

Datenübertragung zwischen einem Puffer und der Kontrollschal- bereit. Diese Eigenschaft erlaubt den Ausgängen der zweiten tung auf asynchronem Weg erfolgen kann und eine Datenüber- 20 Byte-Latch-Schaltung der Kontrollschaltung, den entsprechen-

tragung zwischen einem Puffer und einer Unterstation oder den Puffer des Knotens 10 parallel auf die Knotensammelleitung einem anderen externen Schaltkreis kann auch asynchron ausge- 15 zu arbeiten. Der Ausgang des Puffers zur Sammelleitung ist führt werden. Die Übertragung von Daten zwischen dem Puffer nur dann frei, wenn das Signal XFR, welches von der Byte-Latch-

und der Kontrollschaltungwirdjedochnurin synchroner Weise Schaltung 192 erzeugt wird, auf L geht.

mit Hilfe der Taktfunktion der Kontrollschaltung durchgeführt. 25 Wie vorgängig schon ausgeführt, beinhaltet der Puffer PB]

Wie in Fig. 10 gezeigt ist, bedeutet Bit 7 des ersten Kontroll- erste und zweite bidirektionale Schalter 194 und 204, wobei jeder bytes PC-1 entweder, die Instruktion ist ein Lese- oder ein einzelne einen Satz von bidirektionalen Schaltelementen auf-

Schreibkommando und dies bewirkt dann die Richtung der weist. Der Zweck dieser Schalter ist eine direkte Verbindung mit

Datenübertragung. Das erste Kontrollbyte im weiteren beinhal- dem Eingang der Datensammelleitung 188 zur Systemdatensam-

tet einen 5-Bit-Zähler, indikativ der Anzahl von Datenbytes, die 30 melleitung 174 vorzusehen. Der Betrieb erfolgt dann folgender-

zu übertragen sind. Das Bit Nr. 1 des Kontrollbytes PC-1 ist das massen, wenn ein Satz von Schalterelementen bereit ist für die meist signifikante Bit und Bit Nr. 2 ist das letzt-signifikante Bit. Datenübertragung, so ist der andere Satz von Schalterelementen

Die zwei letzten Bits des Kontrollbytes PC-1, zusammen mit den ausser Betrieb. Die bidirektionale Schaltmöglichkeit der einzel-

8 Bits des zweiten Kontrollbytes PC-2 enthalten die Adresse des nen Schalterelemente erlaubt den Daten, von einer externen ersten Databytes, das zu übertragen ist. 35 Unterstation zum Puffer-Speicher 208 oder von diesem zur

Das 2-Byte-Kontrollwort wird in den Port-Puffer auf einer 8- angeschlossenen Unterstation zu gelangen. Gleicherweise erlau-

Bit-Informationssammelleitung 188 mit einem Byte pro Zeitein- ben die bidirektionalen Schalterelemente des Schalters 204 der heit eingegeben. Dies ist durch die Signale EDO bis ED7 darge- Information, vom Pufferspeicher208 zum Kontrollschaltungs-

stellt, welche parallel zur Speicherung in die Latch-Schaltungen Speicher 170 oder zurück zu gelangen. Die bidirektionalen

190 und 192 eingegeben werden (siehe Fig. 4,5B und 5C). Zur 40 Schalterelemente 400 bis 440 sind ausser Betrieb, wenn das

Klarstellung für die nachfolgenden Ausführungen sei, dass nur Informationsübertragungssignal XFR auf H steht. Die Schalter-

die 10-Bit-Adresse und das R/W Bit in die Kontrollschaltung elemente358 bis 372 des Schaltrs 194 werden in Betrieb gesetzt,

überführt werden. Die Byte-Zählung verbleibt im Puffer, wel- wenn XFR auf H steht und mit dem Signal ELD3 koincidiert, um eher die Anzahl von übertragenen Databytes kontrolliert und das Signal LD3X zu realisieren.

zwar in beiden Richtungen zwischen sich selbst und der Kontroll- 43 Die Byte-Zählung, welche in der Byte-Latch-Schaltung 190 Schaltung sowie auch während der Übertragung von einem der Kontrollschaltung gespeichert ist, wird verglichen vom Byteexternen Schaltkreis zum Puffer. Zählvergleicher 240 mit der Zählung des Übertragungsbyte-

Wenn das erste Bit des Kontrollbytes PC-1 eine Schreibope- Zählers 212. Der letztere wird nach der Übertragung von jedem ration anzeigt, beispielsweise wenn die Information in den Databyte durch die Leitung 356 inkrementiert. Das Inkrementie-

Speicher 170 der Kontrollschaltung eingeschrieben werden soll, 50 ren erfolgt auf negative Flanken der Signale LD3X, welches aus dann werden die Datenbytes direkt in den Puffer gebracht, der angeschlossenen Unterstation stammt oder dem Signal gefolgt von dem zweiten Kontrollbyte. Die Anzahl der Datenby- SMCS, welches aus der Kontrollschaltung stammt. Der Ausgang tes, auf diese Art eingegeben, muss gleich der Bytezählung sein, des Transfer-Byte-Zählers 212 ist weiterhin benützt für die die in den Kontrollbytes definiert ist. Wenn das erste Bit des Adressierung des Puffer-Speichers 208.

ersten Kontrollbytes eine Leseoperation anzeigt, und die Daten 55 Wie man aus der Fig. 5C sehen kann, erhält die Leitung 356

aus dem Speicher 170 ausgelesen werden sollen, so erfolgt eine ihre Signale vom Ausgang des EXCLUSIV-ODER-Gatters 390, kurze Wartezeit nach dem zweiten Kontrollbyte. Dies erlaubt die welches am Ausgang auf H stehend, ferner den Pufferspeicher

Übertragung von Daten aus dem Speicher der Kontrollschaltung 208 freigibt. Der Byte-Übertragungs-Zähler 212 wird inkremen-

zum Puffer. In einer bevorzugten Ausführungsform der Erfin- tiert, wenn LD3X f= PMCS, beispielsweise kann er inkremen-

dung beträgt die Warteperiode üblicherweise weniger als 1 60 tiert werden entweder durch die angeschlossene Unterstation

Millisekunde. Die Anzahl der auf diese Art übertragenen Data- oder von der Kontrollschaltung in Abhängigkeit der Richtung bytes zum Puffer muss gleich sein der Byte-Zählung, welche des Datenflusses. Speziell ist das Signal LD3X verwendet zum durch die Kontrollbytes definiert sind. Lesen von Daten oder Schreiben von Daten in den Pufferspei-

Wie oben dargestellt, müssen zwei Kontrollbytes in den eher 208 aus der angeschlossenen Unterstation SSj oder anderen

Puffer eingegeben werden für jede Übertragungsanfrage. Ist das 65 externen Schaltkreisen, wie beispielsweise eine Sekundär-Sta-

ERDY Signal auf Hoch (Fig. 4 und 5D), so wird das erste 8-Bit- tion. Das Signal PMCS wird verwendet zum Lesen von Daten

Kontrollbyte in die Kontrollbyte-Latchschaltung 192 (Fig. 4 und vom oder Schreiben von Daten in den Pufferspeicher im Zusam-5C) eingegeben, wenn das Signal ELD2 auf Hoch geht. Wenn das menhang mit dem Speicher 170 der Kontrollschaltung.

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Der Byte-Zahlenvergleicher 214 überwacht den Ausgang des Übertragungsbyte-Zählers 212, um zu bestimmen, wenn dieser Zähler die 5-Byte-Zählung überschreitet beim Laden von Daten in die Byte-Latch-Schaltung 190 in der Kontrollschaltung aus dem angeschlossenen Subsystem SSj.

Wird dieser Punkt erreicht, erzeugt der Ausgang A<B des Vergleichers 348 ein Signal BTEQ, das aussagt, die Byte-Zählung ist einander gleich und zugleich eine Anzahl von Funktionen umfasst:

(1) Zurücksetzen des Byte-Übertragungszählers 212 durch den Invertierer 272 und das NAND-Gatter 288, um den Zähler für die nächste Datenübertragung vorzubereiten.

(2) Taktet die Ready-Latch-Schaltung 284 über die NAND-Gatter 280 und 278, wenn die Daten in den Speicher der Kontrollschaltung eingetragen sind.

(3) Rücksetzen der Ready-Latch-Schaltung 284 über die NAND-Gatter 316 und 320 und dem Inverter 318, der Byte-Übertragungszähler 212 wurde benützt zur Übertragung von Daten zwischen Puffer und Kontrollschaltung.

(4) Signale der externen Unterstation über die Leitung 325, die aussagen, dass alle Datenbytes zwischen dem Puffer und der Unterstation übertragen sind.

Im Zusammenhang mit den oben aufgeführten Funktionen muss erwähnt werden, dass die Anzahl Bit-Zählungen zur Übertragung in der Byte-Latch-Schaltung 190 verriegelt sind und zwar mehr als während der Zeitdauer eines Schreibzyklus und daraus folgt, dass das Signal BTEQ mehr als einmal in solch einem Vorgang angewendet wird. Die Kontrollschaltung selber zählt keine Bytes. Der Zählstand verbleibt im Puffer und nur er weiss, wieviele Bytes übertragen wurden. Darum ist es der Puffer und nicht die Kontrollschaltung, welche diese schliesst, wenn die Zählung der Datenbytes, die übertragen werden, der Anzahl, die im ersten Kontrollbyte definiert ist, erreichtwird. Umgekehrt hat der Puffer keine eigene Taktzeit für ein Timing der Übertra-gung von Datenbytes. Entsprechend dem Signal SMCS, welches mit den Taktpulsen der Kontrollschaltung synchron ist, wird dieses verwendet für die Datenübertragung von oder zur Kontrollschaltung. Diese Anordnung zeigt die doppelte Anwendungsmöglichkeit von existierenden Schaltungskomponenten in der Kontrollschaltung und dem Puffer, welche eine Reduktion der Kosten bei gleichzeitiger Zunahme der Arbeitsgeschwindigkeit des Systems ermöglicht. Ferner zeigt es die sehr eng gesiebte Timingbeziehung zwischen dem Betrieb der Kontrollschaltung und dem Puffer. Dies erlaubt wiederum eine lockere Timingbeziehung zwischen dem Puffer und den externen Unterstationen, so dass die Datenübertragung zwischen ihnen durch die Unterstation bestimmt werden kann ausserhalb der Synchronizität mit der Taktfrequenz der Kontrollschaltung.

Der Übertragungsbyte-Zähler 212 wird inkrementiert beim Eintreffen einer negativen Flanke des LD3-Signalpulses. Entsprechend wird das Signal BTEQ erzeugt bei der letzten negativen Flanke des Signals LD3. Bei der Erzeugung des schon erwähnten BTEQ Signals sind die Daten, die im RAM-Speicher 208 des Puffers gespeichert sind, fertig, um in die Kontrollschaltung übertragen zu werden. Die koincidente Beziehung der Signale XFR und H (die Daten sind noch nicht frei für die Übertragung zwischen der Kontrollschaltung und dem Puffer) ; RAY auf L (Schreibkondition); und BTEQ auf Hoch (ein Puls); setzt die Ready-Latch-Schaltung. Ist die Pufferadresse nicht koincident, die Ready-Latch-Schaltung setzt die Transfer Request Latch-Schaltung, um den Transfer Request Puls TREQ auszulösen.

Wenn nun die Adresse des besprochenen Puffers beispielsweise PB ! während des Aufrufvorganges ankommt, geht das Signal 'SXFR auf L und stoppt den Aufruf.

Ferner wird aufgrund des SXFR-Signals die 10 Bit-Startadresse SA0 bis SA9 in den Speicheradressenzähler 450,452 und 454 geladen. Dieser Vorgang gibt die Durchführung des Einschreibens von Daten in den Speicher 170 der Kontrollschaltung frei. Die aktuellen Pulse, welche in der Kontrollschaltung Schreibvorgänge auslösen, beispielsweise die Pulse CS werden durch den Byte-Übertragungszähler 212 im Puffer gezählt. Wenn 5 die Byte-Zählung wieder «gleich» ist, geht das Signal SXFR auf H. Dies stoppt den Einschreibevorgang in den Speicher der Kontrollschaltung und setzt die Kontrollschaltung wieder frei zum kontinuierlichen sequentiellen Aufrufen der Port-Puffer.

Der Byte-Übertragungszähler 212 gibt die Pufferadresse für 10 jedes Datenbyte, welches im 32x 8 RAM-Speicher des Pufferspeichers 208 gespeichert ist. In der nachfolgenden Diskussion muss immer wieder beachtet werden, dass die Lese- und Schreib-kommandis ausgegeben werden in bezug auf den Speicher 170 der Kontrollschaltung und nicht in bezug auf die den Pufferspei-15 eher. Innerhalb der Struktur dieser Kommandis zeigt der Pufferspeicher vier separate Betriebsmodis:

(1) Lesekommando: Datenbytes (nicht Kontrollbytes) flies-sen vom Speicher 170 der Kontrollschaltung zum Pufferspeicher 208. Die Daten werden in den Pufferspeicher eingeschrieben. 20 (2) Lesekommando. Die Datenbytes fliessen vom Pufferspeicher 208 zur externen Unterstation SS t. Die Inhalte des Pufferspeichers werden ausgelesen.

(3) Schreibkommando. Die Datenbytes fliessen von der externen Unterstation SSi zum Pufferspeicher 208. Im Pufferspeicher wird eingeschrieben.

(4) Schreibkommando. Die Datenbytes fliessen vom Pufferspeicher 208 zum Speicher 170 der Kontrollschaltung. Der Inhalt des Pufferspeichers wird ausgelesen.

Die Lese- und Schreibvorgänge, wie sie oben beschrieben 30 sind, werden noch verständlicher mit Hilfe der Fig. 11 und 12, in welchen die Wellenformen gezeigt sind für eine Anzahl von entsprechenden Signalen. Die eingekreisten Ziffern auf der Zeitachse im unteren Teil der Figuren beziehen sich auf ausgewählte Zeitpunkte. Diese sind in der folgenden Aufzählung einer 35 kompletten Sequenz von beiden Betriebsvorgängen im Detail dargestellt.

Schreibvorgang

1. Puffer breit für die Übertragung, READ oder WRITE: 40 RDY.

2. Das erste Kontrollbyte eingelesen: LD1RDY.

3. Das zweite Kontrollbyte ist eingelesen: LD2 • RDY.

4. Die Datenbytes sind eingelesen: LD3-XFR.

5. Die Bytezahl ist gleich der Kontrollwortbytezahl: BTEQ. _6. Bereitstellungssignal READY nicht bereit und verriegelt:

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RDY=BTEQ • XFR • R/W.

7. Die Portadresse ist noch nicht wirksam: PADR.

8. Übertragungsanfrage verriegelt: TREQ = RDY • PADR.

9. Adresse wirksam: PADR.

10. Übertragung frei: XFR (& SXFR) = TREQ • PADR.

11. Die Adresse wird gehalten.

12. Transfer-Startadresse vorhanden.

13. Solange das Signal SXFR wahr ist (SXFR), die Kontrollschaltung überwacht die Datenübertragung vom Pufferspeicher

55 zum Systemspeicher mit der Taktfrequenz der Kontrollschal-tung. Die Ports «BTEQ» beenden die Übertragung wenn:

14. Die Byte-Zahl gleich ist der Kontrollwortbytezahl:

BTEQ.

15. READY frei: RDY = BTEQ • XFR.

60 Ready und Übertragungsanfrage Latch-Schaltungen zurückgesetzt.

Im Schreibvorgang, der in Fig. 11 zusammengestellt ist, führen die ersten Vorgänge zu Beginn im Puffer zu einer ersten

65 Stufe in der Übertragungsverknüpfung, worin der Puffer als Zwischenglied zur externen Unterstation SSt wirkt. Wie gezeigt, wird das «READY»-Signal RDY wirksam und zwar dann, wenn der Puffer bereit ist, entweder für eine Lese- oder Schreibopera

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tion. Das erste Kontrollbyte PC-1 erscheint auf der Informationssammelleitung 188 als Kombination der Signale EDO bis ED7. Damit wird das Signal LD1 auf einer gesonderten Leitung wirksam. Dies geschieht am Punkt (2) auf der Zeitachse in Fig. 11 und bewirkt eine Verriegelung des Kontrollbytes PC-1 im Byte-Latch-Schaltkreis 190 innerhalb der Kontrollschaltung bei einer ansteigenden Pulsflanke.

Wie schon in der Diskussion zu Fig. 10 erwähnt, enthält das erste Kontrollbyte PC-1 ein Lese/Schreibbit sowie auch die Anzahl von Bytes, die zu übertragen sind. Das Aufkommen des Signals LD1 am Punkt (2) bewirkt, dass die Information an den Eingang des Byte-Zählvergleichers 214 kommt. Die 5 Bits, welche die Anzahl der Bytes definiert, verbleibt am Eingang des Byte-Zahlvergleichers solange, bis die externe Unterstation das Kontrollsignal LD1 wieder abgibt. Beispielsweise, wenn der nachfolgende Datentransfer vorgenommen werden soll. Dann bewirkt das Erscheinen des Kontrollsignals LD1, dass eine neue Zählung in der Latch-Schaltung 190 und im Vergleicher 214 ausgelöst wird.

Das zweite Kontrollbyte PC-2 wird daraufhin auf die Sammelleitung 188 gebracht. Das folgende Kontrollsignal, beispielsweise das Signal LD2, wird ebenfalls auf einer gesonderten Leitung aus der Unterstation geliefert. Wenn das Signal LD2 wirksam wird, dies ist am Punkt (3) auf der Zeitachse in Fig. 11 der Fall, wird das Kontrollbyte PC-2 in der Kontrollbyte-Schaltung 192 verriegelt oder festgehalten aufgrund der ansteigenden Pulsflanke des Kontrollsignals.

Die folgende Information, die über die Sammelleitung 188 übertragen wird, besteht einzig aus Datenbytes. Beim Erscheinen des Signals LD-3 an jedem Punkt (4) in Fig. 11 wird der bidirektionale Schalter 194 geöffnet und das erste Databyte in den Pufferspeicher 208 eingelesen. Dementsprechend wird intern am Ausgang des NAND-Gatters 428 ein Puls erzeugt. Dieser Puls, der in Fig. 7 dargestellt ist, bewirkt das aktuelle Einschreiben der Daten in den Pufferspeicher208. Wird dann das Signal LD-3 wieder zurückgesetzt, so wird der Byte-Zähler 212 inkrementiert und zwar so, dass das zweite Datenbyte in die nächstfolgende Lokation des Pufferspeichers 208 eingebracht wird.

Jedesmal wenn der Zähler 212 inkrementiert wird, wird auch eine neue Bytezahl an den Eingang des Bytezahl-Vergleichers 214 gebracht. Ein ständiger Vergleich zwischen der Bytezahl im Vergleicher und den neu übertragenen Bytes wird durchgeführt.

Sobald das letzte Datenbyte ankommt (das wäre in diesem Beispiel das vierte Datenbyte) stellt der Bytezahl-Vergleicher 214 die Gleichheit fest und verhindert jede weitere Datenübertragung durch ein Blockieren des Puffers. Speziell das Verschwinden des vierten LD-3 Pulses, also durch seine negative Flanke, bewirkt im Bytezähler 212 eine Inkrementierung auf die Zahl 5. Dann ist die Zahl am Ausgang B grösser als diejenige am Ausgang A im Vergleicher 214 und ein BTEQ-Puls wird erzeugt, wie dies beim Punkt 5 in Fig. 11 gezeigt ist. Im speziellen zeigt die Erzeugung des BTEQ-Pulses im ersten Abschnitt des Schreibvorgangs, dass alle Datenbytes, die durch die definierte Bytezahl im Kontrollbyte PC-1 festgelegt ist, in den Puffer eingeschrieben sind. Der Puffer muss nun verriegelt werden und dies geschieht, indem das Signal RDY auf L geht, was in der Darstellung in Fig. 11 am Punkt (6) der Fall ist.

Wenn die Datenübertragung zwischen dem externen Subsystem und dem Puffer asynchron verläuft, so entsteht das Signal LD3 zeitlich willkürlich. Das Signal LD3X ist eine Funktion der Signale LD3 und XFR, deren Timing bestimmt wird durch das Timing des Signals LD3. Wie in Fig. 5E gezeigt ist, wird das Signal LD3X auf den Rücksetzeingang des Flip-Flops 422 gebracht. Dieses Flip-Flop ist ein Teil des Schaltkreises, der durch die Einheiten 422,424,426 und 428 gebildet ist, dessen entsprechende Signalverläufe in Fig. 7 dargestellt sind. Der Zweck dieses Schaltkreises ist es, nach dem Öffnen des bidirek25

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tionalen Schalters 194 vor dem aktuellen Schreibvorgang in den Pufferspeicher 208 eine kleine Zeitverzögerung einzubringen. Die Verwendung des Taktsignals SCLK aus der Kontrollschaltung auf die Takt Flip-Flops 422 und 424 ist ein wirksames Mittel, 5 um eine solche Verzögerungsperiode nach dem Erscheinen des LD3-Signals herbeizuführen. Der Pulsausgang des Gatters 428 ergibt dann das aktuelle Schreibsignal.

Währenddem der Schreibvorgang abläuft, fliessen die Daten in den Puffer und werden ferner durch eine zweite Stufe, welche 10 durch die Übertragungsverknüpfung zum Speicher 170 in der Kontrollschaltung gebildet wird, weiter geführt. Der zweite Übertragungsschritt vom Puffer zum Speicher wird unter der Kontrolle der Taktzeiten aus der Kontrollschaltung synchron durchgeführt. Die Zeitdauer dieser Übertragung ist eine Funk-15 tion der Taktzeitperioden einerseits und der Bytezahl und der Anzahl von Puffer im Knoten andrerseits. Die totale Übertragungsperiode, beispielsweise die Zeit, in welcher der Puffer nicht verfügbar ist für die externe Unterstation, ist bestimmt durch das Intervall, währenddem das Signal RDY auf L steht, beispiels-20 weise von Punkt (5) bis Punkt (14) in Fig. 11. Der aktuelle Transfer, die Organisation in der Kontrollschaltung und das Verschieben der Daten, all dies findet Platz während die Pufferadresse PADR wirksam ist, beispielsweise in der Zeit zwischen Punkt (11) und Punkt (15) auf der Zeitachse in Fig. 11.

Die Zeitdauer, in der sich das RDY-Signal im Zustand L befindet, also von Punkt (5) bis Punkt (9) in Fig. 11, stellt die Zeit dar, die nötig ist für den Aufruf der Puffer durch die Kontrollschaltung, um sie in Bereitschaft zu bringen, nachdem eine Übertragungsaufforderung eingetroffen ist. Diese Zeitperiode ist variabel, bezogen auf die Anzahl der anderen Puffer-Übertragungsanfragen, welche in einer Art Übertragungskonkurrenz innerhalb desselben Aufrufzyklus der Kontrollschaltung stehen. Es muss hier festgehalten werden, dass ein signifikanter Unterschied besteht zwischen der Zeit, die sie in bezug auf Fig. 11 zum Übertragen der Daten von einer externen Unterstation zum Puffer angegeben ist und der Zeit, die benötigt wird, um diese Daten vom Puffer in die Kontrollschaltung zu übertragen. In der Praxis können die Daten in den Puffer mit Hilfe eines 8080 oder 8085 Typ Mikroprozessorprogramms überführt werden. Dagegen erfolgt die Übertragung vom Puffer in die Kontrollschaltung nicht unter Programmkontrolle, sondern unter der Kontrolle einer fest verdrahteten Schaltung. In einer bevorzugten Ausführungsform der Erfindung ist die Übertragungsrate vom Puffer in die Kontrollschaltung über 8 mal grösser oder schneller als die Übertragungsrate von der externen Unterstation zum Puffer. Das Übertragungssignal XFR wird erzeugt als Resultat einer schon bestehenden Übertragungsanfrage TREQ und der Pufferadresse PADR. Das Signal XFR andererseits erzeugt das Signal SXFR, welches den Aufruf der Kontrollschaltung an den ent-50 sprechend adressierten Puffer stoppt. Die Übertragung der Daten zwischen dem Puffer und der Kontrollschaltung erfolgt während der Zeit, in der die Adresse aufrechterhalten wird. Eine einzige Zeitbeziehung muss existieren zwischen TREQ und PADR, bevor das XFR-Signal erzeugt werden kann. Dies 55 erscheint klar in bezug der obigen Diskussion über die Erzeugung des Signals TREQ. Das Signal PADR muss nicht mit der ersten Übertragung auf den READY-Latch koincidieren. Das Setzen der Übertragungsanfrage-Latch-Schaltung (siehe Fig. 5D) ist blockiert, solange das Signal PADR im L Status verharrt. Dieses 60 Erfordernis verhindert einen Zustand, der eintreten kann, wenn das Signal PADR wieder auf L geht, während das Signal TREQ auf H wechselt; dies ergäbe dann eine ungenügende Zeitdauer für das Signal SXFR, um die Aufrufsequenz aus der Kontrollschaltung abzustoppen. Der beschriebene Schaltkreis verhindert 65 solch einen unbestimmten Zustand schon von Anfang an.

Das Chip-Auswahlsignal CS für den Pufferspeicher 208 wird durch das Signal LD3 erzeugt und ist dadurch mit diesem synchron. Das Schreibsignal MWR, das auf den Speicher 208

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wirkt, ist ebenso durch das Signal LD3 erzeugt. Trotzdem ist das Signal MWR eine gewisse Zeit verzögert durch den Schaltkreis, wie er in Fig. 5E gezeigt ist, und wie es in der Diskussion für diese Figur ausgeführt wurde. Das Lesesignal MRD, das ebenfalls auf den Speicher 208 wirkt, verbleibt im Zustand H, während die externe Unterstation die Daten in den Puffer einträgt.

Am Punkt 9 auf der Zeitachse der Fig. 11 erscheintdas Übertragungssignal XFR und verbleibt im Zustand H bis zum Ende des auf L stehenden RDY-Signals, welches am Punkt (14) zu sehen ist. Dies bewirkt, dass das SXFR-Signal (Fig. 6B) auf L wechselt und den Zähler 524 in seinem Betrieb stoppt. Als Konsequenz daraus wird die Adresse während dieses Intervalls aufrechterhalten und auch das Signal PADR ist während dieser Zeit wirksam. Solange das Signal XFR im Status H verbleibt, kontrolliert die Kontrollschaltung die Datenübertragung vom Pufferspeicher 208 zum Kontrollschaltungsspeicher 170.

Wie in Fig. 11 gezeigt, erfolgt eine Verzögerung zwischen

Punkt (9) und der Übertragung des ersten Databytes zum

Kontrollschaltungsspeicher, gezeigt ist dies durch den ersten CS-Puls. Diese Verzögerung berücksichtigt ein Intervall, welches erforderlich ist zur Ladung der spezifizierten Kontrollschaltungs-speicheradresse. Die Puffer-Aufrufsequenz und die Ladeoperation müssen beide durchgeführt werden, bevor die Datenbytes in den Speicher 170 der Kontrollschaltung überführt werden können.

Sobald in sukzessiver Weise die Bytes unter Taktzeitkontrolle vom Pufferspeicher in den Kontrollschaltungsspeicher übertragen werden, wird der Bytezähler 212 inkrementiert. Sobald das vierte Byte übertragen wird, beispielsweise am Punkt (14), so wird der BTEQ-Puls wieder erzeugt. Die Funktion dieses Pulses zu dieser ganz speziellen Zeit bewirkt den Abschluss der Schreiboperation, indem eine weitere Datenübertragung zwischen dem Puffer und dem Kontrollschaltungsspeicher beendet wird. Das Signal RDY wird wieder auf H gesetzt, im Punkt (14), und das Signal XFR wechselt auf L während das Signal SXFR seinerseits auf H geht. Das Signal PADR geht auf L, sobald der Puffer Adressenaufruf wieder stattfinden kann.

Es muss erwähnt werden, dass in der Schreiboperation, wie sie oben dargelegt wurde, keine Partizipation von externen Subsystemen erfährt, nachdem das letzte Datenbyte übertragen wurde. Einzig dies ist notwendig, dass die externe Unterstation den Status der Ready-Leitung (RDY) testet, wenn eine weitere Übertragung gewünscht wird.

Lesevorgang

1. Port bereit für die Übertragung, READ oder WRITE: RDY.

2. Erstes Kontrollbyte wird eingelesen: LD1 • RDY.

3. Das zweite Kontrollbyte wird eingelesen: LD2 • RDY.

4. Bereitstellungssignal Ready nicht bereit und verriegelt: RDY = LD2 • RDY • R/W + (BTEQ ■ XFR • R/W).

5. Die Adresse ist noch nicht wirksam: PADR.

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6. Übertragungsanfrage verriegelt: TREQ = RDY • PADR.

7. Adresse wirksam: PADR = PÄÖ • PAÏ • PA2 • PÄ3.

8. Übertragung frei: XFR (& SXFR) = TREQ ■ PADR.

9. Die Adresse wird gehalten (stoppt Zähler in Kontrollschaltung).

10. Transfer-Startadresse (Quelle) vorhanden: XFR.

11. Solange das Signal SXFR wahr ist (SXFR), kontrolliert die Kontrollschaltung den die Datenübertragung zum Pufferspeicher und der Taktzeitkontrolle. Port «BTEQ» beendet die Übertragung, wenn:

12. Die Byte-Zahl gleich ist der Kontrollwortbytezahl:

BTEQ.

13. READY frei: RDY = BTEQ • XFR. Ready und Übertragungsanfrage Latch-Schaltungen zurückgesetzt.

14. Die Daten sind Byte für Byte in das Subsystem übertragen: LD3 • XFR.

In der in 14 Schritten dargestellten und in Fig. 12 abgebildeten Leseoperation werden die Kontrollbytes PC-1 und PC-2 auf die gleiche Weise in den Puffer übertragen, wie dies bei der Schreiboperation auch der FalHst. An diesem Punkt weiss der Puffer, 5 dass ein Leseaufruf (R/W =1) eingetroffen ist. Er weiss zudem, wieviele Bytes aus dem Speicher der Kontrollschaltung herausgelesen werden sollen und erkennt auch die Adresse der Lokation, in welcher diese Bytes abgespeichert werden sollen. Wie schon vorher sind die Kontrollbytes PC-1 und PC-2 auf die ansteigende 10 (d.h. die zeitlich vorangehende) Flanke der Pulse LD1 und LD2 bezogen starr verknüpft, wie dies an den Punkten (2) und (3) in Fig. 12 dargestellt ist. Sobald diese Kontrollbytes von der externen Unterstation in den Puffer übertragen sind, geht das READY-Signal RDY auf logisch L. Die erste Stufe der zweistu-15 figen Übertragung des Puffers ist nun durch den L Status des RDY-Signals unterdrückt, so dass die Verbindung zwischen den externen Unterstationen und dem Puffer ausserstand gesetzt ist. Gleichzeitig aber ist die zweite Stufe der zweistufigen Übertragung in Funktion und erlaubt die Verbindung zwischen dem 20 Puffer und der Kontrollschaltung.

Der Zeitabschnitt, während dessen das RDY-Signal auf L verharrt, beispielsweise der Zeitabschnitt zwischen den Punkten (4) und (12) in Fig. 12, ist abhängig von der Anzahl der aktiven Puffer, die gleichzeitig Daten aus dem Speicher der Kontrollschaltung aufrufen und auch vom Zählstand jedes einzelnen. In einem dargestellten Beispiel der Erfindung sind es bei vier Puffer, die auf die Sammelleitung wirken, die Grössenordnung von 200 Mikrosekunden für die mittlere Zugriffszeit. Am Punkt (7) ist das Adresssignal PADR für diesen Puffer wirksam und 30 bleibt so, bis die Datenübertragung von der Kontrollschaltung zum Puffer vollständig ist. Gleichzeitig mit dem Signal PADR geht auch das Übertragungssignal XFR auf Logisch H und ermöglicht die Übertragung der aufgerufenen Information vom Speicher der Kontrollschaltung zum Puffer.

Sukzessive werden die Datenbytes aus dem Speicher der Kontrollschaltung über den bidirektionalen Schalter 204 ausgelesen und in den Pufferspeicher 208 gebracht. Die Lokation der Daten im Speicher 170 der Kontrollschaltung ist bestimmt durch die Startadresse, welche vorher in den Latch-Schaltungen 190 40 und 192 festgehalten wurde, und welche den Beginn der Zählung des Adresszählers 172 des Speichers der Kontrollschaltung bestimmt. Die in dieser Weise sukzessive zum Puffer übertragenen Bytes werden durch den Byteübertragungszähler 212 gezählt und in der Vergleicherschaltung 214 gegen den Zählstand vergli-43 chen, der vorher unter dem Regim des PC-l-Bytes in die Latch-Schaltung 190 eingebracht wurde. Wenn nun die richtige Zahl von Databytes übertragen ist, so wird das Signal BTEQ am Punkt (12) der Fig. 12 erzeugt. Dies erfolgt bei Beendigung der Übertragung, indem die Übertragungsanfrage Latch-Schaltung 50 3 06 zurückgesetzt wird, was andererseits das Signal XFR auf Logisch L, und damit SXFR auf Logisch H bringt und damit den Lesevorgang im Speicher 170 der Kontrollschaltung unterdrückt und den Zähler 524 für den Übertragungsaufruf wird freigegeben. Der eben geschilderte Vorgang bewirkt, dass das Signal 55 RDY wirksam wird und damit die zweite Stufe abschliesst und die erste Stufe der Übertragung freigibt. Genauer gesagt heisst dies, dass weitere Verständigungen zwischen der Kontrollschaltung und dem Puffer vorerst aufgegeben werden und die Kommunikation zwischen dem Puffer und den externen Unterstatio-60 nen eingeleitet wird.

Da die nachfolgende Übertragung von Daten vom Puffer zu den externen Unterstationen asynchron erfolgen kann, wird für das Auslesen der Daten aus dem Speicher der Kontrollschaltung in den Pufferspeicher während des ersten Teils des Lesevorgangs 65 solange im Pufferspeicher festgehalten, bis der Zeitpunkt da ist, dass die Übertragung auf die Initiative der externen Unterstation hin erfolgen kann. Dieses Auslesen geschieht über den bidirektionalen Schalter 194und die Datensammelleitung 188, wenn

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16

immer das Signal LD3 durch die externe Unterstation wirksam wird. Bei jeder ansteigenden Flanke des LD3-Pulses wird ein Datenbyte auf den Daten-Bus der externen Unterstation plaziert. Während das Signal LD3 auf Logisch H steht, kann die externe Unterstation die Datenbyte lesen. Schliesslich wird auf jede fallende Flanke des LD3-Pulses der Übertragungsbytezähler 212 inkrementiert. Bei der ansteigenden Flanke des nächstfolgenden LD3-Pulses wird das nächste Datenbyte ausgelesen.

Aus der vorangegangenen Schilderung wird klar, dass das Auslesen von Datenbytes aus dem Speicher der Kontrollschaltung synchron mit deren Taktfrequenz verläuft. Dies, obwohl das nachfolgende Auslesen vom Pufferspeicher in die externe Unterstation durch das Timing der LD3-Pulse bestimmt wird, welche j a aus der externen Unterstation stammen. Wenn auch die externe Unterstation die durch das Kontrollbyte PC-1 für den Lesevorgang definierten Abzählwerk liefert, so wird trotzdem keine Zählung der Datenbytes, welche vom Pufferspeicher 208 zu den externen Unterstationen übertragen wird, nicht durchgeführt. Demzufolge wird auch beim Abschluss des Lesevorganges kein BTEQ-Signal erzeugt.

Der oben besprochene Lesevorgang zeigt ferner die eng verknüpfte operative Beziehung zwischen dem Puffer und der Kontrollschaltung. Der Taktgeber für den Speicher in der Kontrollschaltung wird benützt, um Datenbytes aus diesem Speicher herauszulesen und in den Puffer zu überführen, wodurch das Timing dieses Vorganges eben durch diesen Taktgeber bestimmt wird. Der Taktgeber kontrolliert auch den Adressen-Speicher-zähler 524, welcher sequentiell sukzessive die Puffer aufruft und welcher bei einer gegebenen Pufferadresse stoppt, um zu ermöglichen, dass die Datenübertragung vollständig durchgeführt werden kann. Die Kontrollschaltung hält sich also nicht auf dem Laufenden bezüglich der Anzahl der ausgelesenen Datenbytes aus dem Speicher der Kontrollschaltung; dies ist die Aufgabe des Puffers, speziell des Transferbyte-Zählers 212 und des Vergleichers 214.

Wenn nun das Ausgangssignal des XOR-Gatters 390 auf Logisch H steht, beispielsweise wenn LD3X f= PMCS ist, so erhält der Chipselekteingang CS des Pufferspeichers ein L-Signal, welches zur Aktivierung des Speichers 208 dient. Der MRD-Eingang des Pufferspeichers 208 verlangt eine weitere Betriebsbedingung dieses Speichers. Speziell die Ausgänge des XOR-Gatters 390 und 386 müssen beide auf Logisch H stehen, bevor der Speicher 208 freigegeben wird. Die zusätzliche Bedingung erfordert, dass die Eingänge des Gatters 386 nicht denselben Status aufweisen, beispielsweise R/W =j= XFR. XFRistnur dann auf H, wenn eine Übertragung in der zweiten Übertragungsstufe stattfindet, beispielsweise zwischen dem Puffer und dem Speicher der Kontrollschaltung [Modus (1) und Modus (4) wie oben beschrieben], und das Anlegen eines Signals an den Eingang MRD sichert, dass der Puffer nicht gleichzeitig in eine Datenübertragung in beiden Übertragungsstufen verwickelt wird, beispielsweise gleichzeitig mit der Kontrollschaltung und der ihr zugeordneten Unterstation.

Die Übertragungsaufruf-Latchschaltung 306 (Fig. 5D), zusammen mit der Ready-Latch-Schaltung 284 (Fig. 5A), bereiten den Puffer für die Synchronisierung mit der Kontrollschaltung vor, so dass eine Datenübertragung reibungslos durchgeführt werden kann. Beide dieser Latch-Schaltkreise bestehen aus positiv-flankengetriggerten Flip-Flops, wie es in der bevorzugten Ausführungsform dieser Erfindung gezeigt ist. Das heisst, dass, wenn der Taktsignaleingang C an einer der beiden Latch-Schaltkreise von L auf H geht, so verhält sich der Q-Ausgang gleich wie der korrespondierende D-Eingang, in diesem Falle reagiert er mit einem Signal H.

Um den READY-Latch-Schaltkreis 284zu verriegeln, sind folgende nachgenannten Bedingungen, sie ergeben sich aus dem Inhalt der vorangegangenen Diskussion, nötig:

LD2(Î) • RDY • R/W + BTEQ ff) • XFR • R/W

So eine der beiden oben angegebenen Bedingungen eintritt, kann der Transfer Request Schaltkreis 306 und das Signal TREQ 5 getriggert werden durch die Ready-Latch-Schaltung 284 via das NAND-Gatter 300 und den Invertierer 304. Diese Triggerung erfolgt jedoch nur, wenn die Kontrollschaltung nicht laufend den Puffer adressiert, was durch das Signal PADR Fig. 5A bestimmt wird. Beide, der Ready-Schaltkreis 284 und der Transfer 10 Request-Latch-Schaltkreis 306 werden zurückgesetzt, sobald die Datenübertragung ausgeführt ist, beispielsweise, wenn alle Datenbytes übertragen sind, bei welchen das Zeitsignal BTEQ erzeugt wird.

Wie immer wieder in der Diskussion erwähnt, wird das 15 Transfer Request-Signal TREQ durch den Latch-Schaltkreis 306 nur dann erzeugt, wenn das Signal RDY unwirksam ist und die Pufferadressen noch nicht bereitgestellt sind. Dies ist eine wichtige Bedingung, denn durch sie ergibt sich der adäquate Zeitpunkt für das Übertragungssignal XFR, um den Adresszähler 20 524 (Fig. 6B) zu stoppen bei der Adresse des speziellen Puffers, der durch diese angesteuert ist. Das Signal XFR dagegen wird wirksam, wenn die richtige Adresse PADR erscheint und dies nur dann, wenn alle Bedingungen für die Datenübertragung zwischen dem Speicher der Kontrollschaltung und dem adressierten Puffer vorher erfüllt worden sind. In einer bevorzugten Ausführungsform der Erfindung ist eine maximale Anzahl von 16 schaltungsmässig im wesentlichen gleichen Puffer mit der Sammelleitung eines jeden Knotens verbunden. Die entsprechenden Puffer unterscheiden sich untereinander nur durch die in jedem einzelnen Puffer enthaltene Dekodierschaltung, welcher die diesem Puffer zugehörige Adresse aus den Signalen PAO bis PA3 gebildet ist, um das Signal PADR zu erhalten. Wie schon erwähnt, enthält die Kontrollschaltung 18 einen Taktoszillator 495 und einen daran angeschlossenen Timing-Schaltkreis 507, durch welchen die verschiedenen Funktionen der Kontrollschaltung sowie auch die Datenübertragung vom und zum Speicher der Kontrollschaltung synchronisiert werden. Die Kurvenformen der Signale, die durch diese Schaltkreise erzeugt werden, sind am besten mit Hilfe der Fig. 8 zu erklären. Wie zu sehen ist, hat das Taktsignal CLK, welches vom Ausgang des Oszillators 495 kommt, die doppelte Frequenz des Signals HACLK, welches vom Q-Ausgang des Flip-Flops 508 im Timing-Schaltkreis 507 erhalten wird. Dieses letztere Flip-Flop kann seinen Status nur dann ändern, wenn das Taktsignal von Logisch 1 zu Logisch 0 sich verändert, d. h. nur auf die fallende oder negative Flanke der CLK-Signale, welche auf den C-Eingang des Flip-Flops 508 gegeben werden. Weiterhin istzusehen, dass eine kleine Zeitverzögerung an diesem Punkt eingeführt wurde, so dass die ansteigende Flanke des HACLK-Signals leicht hinter der fallenden 50 Flanke des CLK-Signals nachhinkt. Das HACLK-Signal wird auf denTakteingang C des Adressenzählers 524 gegeben und dieser zählt kontinuierlich von 0 bis 15, um jeden Puffer an der Knotensammelleitung 15 aufzurufen. Wenn ein Puffer bereit ist, die Daten zu übertragen (was durch das Signal TREQ, Fig. 5D 55 angezeigt wird), setzt der Zähler524 seine Zählung so lange fort, bis diese Pufferadresse erreicht ist. An diesem Zeitpunkt erzeugt der Puffer das Signal SXFR (Fig. 5D und 8), welches bewirkt, dass der Adressenzähler 524 an dieser Adresse stoppt und das Flip-Flop512 (Fig. 6B)in die Lage versetzt, den Status auf die 60 nächstfolgende ansteigende Pulsflanke des Signals HACLK zu ändern. Der Q-Ausgang des Flip-Flops 512 verharrt auf Logisch H, bis das Signal SXFR wieder auf Logisch H geht und das Flip-Flop zurücksetzt.

Das Signal Logisch H am Ausgang Q des Flip-Flops 512 setzt 65 das Flip-Flop 514 in die Lage, seinen Status beim Eintreffen der nächsten ansteigenden Pulsflanke des HACLK-Signals zu wechseln. Wie dies aus Fig. 8 ersichtlich ist, beträgt das Pulsintervall des Signals LADR, welches vom Ausgang des NAND-Gatters

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>16 stammt, die Zeitdifferenz zwischen der Änderung des Status von 2t aufweist, wenn t = l/fosc ist. Obschon einige Kurvenformen

1er Flip-Flops 512 und 514. Dieser Puls ladet die Initial-10- in beiden dieser Figuren erscheinen, so sind sie doch nicht auf die

Bitdatenadresse um die Zählereinheiten 450,452 und 454 des gleiche Zeitskala bezogen. Um aber eine Referenz anzugeben,

Speicheradressenzählers 172. Wenn das Flip-Flop 514 seinen gilt, dass der Punkt A in beiden Figuren den einen Moment status wechselt, so geht das Signal am Q-Ausgang auf Logisch H. 5 anzeigt, in welchem die Adresse im Kontroll-Speicher 170 verrie-

Dadurch wird über die Verbindung vom Q-Ausgang des Flip- gelt wird.

Flops 514 zum R-Eingang des Flip-Flops 510, dieses in seiner Angenommen, die gültige Adresse ist nun in die Speicherchip

Funktion bereitgestellt. Das Flip-Flop 510 ändert nun seinen 460 bis 474 des Speichers 170 in der Kontrollschaltung angelegt,

Status mit jeder fallenden Pulsflanke des CLK-Signals. so erkennt man, dass das Speicherchipselektsignal CS diese

Der Q-Ausgang des Flip-Flops 510 erzeugt das Signal CS, wie 10 Adressen im Speicher verriegelt, sobald eine fallende Flanke ss in Fig. 8 abgebildet ist, welches dann auf die entsprechenden dieser Signalform auftritt. Wie dies in Fig. 9 gezeigt ist, sind diese

Eingänge der Speicherchip des Kontrollschaltungsspeichers 170 Daten aus dem Puffer in diesem Moment greifbar, da der Puffer geführt wird. Das entsprechende Signal PCMS in Fig. 5Cwirdauf diese Daten ausgelesen hat. Die Daten werden dann in die den Chipselekteingang CS des Pufferspeichers 208 geführt, dies adressierte Speicheriokation eingelesen, sobald die nächstfol-

über das XOR-Gatter 390 und dem nachfolgenden Invertierer 15 gende ansteigende Pulsflanke des Signals WRT eintritt. Dabei

378. wird die Adresse durch den Adresszähler 172 inkrementiert, was

Wie imZusammenhang mit der Fig. 5C erwähnt wurde, wird schematisch am Nullpunkt durch die Kreuzung der Wellenfor-

das Signal PMCS ebenfalls verwendet, um die Pufferspeicher- men A0 bis A9 gezeigt ist. Aufgrund desVorhandenseins der

Eingänge MRD bei einem Schreibbefehl anzusteuern. Der Q- nächsten fallenden Flanke des Signals CS ist die inkrementierte

Ausgang des Flip-Flops 510 ist kombiniert mit dem Signal CLK 20 Adresse im Speicher 170 der Kontrollschaltung verriegelt. Das im NAND-Gatter 518, um an dessen Ausgang das Signal folgende Datum, welches ausgelesen wird aus dem Puffer, kann

CMWRT zu erzeugen, welches als Signal MWRT • WRT in Fig. 8 nun in die neue adressierte Speicheriokation eingelesen werden,

gezeigt ist. Eine der Funktionen des Signals CMWRT ist es, den Während des Auslesens des Kontroller-Speichers 170 ist die

Speicheradressenzähler 172 der Kontrollschaltung auf jede Adresse der speziellen Speicheriokation, welche ausgelesen ansteigende Pulsflanke zu takten, welches am besten zu sehen ist 25 wird, wieder verriegelt in diesem Speicher auf die fallende Flanke bei den entsprechenden Speichereingangssignalen der Fig. 8. des CS-Signals hin, wie beispielsweise am Punkt A. Kurz darauf-

Eine weitere Funktion dieses Signals ist es, den Eingang MWR hin wird das Datum der adressierten Stelle freigegeben und auf des Port-Puffer-Speichers 508 bei jedem Lesekommando zu die nächste fallende Flanke des Taktpulses CLK ausgelesen und takten. Das Signal WRT wirkt auf den Eingang R/W der in den Puffer übertragen.

entsprechenden Speicherchips des Kontrollspeichers 170, welche 30 Aus der vorangegangenen Darstellung einer bevorzugten durch jeden WRT-Puls freigegeben werden. Ausführungsform wird auch klar, dass diese Erfindung verschie-

Der Speicheradressenzähler 172 der Kontrollschaltung dene Änderungen, Variationen und Substitutionen zulässt. Bei-

umfasst drei synchrone 4-Bit-Binärzählereinheiten 450,452 und spielsweise ist die Erfindung nicht limitiert auf die Anwendung

454, welche in Kaskade zu einem 10-Bit-Ausgangssignal geschal- von 16 Puffern pro Übertragungsknoten. So kann beispielsweise tet sind. So geschaltet ist dies eine bevorzugte Ausführungsform 35 der Zähler 524 so modifiziert werden, dass er eine grössere der Erfindung. Wenn am Eingang GD das anliegende Signal auf Anzahl Adressen von mehr als 16 Puffern in einem Übertra-

Logisch Null geht, so laden die Signale SA0 bis SA9 diese gungsknoten aufnehmen kann. Ebenso können auch mehr als

Cählereinheiten mit der Initialdatenadresse, beispielsweise die eine Adresse pro Puffer verwendet werden, um beispielsweise

Jtartadresse, die von den Kontrollbytes PC-1 und PC-2 stam- Prioritäten in bezug auf andere Puffer in Hinsicht des Zugriffes men. Darauf wird der Ausgang von jedem einzelnen dieser 40 der Kontrollschaltung zugeordnet werden. In solch einem Falle

Zähleinheiten inkrementiert, wenn immer der Eingang +1 der gibt die Dekodierschaltung des Puffers ein PADR-Signal ab,

Zähleinheit 450 einen positiven Übergang des Signals CMWRT wenn immer eine der entsprechenden Adressen am Ausgang des wahrnimmt. Zählers 524 erscheint. Obschon ein K-Kontrollspeicherchip

Der Ausgang der entsprechenden Adresszählereinheiten (genauer 1024 Bits) in der bevorzugten Ausführungsform verwird auf 8 Speicherchips des Kontrollspeichers 170 geführt. Auf 45 wendet wird, kann der Kontrollspeicher leicht auf Chips ausge-diese Weise werden die auf den Leitungen SD0 bis SD9 übertra- legt werden, die eine grössere Speicherkapazität, beispielsweise genen Bytes in die zugehörigen Adressen der entsprechenden 2K, 4K usw. aufweisen. Ebenso kann die Informationsübertra-Speicherchips gespeichert. Diese Speicherchips sind beispiels- gung vom beschriebenen Maximum von 32 Bytes auf 64 oder 128 weise ein 1024 Byte RAM-Speicher. Dieselbe 10-Bit-Adresse Bytes erweitert werden; und auch die 8-Bit-Informationssam-wird auch an die Adresseingänge A0 bis A9 jedes einzelnen 50 melleitung kann auf 16 Bit oder 32 Bit ausgelegt sein. In diesem Chips unter Kontrolle des Speicher-Adressenzählers 172 pia- Falle können 2 Kontrollbytes pro Einzelübertragung vorgesehen ziert. Geht nun das Chipselektsignal CS auf Logisch L, so wird sein.

die Eingangsadresse in jedem einzelnen Speicherchip verriegelt. Die in der Diskussion dargestellten Puffer in Form von

Der Ausgang DO jedes einzelnen Chip ist solange freigegeben, separaten Schaltkreisen können natürlich auch nach Wunsch in wie R/W im Logisch H Status verharrt, was anzeigt, dass ein 55 Konversionsschaltkreisen inkorporiert sein, beispielsweise in

Lesevorgang stattfindet. Geht das Signal R/W auf Null, so wird Analog/Digital- oder Digital/Analog-Konvertern zusätzlich zu die Freigabe am Chipausgang DO aufgehoben und die Daten ihrer vorgesehenen Funktion zwischen verschiedenen Protokol-

können dann während der Schreiboperation in den Chip eingele- len zu vermitteln, wie es beispielsweise eine Parallel/Serie- oder sen werden. Asynchron/Synchron-, usw. -Vermittlung ist.

Die Zeitabhängigkeit der verschiedenen Signale, welche am 60 Die logischen Schaltkreise der Erfindung wurden hauptsäch-Kontrollvorgang des Speichers 170 teilnehmen, wird klarer im lieh aus Bausteinen der CMOS-Familie ausgeführt. Es können Zusammenhang mit Fig. 9, welche im grösseren Detail einiges aber auch andere Technologien verwendet werden, beispiels-der Kurvenformen aus Fig. 8 darstellt. Die verschiedenen Werte weise die TTL-Technologie, wenn unter Umständen eine höhere der spezifischen Zeitintervalle, die in dieser Darstellung speziell Betriebsgeschwindigkeit des Systems gewünscht wird, hervorgehoben sind, beziehen sich auf Auslegemargen, die für 65 Abhängig von speziellen Betriebsumständen kann es wünscheine spezifische Anwendung der Erfindung angenommen wur- bar sein, verschiedene Signale, die während des Betriebes entste-den und sich innerhalb des Rahmens der vorliegenden Erklärun- hen, für andere Zwecke zu verwenden, beispielsweise als gen noch befinden. Man sieht, dass das Signal CS eine Periode Betriebsindikatoren, oder auch zum Ansteuern verschiedener

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externer Geräte. Beispielsweise das Signal BTEQ wird erzeugt steme miteinander kommunizieren sollen, ohne dass deren fortwährend den Lese- und Schreib Vorgängen, wenn immer die laufende Tätigkeit unterbrochen wird. Wie schon oben erwähnt, Bytezählung der übertragenen Bytes den durch das Kontrollbyte benötigen bekannte Systeme aus dem Stand der Technik zur PC-1, dessen Anzahl vorgängig geladen und verriegelt wurde, bei Lösung solcher Probleme unumgänglich ein Mehrfachprioritäts-der Zählung erreicht wird. Solch ein Signal oder das entspre- 5 system, um mit den Unterbrechungen des fortlaufenden Betriechende Derivat daraus kann verwendet werden zum Betrieb von bes der einzelnen Systeme fertig zu werden, was die Kosten und externen interruptabhängigen Systemen, um einen direkten die Komplexität rasch erhöht und auch den Betrieb und den Speicherzugriff für externe Computersysteme einzuleiten. Unterhalt solch eines Systems wesentlich komplizierter gestaltet.

Aus der vorangegangenen Darstellung sieht man klar, dass Dagegen vermeidet das System nach der vorliegenden Erfin-

die hier offenbarte Erfindung ein ökonomisch interessantes, 10 dung, dass konkurrierende Unterstationen beim Zugriff auf die einfaches und flexibles System darstellt, um mit den Problemen Übertragungsleitungen in Konflikt geraten und wirkt auf eine fertig zu werden, die auftreten, wenn dezentralisierte Kontrollsy- einfache Weise ordnend innerhalb dieser komplexen Vorgänge.

B

16 Blatt Zeichnungen

Claims (20)

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   PATENTANSPRÜCHE 1. Netzwerk zur Übertragung von Daten und Steuerinformationen in einer dezentralisiert gesteuerten Anordnung einer Mehrzahl von Betriebseinheiten einer übergeordneten Betriebsanlage, in der jede dieser Betriebseinheiten mit einer Kontrolleinrichtung in Verbindung steht, gekennzeichnet durch folgende Schaltungseinheiten: mehrere von einander unabhängigen Kommunikationsknoten (10,12, N), die jeweils mit mehreren, unabhängigen Unterstationen (SSi, SS2 bis SSK) verbunden sind;

   knotens vorgesehen ist, welche durch die Kontrollschaltung gesteuert wird, damit die Datenübertragung in dieser Stufe auch asynchron in bezug auf die Taktfrequenz erfolgen kann.
2. 6. Netzwerk nach Anspruch 4, dadurch gekennzeichnet, dass eine Zwischen-Datenspeicherung in jedem einzelnen Puffer durch einen Pufferspeicher (208) durchgeführt wird, und jeder dieser Puffer im weiteren ein erstes bidirektionales Schaltmittel (194) aufweist, das zwischen dem Puffer (PB^ und dem entsprechenden externen Schaltkreis (SSi) wirkt; dass ein zweites bidi-

   unabhängige Sekundärstationen (28,36 bis 44), von welchen jede10 rektionales Schaltmittel (204) zwischen dem Pufferspeicher (208)

   einem dieser Knoten zugeordnet ist; wobei jeder einzelne Kno ten eine Sammelleitung (15,17,19) aufweist, und die Sekundärstationen sowie die dem Knoten zugeordneten Unterstationen separate externe Schaltkreise zu diesem Knoten bilden und jeder dieser externen Schaltkreise eine lokale Datenverarbeitungseinheit aufweist, welche mit der Knotensammelleitung kommuniziert; eine Datenverbindung (A, B), welche die entsprechenden Knoten über die Sekundärstationen miteinander verbindet; und eine Primärstation (50), die an der Datenverbindung (A, B) angeschlossen ist und eine zentrale Datenverarbeitungseinheit aufweist, wobei diese Primärstation eingerichtet ist, um über diese Datenverbindung (A, B) die Sekundärstationen in Übereinstimmung mit einem vorher festgelegten Protokoll und einer Sequenz zu adressieren, welche durch die Primärstation bestimmt ist; die jeweils aufgrund eigener Steuerbefehle fähig ist, mit einer selektiv variierbaren Anzahl von Knoten (10,12.. .N), die auf diese Datenverbindung (A, B) arbeiten, zu verkehren, Daten zu übertragen und aufzunehmen in bezug auf die ausgewählten Unterstationen, welche dem einzelnen Knoten zugeord- _ net sind und wobei diese Primärstation so ausgeführt ist, dass sie Konflikte unterdrückt, die entstehen können, wenn miteinander konkurrierende Knoten auf diese Datenverbindung (A, B) arbeiten.
3. 2. Netzwerk nach Anspruch 1, dadurch gekennzeichnet, dass die Knoten (10,12 bis N) weiterhin aufweisen: eine auf die Sammelleitung (15,17,19) arbeitende Kontrollschaltung (18,20, 24) ; mehrere mit der Sammelleitung verbundene Puffer (PB0, PBi, BP2 bis PBK; PBk- ; PBK-), die jeweils auf einen externen Schaltkreis wirken und so ausgeführt sind, dass sie eine zweistu-fenbidirektionale Datenübertragung zwischen den entsprechenden externen Schaltkreisen und der Kontrollschaltung (18,20, 24) durchführen können (Fig. 1), wobei im Puffer in beiden Übertragungsstufen eine temporäre Datenspeicherung zur Verknüpfung der externen Schaltkreise mit dem Schaltkreis des Knotens vorgesehen ist; und dass die Kontrollschaltung (18,20, 24) Mittel (172) für einen sequentiellen Aufruf der dem Knoten zugeordneten Puffer enthält, wobei die Kontrollschaltung periodisch die Puffer in die Lage versetzt, eine Datenübertragung durchzuführen.
4. 3. Netzwerk nach Anspruch 2, dadurch gekennzeichnet, dass eine erste Stufe jedes Kommunikationsknotens Mittel (194,204) für eine bidirektionale Datenübertragung zwischen den externen Schaltkreisen und den entsprechenden Puffern enthält, welche durch die externen Schaltkreise getaktet sind: und dass die zweite Stufe jedes einzelnen Kommunikationsknotens Mittel zur bidi-

   und der Kontrollschaltung (182) wirkt, und dass ein Mittel zur Freigabe des ersten und des zweiten Schaltmittels während gegenseitigen exklusiven Zeitintervallen für eine gestaffelte Datenübertragung in die entsprechenden Stufen des Kommuni-15 kationsknotens vorhanden ist.
5. 7. Netzwerk nach Anspruch 6, dadurch gekennzeichnet, dass die Daten- und Steuerinformation in Bytes organisiert sind, dass jede Datenübertragung zwischen dem externen Schaltkreis (SS, bis SSK) und der Kontrollschaltung (18,20,24) von einem Paar von Kontrollbytes eingeleitet wird, welches durch die Unterstationen (SS! bis SSK) erzeugt ist; dass jeder Puffer ferner ein Mittel (190,192) zur Verriegelung der temporär gespeicherten Kontrollbytes aufweist, und dass Mittel vorhanden sind, die während jeder Datenübertragung die Kontrollbytes diesen Verriegelungsmitteln zuführen und die Datenbytes durch eines der Schaltmittel in die Pufferspeicher dirigieren.
6. 8. Netzwerk nach Anspruch 7, dadurch gekennzeichnet, dass die Steuerbytes mindestens die Richtung der Datenübertragung und die Anzahl der zu transferierenden Datenbytes angeben und jeder einzelne Puffer ferner Mittel aufweist, die auf die definierte Datenübertragungsrichtung ansprechen, um die Reihenfolge zu bestimmen, in welcher die ersten und zweiten Schaltmittel freigegeben werden; dass Mittel vorhanden sind, die während der Datenübertragung unter Pufferkontrolle zur Zählung der übertragenen Datenbytes wirksam sind und dass Mittel zum Vergleich der Anzahl der übertragenen Datenbytes mit der durch die vorher eingetroffenen Zahl der Kontrollbytes sowie Mittel zur Beendigung der Datenübertragung, wenn eine Gleichheit beim Vergleich der Zahlen vorliegt, vorhanden sind.
7. 9. Netzwerk nach Anspruch 8, dadurch gekennzeichnet, dass die Kontrollbytes im weiteren eine Startadresse definieren und die Kontrollschaltung Mittel zur Erzeugung von Taktpulsen und einen Speicher aufweist und die durch die Kontrollschaltung getakteten Mittel einen Adresszähler aufweisen für die sequen-

   3 tielle Adressierung der Speicherstellen synchron mit den Takt-zeitpulsen, und der Adresszähler mit einer sequentiellen Adres-

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   rektionalen Datenübertragung zwischen dem Puffer und der Kontrollschaltung enthält, wobei diese durch die Kontrollschaltung getaktet wird, und weitere Mittel, um diese Datenübertragung unter der Kontrolle der Puffer durchzuführen.
8. 4. Netzwerk nach Anspruch 3, dadurch gekennzeichnet, dass eine Stufe jedes Kommunikationsknotens vorgesehen ist, um eine Datenübertragung von den angeschlossenen externen Schaltkreisen zu den entsprechenden Puffern unter deren Kontrolle durchzuführen.
9. 5. Netzwerk nach Anspruch 4, dadurch gekennzeichnet, dass die Kontrollschaltung (18,20,24 und Fig. 6B) ein Mittel (495) zur Erzeugung von Taktpulsen enthält und dieses Mittel für die Datenübertragung in der zweiten Stufe des Kommunikations-

   sierung aufgrund der Startadresse beginnt und Mittel vorhanden sind, die auf die definierte Richtung der Datenübertragung ansprechen, um die Datenbytes einzuschreiben oder auszulesen 50 von den adressierten Speicherstellen der Kontrollschaltung.
10. 10. Netzwerk nach Anspruch 4 oder Anspruch 9, dadurch gekennzeichnet, dass die Kontrollbytes in die Puffer geladen werden aufgrund von Kontrollsignalen, die in den externen Schaltkreisen erzeugt werden; und jeder Puffer Mittel enthält, 55 die auf die Kontrollsignale und die definierte Richtung der Datenübertragung ansprechen, um ein Signal für den Aufruf zur Datenübertragung zu erzeugen ; dass Mittel zum Aufruf von Schaltkreisen, welche einen Puffer-Adresszähler enthalten, zur Erzeugung von Signalen vorhanden sind, die als Adressen für die 60 Puffer des Knotens benötigt werden ; dass Mittel zur Einleitung der durch einen Puffer angeforderten Datenübertragung, welcher Puffer während der sequentiellen Adressierung des Adresszählers adressiert wurde sowie Mittel zur Unterbrechung der sequentiellen Adressierung eines Puffers während der Datenübertragung durch diesen Puffer vorhanden sind, wobei eine Konfliktsituation zwischen konkurrierenden Puffern auf eine gemeinsame Sammelleitung durch die Massnahmen der Kontrollschaltung verhindert wird.

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11. 11. Netzwerk nach Anspruch 10, dadurch gekennzeichnet, dass jeder Puffer (10,12 bis N) Mittel zur Dekodierung der Adressen aus dem Adresszähler aufweist und diese Puffer im wesentlichen einander gleich sind.
12. 12. Netzwerk nach Anspruch 1, dadurch gekennzeichnet,

    dass die Sammelleitung mit einer Kontrollschaltung und mit mehreren Puffern verbunden ist, von denen jeder einzelne auf eine Unterstation wirkt und jeder Puffer ausserdem in der Lage ist eine Zweistufen-Bidirektional-Datenübertragung zwischen den entsprechenden Unterstationen und der Kontrollschaltung auszuführen, wobei der Puffer in beiden Übertragungsstufen temporär Daten speichert zur Übertragung zwischen einem Unterstationsprotokoll und dem Protokoll des Knotens und wobei die Kontrollschaltung Mittel aufweist zum sequentiellen Abrufen der Puffer, so dass jeder Puffer periodisch in die Lage versetzt wird, Daten zu übertragen.
13. 13. Netzwerk nach Anspruch 12, dadurch gekennzeichnet, dass jeweils eine Stufe der Kommunikationsknoten Mittel für die bidirektionale Datenübertragung zwischen der angeschlossenen Unterstation und dem zuständigen Puffer aufweist, der durch sie getaktet ist, und worin die zweite Stufe jeder einzelnen Datenübertragung Mittel aufweist, welche die bidirektionale Datenübertragung zwischen dem Puffer und der Kontrollschaltung ermöglichen, wobei die Sammelleitung durch die Kontrollschaltung getaktet ist und Mittel aufweist, um diese zuletzt genannte Datenübertragung unter der Pufferkontrolle durchzuführen.
14. 14. Netzwerk nach Anspruch 13, dadurch gekennzeichnet, dass jeweils eine Stufe der Kommunikationsknoten ferner so ausgeführt ist, dass die Datenübertragung von der angeschlossenen Unterstation zum Puffer unter Pufferkontrolle erfolgt.
15. 15. Netzwerk nach Anspruch 14, dadurch gekennzeichnet, dass die Kontrollschaltung Mittel zur Erzeugung von Taktpulsen enthält, und dass ferner Mittel zur Übertragung der Information synchron mit den Taktpulsen vorhanden sind, wobei die Datenübertragung in dieser ersten Stufe auch asynchron in bezug auf die Taktpulse möglich ist.
16. 16. Netzwerk nach Anspruch 15, dadurch gekennzeichnet, dass die Mittel zur Zwischenabspeicherung der Daten in jedem Puffer einen Pufferspeicher umfassen und jeder Puffer im weiteren einen ersten bidirektionalen Schalter zwischen dem Pufferspeicher und der entsprechenden Unterstation und einen zweiten bidirektionalen Schalter zwischen dem Pufferspeicher und der Kontrollschaltung aufweist, und dass Mittel vorhanden sind, die diesen ersten und zweiten Schalter während eines gegenseitigen exklusiven Zeitintervalls für eine gestaffelte Datenübertragung zwischen den beiden Übertragungsstufen freigeben.
17. 17. Netzwerk nach Anspruch 16, dadurch gekennzeichnet, dass jede Datenübertragung zwischen der Unterstation und der Kontrollschaltung durch die Übertragung eines Paars von Kontrollbytes erfolgt, welche durch die Unterstation erzeugt werden, dass jeder Puffer Mittel zur Verriegelung für die temporäre Abspeicherung dieser Kontrollbytes enthält und das Mittel vorhanden sind, die bei jeder Datenübertragung wirksam werden, um die Kontrollbytes in die Verriegelungsmittel zur Überleitung der Datenbytes in den Pufferspeicher, durch einen der bidirektionalen Schalter einzuführen.
18. 18. Netzwerk nach Anspruch 17, dadurch gekennzeichnet, dass die Kontrollbytes zumindest die Übertragungsrichtung der Daten definieren und ausserdem die Zahl der zu übertragenden Datenbytes angeben und jeder dieser Puffer ausserdem Mittel enthält, die auf eine definierte Richtung der Datenübertragung ansprechen, um festzustellen, ob der erste oder zweite bidirektionale Schalter freigegeben werden muss, und ein Mittel vorhanden ist, das während der Datenübertragung unter Pufferkontrolle arbeitet und dabei die Anzahl der übertragenen Datenbytes zählt, ferner Mittel vorhanden sind, die die Zahl der übertragenen Datenbytes mit der Zahl aus den anfänglichen Kontrollbytes vergleichen und schliesslich ein Mittel vorhanden ist, das die

    Datenübertragung unterbricht, wenn das Vergleichsmittel eine Gleichheit feststellt.
19. 19. Netzwerk nach Anspruch 18, dadurch gekennzeichnet, dass die Kontrollbytes eine Startadresse angeben, und die Kon-

    5 trollschaltung Mittel zur Erzeugung von Taktpulsen sowie einen Speicher für die Kontrollschaltung aufweist, dass ferner ein Adresszähler zur Folgeadressierung der Speicherstellen synchron zu den Taktpulsen vorhanden ist, dass der Adresszähler auf die Kontrollbytes anspricht, um die Folgeadressierung einzu-

    10 leiten, und dass ferner Mittel vorhanden sind, die eine definierte Richtung der Datenübertragung für den Schreib- oder Lesevorgang für die Daten in diesen adressierten Stellen ansteuern.
20. 20. Netzwerk nach Anspruch 14 oder 19, dadurch gekennzeichnet, dass die Kontrollbytes in jeden Puffer unter Kontrolle

    15 von Signalen geladen werden, die durch die entsprechenden Unterstationen erzeugt werden und jeder Puffer Mittel enthält, die auf die Kontrollsignale und die definierte Richtung der Datenübertragung ansprechen und ein Signal für den Übertragungsaufruf erzeugen, und die Mittel zum sequentiellen Aufruf

    20 für die Datenübertragung ferner einen Adresszähler zur Erzeugung von Signalen zur sukzessiven Adressierung der Puffer des Knotens enthalten, dass Mittel zur Einleitung des Datenübertragungsaufrufes vorhanden sind, die dann wirksam werden, wenn ein Puffer zur Datenübertragung und somit die Adressiersequenz durch den Adresszähler aufgerufen wird, dass Mittel zur Unterbrechung der sequentiellen Adressierung der Puffer während der Zeitdauer einer jeden Datenübertragung vorhanden sind, wobei eine Konfliktsituation der konkurrierenden Puffer auf die Sammelleitung durch diese Massnahme verhütet wird.

    30 21. Netzwerk nach Anspruch 20, dadurch gekennzeichnet, dass zumindest eine Station ausserhalb des Knotens vorhanden ist, die durch diesen Knoten kommuniziert, dass dieser Knoten ferner einen der Station entsprechenden Puffer aufweist und dass jeder Puffer Mittel zur Dekodierung der Adressen des Adress-

    25

    35

    Zählers enthält.