JPS61114341A - 処理システム - Google Patents
処理システムInfo
- Publication number
- JPS61114341A JPS61114341A JP60216055A JP21605585A JPS61114341A JP S61114341 A JPS61114341 A JP S61114341A JP 60216055 A JP60216055 A JP 60216055A JP 21605585 A JP21605585 A JP 21605585A JP S61114341 A JPS61114341 A JP S61114341A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- storage means
- level sub
- coupled
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012545 processing Methods 0.000 title claims description 13
- 230000015654 memory Effects 0.000 claims description 47
- 238000012360 testing method Methods 0.000 claims description 3
- 238000012163 sequencing technique Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 7
- 239000000872 buffer Substances 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- CRQQGFGUEAVUIL-UHFFFAOYSA-N chlorothalonil Chemical compound ClC1=C(Cl)C(C#N)=C(Cl)C(C#N)=C1Cl CRQQGFGUEAVUIL-UHFFFAOYSA-N 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- LYAVXWPXKIFHBU-UHFFFAOYSA-N N-{2-[(1,2-diphenylhydrazinyl)carbonyl]-2-hydroxyhexanoyl}-6-aminohexanoic acid Chemical compound C=1C=CC=CC=1N(C(=O)C(O)(C(=O)NCCCCCC(O)=O)CCCC)NC1=CC=CC=C1 LYAVXWPXKIFHBU-UHFFFAOYSA-N 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000003750 conditioning effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000003607 modifier Substances 0.000 description 1
- AHLBNYSZXLDEJQ-FWEHEUNISA-N orlistat Chemical compound CCCCCCCCCCC[C@H](OC(=O)[C@H](CC(C)C)NC=O)C[C@@H]1OC(=O)[C@H]1CCCCCC AHLBNYSZXLDEJQ-FWEHEUNISA-N 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
- G06F9/30192—Instruction operation extension or modification according to data descriptor, e.g. dynamic data typing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/223—Execution means for microinstructions irrespective of the microinstruction function, e.g. decoding of microinstructions and nanoinstructions; timing of microinstructions; programmable logic arrays; delays and fan-out problems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/264—Microinstruction selection based on results of processing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は複数レベルのサブ命令の組を有る、プログラ
ム可能な装置に関る、ものであり、特に、下位レベルの
命令の組の一部が上位レベルの命令の組に埋め込まれた
装置に関る、ものである。
ム可能な装置に関る、ものであり、特に、下位レベルの
命令の組の一部が上位レベルの命令の組に埋め込まれた
装置に関る、ものである。
九ｊ」１１五ｉｔ
用語“マイクロプログラム”は、英国マンチェスターの
レポート・オブ・ザ・マンチェスター・ユニバーシティ
・コンピュータ・インオウグラルー］ンファレンス（Ｒ
ｅｐｏｒｔ ｏｆ ｔｈｅ Ｍａｎｃｈｅｓｔｅｒ
Ｕ ｎ１ｖｅｒｓｉｊｙ Ｃｏｍｇｕｔｅｒ Ｉ
ｎａｕｇｕｒａｌ Ｑｏｎｒｅｒｅｎｃｅ）、１
９５１年７月の論文筒１６Ｊｌいｂ１１８頁の゛自動化
された計算装置の設計のための最良の方法”でモーリス
・ウィルクスによって初めて作られた。この論文は、要
る、に、リードオンリメモリとして働くダイオードマト
リックスである機械命令デコーダを説明していた。機械
語命令はこのリードオンリメモリに対る、アドレスとし
て用いられ、それぞれの制御信号は、次に、メモリから
読出されてプロセッサの種々の機能ユニットへ送られて
与えられた動作を行なっていた。
レポート・オブ・ザ・マンチェスター・ユニバーシティ
・コンピュータ・インオウグラルー］ンファレンス（Ｒ
ｅｐｏｒｔ ｏｆ ｔｈｅ Ｍａｎｃｈｅｓｔｅｒ
Ｕ ｎ１ｖｅｒｓｉｊｙ Ｃｏｍｇｕｔｅｒ Ｉ
ｎａｕｇｕｒａｌ Ｑｏｎｒｅｒｅｎｃｅ）、１
９５１年７月の論文筒１６Ｊｌいｂ１１８頁の゛自動化
された計算装置の設計のための最良の方法”でモーリス
・ウィルクスによって初めて作られた。この論文は、要
る、に、リードオンリメモリとして働くダイオードマト
リックスである機械命令デコーダを説明していた。機械
語命令はこのリードオンリメモリに対る、アドレスとし
て用いられ、それぞれの制御信号は、次に、メモリから
読出されてプロセッサの種々の機能ユニットへ送られて
与えられた動作を行なっていた。
このような機械語命令は、しばしばオブジェクトコード
と呼ばれており、与えられた機械語命令を実行る、シー
ケンスでＩＩＩ ＩＩＩ信号の多数の組がメモリから読
出されることを必要としたステップのシーケンスを含ん
でいた。制御信号の各組はマイクロ命令として知られる
ことになり、機械語命令はしばしばマクロ命令として示
されている。
と呼ばれており、与えられた機械語命令を実行る、シー
ケンスでＩＩＩ ＩＩＩ信号の多数の組がメモリから読
出されることを必要としたステップのシーケンスを含ん
でいた。制御信号の各組はマイクロ命令として知られる
ことになり、機械語命令はしばしばマクロ命令として示
されている。
しかしながら、ウィルクス教授の考えが実用的になるの
に数年かかった。なぜならばほとんどのコンピュータは
各クロック期間ごとに非常に多数の制御信号を必要とし
たからであり、これは、制御記憶装置、またはマイクロ
プログラム記憶装置は各マイクロ命令に非常に数多くの
ビットを含まなければならないだけではなく、それぞれ
のマクロ命令のすべてを実行る、のに必要なマイクロ命
令のシーケンスのすべてを含まなければならないという
ことを！味した。しかしながら、その当時のコアメモリ
またはダイオードメモリはあまりにも大きくて嵩張って
いるとともに高価であったため、命令デコーダとしてプ
ロセッサの内側に配置されなかった。さらに、メモリか
らの結果的なマイクロ命令の取出はハードワイヤード論
理デコーダから得られることができるものよりも時間が
かかった。
に数年かかった。なぜならばほとんどのコンピュータは
各クロック期間ごとに非常に多数の制御信号を必要とし
たからであり、これは、制御記憶装置、またはマイクロ
プログラム記憶装置は各マイクロ命令に非常に数多くの
ビットを含まなければならないだけではなく、それぞれ
のマクロ命令のすべてを実行る、のに必要なマイクロ命
令のシーケンスのすべてを含まなければならないという
ことを！味した。しかしながら、その当時のコアメモリ
またはダイオードメモリはあまりにも大きくて嵩張って
いるとともに高価であったため、命令デコーダとしてプ
ロセッサの内側に配置されなかった。さらに、メモリか
らの結果的なマイクロ命令の取出はハードワイヤード論
理デコーダから得られることができるものよりも時間が
かかった。
商業的に入手可能な集積回路の出現で、プロセッサはそ
の寸法が小さくされかつ速度が大きくされることができ
たのみならず、メモリは安くなりかつ高速になり、かつ
広く諺及した商業的な市場で市場化されるべき最初のマ
イクロプログラムコンピュータはシステム／３６０（ア
ムダールほかのアメリカ合衆国特許第３，４００，３７
１を参照）と呼ばれるシリーズとしてＩＢＭによって導
入された。実際に、そのシリーズの成る部材のマイクロ
ブログラムメモリはコンデンサカードから形成された。
の寸法が小さくされかつ速度が大きくされることができ
たのみならず、メモリは安くなりかつ高速になり、かつ
広く諺及した商業的な市場で市場化されるべき最初のマ
イクロプログラムコンピュータはシステム／３６０（ア
ムダールほかのアメリカ合衆国特許第３，４００，３７
１を参照）と呼ばれるシリーズとしてＩＢＭによって導
入された。実際に、そのシリーズの成る部材のマイクロ
ブログラムメモリはコンデンサカードから形成された。
システム／３６０において、マイクロ命令はマイクロメ
モリに記憶されるのに必要とされるビットの数を維持る
、ために各グループまたはフィールドがエンコードされ
るそのようなグループまたはフィールドに分割された１
組の１１１１１１信号であった。これらのフィールドは
、次に、プロセッサの種々のユニットの同時的な実行の
ためにデコードされた。先に開発されたマイクロプログ
ラムされたプロセッサにおいて、全体のマイクロ命令は
、マイクロ命令自体が必要な制御信号を得るためにデコ
ードされなければならないことを必要としたメモリスペ
ースを節約る、ために、エンコードされた。フィールド
へ部分的にエンコードされた制御信号の前者の形式は、
水平マイクロ命令として知られることになり、他方、完
全にエンコードされたマイクロ命令の優者の形式は垂直
マイクロ命令と呼ばれた。しかしながら、いずれの形式
のマイクロ命令でも、そのようなマイクロ命令の完全な
シーケンスはデコードされるべきすべてのマクロ命令の
ためにストアされなければならなかった。
モリに記憶されるのに必要とされるビットの数を維持る
、ために各グループまたはフィールドがエンコードされ
るそのようなグループまたはフィールドに分割された１
組の１１１１１１信号であった。これらのフィールドは
、次に、プロセッサの種々のユニットの同時的な実行の
ためにデコードされた。先に開発されたマイクロプログ
ラムされたプロセッサにおいて、全体のマイクロ命令は
、マイクロ命令自体が必要な制御信号を得るためにデコ
ードされなければならないことを必要としたメモリスペ
ースを節約る、ために、エンコードされた。フィールド
へ部分的にエンコードされた制御信号の前者の形式は、
水平マイクロ命令として知られることになり、他方、完
全にエンコードされたマイクロ命令の優者の形式は垂直
マイクロ命令と呼ばれた。しかしながら、いずれの形式
のマイクロ命令でも、そのようなマイクロ命令の完全な
シーケンスはデコードされるべきすべてのマクロ命令の
ためにストアされなければならなかった。
記憶されなければならなかったマイクロ命令の数を減少
させるために、２レベルの制−記憶装置の概念が開発さ
れ、そこでは、下位のレベルは、冗長であったマイクロ
命令のシーケンスよりもむしろ各々独特のマイクロ命令
のみを含むように要求された。ワードまたは命令幅の点
でより小さなメモリが下位のレベルの記憶装置に書込ま
れた対応る、水平マイクロ命令へのアドレスとして働く
エンコードされたマイクロ命令のシーケンスを含むよう
に供給された。このようなシステムはファーザーほかの
アメリカ合衆国特許第３，９８３゜５３９に説明されて
いる。このようなシステムでは、下位レベルの制御記憶
装置はリード・オンリ・メモリであり、これはランダム
・アクセス・メモリよりも安く、他方、上位レベルのメ
モリはランダムアクセスメモリである。上位レベルメモ
リにおけるより短い垂直マイクロ命令と、下位レベルメ
モリにおけるより長い水平マイクロ命令とを区別る、た
めに、上位レベルメモリはマイクロメモリと呼ばれ、フ
ァーザー特許の発明者達は下位レベルメモリをナノメモ
リと称し、かつ水平マイクロ命令はナノ命令と呼ばれた
。
させるために、２レベルの制−記憶装置の概念が開発さ
れ、そこでは、下位のレベルは、冗長であったマイクロ
命令のシーケンスよりもむしろ各々独特のマイクロ命令
のみを含むように要求された。ワードまたは命令幅の点
でより小さなメモリが下位のレベルの記憶装置に書込ま
れた対応る、水平マイクロ命令へのアドレスとして働く
エンコードされたマイクロ命令のシーケンスを含むよう
に供給された。このようなシステムはファーザーほかの
アメリカ合衆国特許第３，９８３゜５３９に説明されて
いる。このようなシステムでは、下位レベルの制御記憶
装置はリード・オンリ・メモリであり、これはランダム
・アクセス・メモリよりも安く、他方、上位レベルのメ
モリはランダムアクセスメモリである。上位レベルメモ
リにおけるより短い垂直マイクロ命令と、下位レベルメ
モリにおけるより長い水平マイクロ命令とを区別る、た
めに、上位レベルメモリはマイクロメモリと呼ばれ、フ
ァーザー特許の発明者達は下位レベルメモリをナノメモ
リと称し、かつ水平マイクロ命令はナノ命令と呼ばれた
。
この複数レベルのサブ命令の組のプロセッサの第１の実
施例は、インプリメンテーションのために数１００個の
集積回路チップを必要とした。なぜならば当時そのよう
な集積回路チップは１個のチップあたり少数のゲートし
か含んでいなかったからである。より大きなバッキング
密度、すなわち、チップあたり数多くのゲートを持つ集
積回路が開発されたので、プロセッサを構成る、のにわ
ずかなチップしか必要とされなくなった。初期のチップ
は小規模集積回路（３３１）として参照されており、他
方、より高密度にバックされたチップは中規模集積回路
（ＭＳＩ）として知られることになった。
施例は、インプリメンテーションのために数１００個の
集積回路チップを必要とした。なぜならば当時そのよう
な集積回路チップは１個のチップあたり少数のゲートし
か含んでいなかったからである。より大きなバッキング
密度、すなわち、チップあたり数多くのゲートを持つ集
積回路が開発されたので、プロセッサを構成る、のにわ
ずかなチップしか必要とされなくなった。初期のチップ
は小規模集積回路（３３１）として参照されており、他
方、より高密度にバックされたチップは中規模集積回路
（ＭＳＩ）として知られることになった。
非常に高バッキング密度くチップあたり数千個のゲート
）まで集積回路をさらに改善して、ファーバー特許の概
念を用いるプロセッサは、今、１個の集積回路チップに
ついて商業的に入手可能である（たとえば、トレートン
ニックばかのアメリカ合衆国特許第４，３４２，０７８
を参照）。
）まで集積回路をさらに改善して、ファーバー特許の概
念を用いるプロセッサは、今、１個の集積回路チップに
ついて商業的に入手可能である（たとえば、トレートン
ニックばかのアメリカ合衆国特許第４，３４２，０７８
を参照）。
しかしながら、今日の超大規模集積回路技術でも、トレ
ートンニックのプロセッサにおけるナノＲＯＭおよびマ
イクロＲＡＭの寸法が限られており、これは、用いられ
ることができる完全な相のすべてのナノ命令が制限され
なければならないことを意味る、。そこで、この発明の
目的は、複数レベルのサブ命令の組、すなわち、マイク
ロ命令およびナノ命令を用いる改善されたプロセッサを
提供る、ことである。
ートンニックのプロセッサにおけるナノＲＯＭおよびマ
イクロＲＡＭの寸法が限られており、これは、用いられ
ることができる完全な相のすべてのナノ命令が制限され
なければならないことを意味る、。そこで、この発明の
目的は、複数レベルのサブ命令の組、すなわち、マイク
ロ命令およびナノ命令を用いる改善されたプロセッサを
提供る、ことである。
この発明の他の目的は、十分に拡大された組のナノ命令
を用いることができるそのような改善されたプロセッサ
を提供る、ことである。
を用いることができるそのような改善されたプロセッサ
を提供る、ことである。
この発明のさらに他の目的は、より大きな融通性を与え
るようにかつプロセッサの機能的ユニットのすべての能
力を用いるように十分に拡大されたナノ命令の組をその
ようなプロセッサに与えることである。
るようにかつプロセッサの機能的ユニットのすべての能
力を用いるように十分に拡大されたナノ命令の組をその
ようなプロセッサに与えることである。
発明の概要
上述の目的を達成る、ために、この発明は集積回路チッ
プにおけるインプリメンテーションのためのプロセッサ
に向けられるものであり、このプロセッサは２レベルの
サブ命令、すなわち、マイクロ命令およびナノ命令によ
って駆動され、そのうち優者はプロセッサの種々の機能
ユニットを実際に駆動る、ｌＩ＋ＩＩ ＩＩＩ信号のエ
ンコードされたグループである（それらはエンコードさ
れる必要はないが）。このようなナノ命令の選択グルー
プがナノメモリの集積回路チップにストアされ、これは
ランダム・アクセス・マイクロ命令メモリからのそれぞ
れのマイクロ命令によってアドレスされる。
プにおけるインプリメンテーションのためのプロセッサ
に向けられるものであり、このプロセッサは２レベルの
サブ命令、すなわち、マイクロ命令およびナノ命令によ
って駆動され、そのうち優者はプロセッサの種々の機能
ユニットを実際に駆動る、ｌＩ＋ＩＩ ＩＩＩ信号のエ
ンコードされたグループである（それらはエンコードさ
れる必要はないが）。このようなナノ命令の選択グルー
プがナノメモリの集積回路チップにストアされ、これは
ランダム・アクセス・マイクロ命令メモリからのそれぞ
れのマイクロ命令によってアドレスされる。
この発明では、マイクロメモリは別の集積回路チップに
設けられる。ナノメモリの寸法を制限る、ために、ナノ
命令の選択されたグループのみがそこに記憶され、通常
のルーチンのナノ命令はマイクロ命令フードストリーム
の部分として供給される。この減少されたナノメモリで
、３２ビツトのプロセッサにデータバスを用いることが
できるが、成る応用に対しては、これらのビットのうち
１６ビツトのみが用いられてもよく、それによってプロ
セッサのデータ経路幅を短くる、。１６ビツトおよび３
２ビツトデ一タ経路間の選択は、プログラム可能である
ようにマイクロレベルの命令源の制御下にある。さらに
、プロセッサはマイクロプログラム制御下の１回のクロ
ックタイムの間にデータワードにおける選択されたフィ
ールドを分離る、ことができる。
設けられる。ナノメモリの寸法を制限る、ために、ナノ
命令の選択されたグループのみがそこに記憶され、通常
のルーチンのナノ命令はマイクロ命令フードストリーム
の部分として供給される。この減少されたナノメモリで
、３２ビツトのプロセッサにデータバスを用いることが
できるが、成る応用に対しては、これらのビットのうち
１６ビツトのみが用いられてもよく、それによってプロ
セッサのデータ経路幅を短くる、。１６ビツトおよび３
２ビツトデ一タ経路間の選択は、プログラム可能である
ようにマイクロレベルの命令源の制御下にある。さらに
、プロセッサはマイクロプログラム制御下の１回のクロ
ックタイムの間にデータワードにおける選択されたフィ
ールドを分離る、ことができる。
そこで、この発明の特徴はサブ命令の２つのレベルを有
る、プロセッサであり、プロセッサデータバスはナノプ
ログラム制御の下で１６ビツトまたは３２ビツト幅のバ
スのいずれかとして選択可能である。
る、プロセッサであり、プロセッサデータバスはナノプ
ログラム制御の下で１６ビツトまたは３２ビツト幅のバ
スのいずれかとして選択可能である。
この発明の上述および他の目的、利点ならびに特徴は、
添付図面に関して行なう以下の詳細な説明からより一層
明らかとなろう。
添付図面に関して行なう以下の詳細な説明からより一層
明らかとなろう。
この発明の詳細な説明
上述のファーバー特許のインプリメンテーションは１６
ビツトの小さなマイクロ命令幅と、５４ビツトのより大
きなナノ命令幅とを用いた。マシ・ンの臨界的な経路タ
イミングに含まれたナノ命令のいくつかのフィールドは
２個のカスケード接続されたメモリアクセスの少しか利
用できなかった。
ビツトの小さなマイクロ命令幅と、５４ビツトのより大
きなナノ命令幅とを用いた。マシ・ンの臨界的な経路タ
イミングに含まれたナノ命令のいくつかのフィールドは
２個のカスケード接続されたメモリアクセスの少しか利
用できなかった。
マイクロサイクルをスピードアップる、ために、この発
明のナノ命令の時間臨界フィールドはマイクロ命令へ移
動されかつさらに後で説明されるであろう。これらの変
化の正味の効果は、この発明のマイクロ命令が今４８ビ
ット幅であり、ナノ命令が３９ビツト幅であるというこ
とである。ざらに、ナノメモリは、集積回路チップ上に
配置され、またはより特定的には、プロセッサを含む機
能ユニットの間に配置される。マイクロ命令メモリは、
上述したファーバー特許における場合のように、プロセ
ッサの外側にある他の集積回路チップ上にある。
明のナノ命令の時間臨界フィールドはマイクロ命令へ移
動されかつさらに後で説明されるであろう。これらの変
化の正味の効果は、この発明のマイクロ命令が今４８ビ
ット幅であり、ナノ命令が３９ビツト幅であるというこ
とである。ざらに、ナノメモリは、集積回路チップ上に
配置され、またはより特定的には、プロセッサを含む機
能ユニットの間に配置される。マイクロ命令メモリは、
上述したファーバー特許における場合のように、プロセ
ッサの外側にある他の集積回路チップ上にある。
この発明では、ナノメモリは上述したような３２ビツト
幅のバスを含む他の機能ユニットに対してはより大きな
スペースを与え、かつナノメモリ寸法を小さくる、ため
２５６個のナノ命令に限られる。付加的なナノ命令を与
えるために、新しい形式のマイクロ命令が規定され、こ
の命令はナノ命令として働く３９ビツトフイールドを含
む。これは本願発明のデータ経路の完全な汎用的用途を
与えるものであり、ナノメモリに記憶されるこれらのナ
ノ命令は状態テストおよび／または組、リテラルロード
またはブランチをデータ経路演算と組合わせる演算に必
要なものだけである。
幅のバスを含む他の機能ユニットに対してはより大きな
スペースを与え、かつナノメモリ寸法を小さくる、ため
２５６個のナノ命令に限られる。付加的なナノ命令を与
えるために、新しい形式のマイクロ命令が規定され、こ
の命令はナノ命令として働く３９ビツトフイールドを含
む。これは本願発明のデータ経路の完全な汎用的用途を
与えるものであり、ナノメモリに記憶されるこれらのナ
ノ命令は状態テストおよび／または組、リテラルロード
またはブランチをデータ経路演算と組合わせる演算に必
要なものだけである。
この発明を用いるシステムは第１図に示されており、こ
のシステムはプロセッサ１０を含み、このプロセッサ１
０はマスクプロセッサでもよく、この場合同一のスレー
ブプロセッサ１０ａもまたアドレスおよびデータバスへ
接続される。スレーブプロセッサ１０ａはマスク１０ま
たはスレーブ１０ａにおけるまたはそれらの相互接続ワ
イヤリングにおける故障を検出る、ために用いられる。
のシステムはプロセッサ１０を含み、このプロセッサ１
０はマスクプロセッサでもよく、この場合同一のスレー
ブプロセッサ１０ａもまたアドレスおよびデータバスへ
接続される。スレーブプロセッサ１０ａはマスク１０ま
たはスレーブ１０ａにおけるまたはそれらの相互接続ワ
イヤリングにおける故障を検出る、ために用いられる。
プロセッサ１０はマシンまたは゛°Ｓパ命令およびＳメ
モリ１２からのデータを受けかつ礪械語オペレータを用
いてマイクロメモリ１１へのアドレスを形成し、このメ
モリ１１からそれは、後でより詳細に説明る、ようにマ
イクロ命令を受ける。プロセッサ１０は８ピツトのハイ
アドレスと１６ピツトのローアドレスとを含む２４ビツ
トのアドレスバスによってメインメモリアレイをアドレ
スし、そのパスはラッチ１３ａを含む。データはバッフ
ァ１３ｂを介して、１６ビツトデータバスを経由して受
信されかつ送信される。バッファ１４ａおよび１４ｂは
それぞれ相互プロセッサアドレスおよびデータバス１６
ａ、ｔ５よび１６ｂへ、プロセッサ１０によってアクセ
スを行なう。バッファ１５ａＪ５よび１５ｂはパス１６
ａおよび１６ｂをそれぞれ介して他のプロセッサからＳ
−メモリ１２ヘアクセスる、。デュアルポート制御装置
１２ａはパス１６ａおよび１６ｂを介してプロセッサ１
０および他のプロセッサからＳ−メモリへアクセスる、
ためのリクエスト間の仲裁を行なう。
モリ１２からのデータを受けかつ礪械語オペレータを用
いてマイクロメモリ１１へのアドレスを形成し、このメ
モリ１１からそれは、後でより詳細に説明る、ようにマ
イクロ命令を受ける。プロセッサ１０は８ピツトのハイ
アドレスと１６ピツトのローアドレスとを含む２４ビツ
トのアドレスバスによってメインメモリアレイをアドレ
スし、そのパスはラッチ１３ａを含む。データはバッフ
ァ１３ｂを介して、１６ビツトデータバスを経由して受
信されかつ送信される。バッファ１４ａおよび１４ｂは
それぞれ相互プロセッサアドレスおよびデータバス１６
ａ、ｔ５よび１６ｂへ、プロセッサ１０によってアクセ
スを行なう。バッファ１５ａＪ５よび１５ｂはパス１６
ａおよび１６ｂをそれぞれ介して他のプロセッサからＳ
−メモリ１２ヘアクセスる、。デュアルポート制御装置
１２ａはパス１６ａおよび１６ｂを介してプロセッサ１
０および他のプロセッサからＳ−メモリへアクセスる、
ためのリクエスト間の仲裁を行なう。
この発明のプロセッサが第２図に示されており、かつ外
部バスインターフェイス２０を含み、このインターフェ
イス２０はハイアドレスバスおよびアドレス／データバ
スを経由して第１図のメインメモリ１２をアドレスる、
ことができ、アドレス／データバスは双方向バスである
。プロセッサはメインメモリからデータおよび機械命令
を受ける。
部バスインターフェイス２０を含み、このインターフェ
イス２０はハイアドレスバスおよびアドレス／データバ
スを経由して第１図のメインメモリ１２をアドレスる、
ことができ、アドレス／データバスは双方向バスである
。プロセッサはメインメモリからデータおよび機械命令
を受ける。
後でより詳細に説明る、外部バスインターフェイスは機
械命令オペレータの部分をシーケンサ２１ｂへ送る。シ
ーケンサ２１ｂはそのオペレータを用いて第１図のマイ
クロメモリ１１をアドレスる、。それに応答して、制御
装置２１ａおよび他のユニットへ戻されるマイクロ命令
が受けられ、その一部は、侵で十分に説明る、ように、
ナノメモリ２２へのアドレスとして用いられる。第２図
に示されるように、かつ上で説明したように、このよう
なマイクロ命令の一形式が、直接、ｉ＋ＩＪ ＩＩＩレ
ジスタ２３へ供給されるナノ命令であってもよい。
械命令オペレータの部分をシーケンサ２１ｂへ送る。シ
ーケンサ２１ｂはそのオペレータを用いて第１図のマイ
クロメモリ１１をアドレスる、。それに応答して、制御
装置２１ａおよび他のユニットへ戻されるマイクロ命令
が受けられ、その一部は、侵で十分に説明る、ように、
ナノメモリ２２へのアドレスとして用いられる。第２図
に示されるように、かつ上で説明したように、このよう
なマイクロ命令の一形式が、直接、ｉ＋ＩＪ ＩＩＩレ
ジスタ２３へ供給されるナノ命令であってもよい。
ナノ命令がナノメモリ２１からくるかまたは第１図のマ
イクロメモリ１１からくるかどうかにかかわらず、その
種々のフィールドはそれらが制御レジスタ２３にあるの
で、演算論理ユニット２４およびプロセッサの他の機能
ユニットへ送られて特定の演算を行なう。
イクロメモリ１１からくるかどうかにかかわらず、その
種々のフィールドはそれらが制御レジスタ２３にあるの
で、演算論理ユニット２４およびプロセッサの他の機能
ユニットへ送られて特定の演算を行なう。
デコーダ２３ａは入ってくるマイクロ命令がタイブエま
たはタイプ■のマイクロ命令かどうかを検出る、。もし
もそれが前者であれば、そのナノメモリアドレスがナノ
メモリ２２へ送られる。もしもマイクロ命令がタイプ■
であれば、それは、直接、制御レジスタ２３へ送られる
。デコーダ２３ａはその形式を検出しかつ、ナノメモリ
２２の出力または制御レジスタ２３へ転送のためマイク
ロメモリからの入力を受けるべきかどうかをマルチプレ
クサ２５に知らせる。
たはタイプ■のマイクロ命令かどうかを検出る、。もし
もそれが前者であれば、そのナノメモリアドレスがナノ
メモリ２２へ送られる。もしもマイクロ命令がタイプ■
であれば、それは、直接、制御レジスタ２３へ送られる
。デコーダ２３ａはその形式を検出しかつ、ナノメモリ
２２の出力または制御レジスタ２３へ転送のためマイク
ロメモリからの入力を受けるべきかどうかをマルチプレ
クサ２５に知らせる。
マイクロ命令の種々の形式を第３八図ないし第３Ｄ図に
示す。左からスタートる、最初の４ピツトがマイクロ命
令の形式を示すために用いられる。
示す。左からスタートる、最初の４ピツトがマイクロ命
令の形式を示すために用いられる。
第３Ａ図のタイブエマイクロ命令において、次の３９ビ
ツトはシーケンス情報、ナノアドレス、外部動作情報お
よびリテラル値を含む。マイクロ命令のすべての形式の
うちのビット４３ないし４７は、以下により詳細に説明
る、演算論理装置のＢレジスタファイルをアドレスる、
ために用いられかつビット４８はパリティビットである
。
ツトはシーケンス情報、ナノアドレス、外部動作情報お
よびリテラル値を含む。マイクロ命令のすべての形式の
うちのビット４３ないし４７は、以下により詳細に説明
る、演算論理装置のＢレジスタファイルをアドレスる、
ために用いられかつビット４８はパリティビットである
。
第３Ｂ図はリテラル値およびシフト量レジスタ値を演算
論理装置へ供給る、ために主として用いられるタイプ■
マイクロ命令を示す。また、最初の４ビツトはマイクロ
命令の形式を示し、次の６ビツトはロード制御情報であ
り、次の３２ビツトはリテラル値またはシフトＩ１Ｍの
いずれかであり、再び、ビット４３ないし４７はＢレジ
スタファイルアドレスであり、ビット４８はパリティビ
ットである。
論理装置へ供給る、ために主として用いられるタイプ■
マイクロ命令を示す。また、最初の４ビツトはマイクロ
命令の形式を示し、次の６ビツトはロード制御情報であ
り、次の３２ビツトはリテラル値またはシフトＩ１Ｍの
いずれかであり、再び、ビット４３ないし４７はＢレジ
スタファイルアドレスであり、ビット４８はパリティビ
ットである。
タイプ■マイクロ命令は内容の一部として、上述したナ
ノ命令を含む。この場合、最初の３ビツトは命令形式を
特定し、次の３９ビツトはナノ命令である。再び、ビッ
ト４３ないし４７はＢレジスタファイルアドレスであり
、ビット４８はバリティビットである。
ノ命令を含む。この場合、最初の３ビツトは命令形式を
特定し、次の３９ビツトはナノ命令である。再び、ビッ
ト４３ないし４７はＢレジスタファイルアドレスであり
、ビット４８はバリティビットである。
タイプエマイクロ命令を第３Ｄ図により詳細に説明る、
。上述したように、すべてのマイクロ命令は幅が４２ピ
ツトである。第３Ｄ図において、最初の４ビツトはマイ
クロ形式を示す。ビット５ないし１５は、テストされる
べき条件、たとえば加算器のオーバフローなどを示すビ
ット５ないし８を持つ条件ビットである。ビット９はそ
の条件が真値または偽値であることを検査すべきかどう
かを示す。ビット１０は演算論理装置の動作が条件的か
無条件的かどうかを示し、かつビット１１および１２な
いし１５は、条件調整があるべきがどうかおよびその動
作が条件的であるべきかどうかを示す。これらの条件ビ
ットは第２図の制御装置２１ａヘダイナミツクに送られ
る。
。上述したように、すべてのマイクロ命令は幅が４２ピ
ツトである。第３Ｄ図において、最初の４ビツトはマイ
クロ形式を示す。ビット５ないし１５は、テストされる
べき条件、たとえば加算器のオーバフローなどを示すビ
ット５ないし８を持つ条件ビットである。ビット９はそ
の条件が真値または偽値であることを検査すべきかどう
かを示す。ビット１０は演算論理装置の動作が条件的か
無条件的かどうかを示し、かつビット１１および１２な
いし１５は、条件調整があるべきがどうかおよびその動
作が条件的であるべきかどうかを示す。これらの条件ビ
ットは第２図の制御装置２１ａヘダイナミツクに送られ
る。
第３Ｄ図のタイプエフオーマットで続きながら、ビット
１６−１８Ｊ５よび１９−２１は第２図のシーケンサ２
１ｂへ送られかつ、テストされた選択された条件が真ま
たは偽であるかどうかに依存してサクセサマイクロ命令
アドレスのソースを示す。
１６−１８Ｊ５よび１９−２１は第２図のシーケンサ２
１ｂへ送られかつ、テストされた選択された条件が真ま
たは偽であるかどうかに依存してサクセサマイクロ命令
アドレスのソースを示す。
ビット２２−２９が、タイブエマイクロ命令によって第
２図のナノメモリ２２へ供給される８ビツトナノアドレ
スであり、かつ２５６個のナノ命令の任意の１つを選択
る、ことができる。ビット３０−３４は、ダイナミック
に、第２図の外部バスインターフェイス２０および制御
ユニット２１ａへ送られ、かつシフト量しジスタヘロー
ドされるべき値または外部動作のいずれかを特定る、。
２図のナノメモリ２２へ供給される８ビツトナノアドレ
スであり、かつ２５６個のナノ命令の任意の１つを選択
る、ことができる。ビット３０−３４は、ダイナミック
に、第２図の外部バスインターフェイス２０および制御
ユニット２１ａへ送られ、かつシフト量しジスタヘロー
ドされるべき値または外部動作のいずれかを特定る、。
ビット３５ないし４２はリテラル値を表わし、かつ制御
装置２１ａに関して議論る、リテラルレジスタへ送られ
るか、または第２図のシーケンサ２１ｂへ送られるべき
ブランチアドレスとして送られる。上述したように、ビ
ット４３−４７は演算論理装置のＢレジスタファイルア
ドレスを示し、かつビット４８はパリティビットである
。
装置２１ａに関して議論る、リテラルレジスタへ送られ
るか、または第２図のシーケンサ２１ｂへ送られるべき
ブランチアドレスとして送られる。上述したように、ビ
ット４３−４７は演算論理装置のＢレジスタファイルア
ドレスを示し、かつビット４８はパリティビットである
。
第４図は第２図のナノメモリ２７から、またはタイプ■
マイクロ命令が用いられるときは第１図のマイクロメモ
リ１１から１１１１１ｍレジスタ２３によって受けられ
るナノ命令のフォーマットを示す。
マイクロ命令が用いられるときは第１図のマイクロメモ
リ１１から１１１１１ｍレジスタ２３によって受けられ
るナノ命令のフォーマットを示す。
上で示したようにこのナノ命令は、実際の制御信号を作
り出すために後でデコードされるエンコードされたｉ＋
ＩＪｔｌｌ信号のグループから作られる。それらはナノ
メモリの大きざを減らすためにエンコードされる。これ
らの種々のフィールドは以下に完全に議論る、ような演
算論理装置における異なる動作をｌ１ｌｔＲる、ので、
この議論はナノ命令の種々のフィールドおよびそれらが
演算論理装置で作動′る、ユニットを互いに参照し合う
であろう。しかしながら、ナノ命令のフォーマットにつ
いて、ナノ命令と、第２図のプロセッサの種々のユニッ
トとの間の関係をよりよく理解る、ために今説明してい
る。
り出すために後でデコードされるエンコードされたｉ＋
ＩＪｔｌｌ信号のグループから作られる。それらはナノ
メモリの大きざを減らすためにエンコードされる。これ
らの種々のフィールドは以下に完全に議論る、ような演
算論理装置における異なる動作をｌ１ｌｔＲる、ので、
この議論はナノ命令の種々のフィールドおよびそれらが
演算論理装置で作動′る、ユニットを互いに参照し合う
であろう。しかしながら、ナノ命令のフォーマットにつ
いて、ナノ命令と、第２図のプロセッサの種々のユニッ
トとの間の関係をよりよく理解る、ために今説明してい
る。
第４図のナノ命令の最初の４ピツトは第６図の論理装置
４０へのＸ入力のためのソースを示す。
４０へのＸ入力のためのソースを示す。
ビット５ないし７は論理装置４０へのｙ入力に対る、ソ
ースを示す。ビット８ないし１３は、ｙ入力と、論理装
置４０との間の第６図のマスカー装Ｍ４５によって与え
られるべき操作の形式を示す。
ースを示す。ビット８ないし１３は、ｙ入力と、論理装
置４０との間の第６図のマスカー装Ｍ４５によって与え
られるべき操作の形式を示す。
ビット１４ないし１８は論理装置によって行なわれるべ
き動作を特定る、。ビット１９ないし２１は、論理装置
４０の出力を右、左、循環桁送りなどをる、ことができ
、または単純にそのデータを通過させることができる、
第６図のバレルシフタ４６によって行なわれるべき動作
を示す。ビット２２ないし２４は第６図のＡレジスタ４
３のうちどれがデータを受けるべきかを示す。ビット２
５ないし２７は第６図のＢレジスタファイル４４への入
力のソースを示す。ビット２８ないし３０は第５図のど
のメモリアドレスレジスタ３２がデータを受けるべきか
を示す。ビット３１ないし３４は要求されるかもしれな
い他の目的を特定る、ために用いられかつビット３５な
いし３９はプロセッサの他の装置に関してさらに以下に
説明される雑通知制御信号である。
き動作を特定る、。ビット１９ないし２１は、論理装置
４０の出力を右、左、循環桁送りなどをる、ことができ
、または単純にそのデータを通過させることができる、
第６図のバレルシフタ４６によって行なわれるべき動作
を示す。ビット２２ないし２４は第６図のＡレジスタ４
３のうちどれがデータを受けるべきかを示す。ビット２
５ないし２７は第６図のＢレジスタファイル４４への入
力のソースを示す。ビット２８ないし３０は第５図のど
のメモリアドレスレジスタ３２がデータを受けるべきか
を示す。ビット３１ないし３４は要求されるかもしれな
い他の目的を特定る、ために用いられかつビット３５な
いし３９はプロセッサの他の装置に関してさらに以下に
説明される雑通知制御信号である。
発明の詳細な説明
第２図の外部バスインターフェイス２０を第５図により
詳細に説明る、。第２図のＡＬＵ２４へ伝送る、ためデ
ータが外部レジスタ３１によってアドレス／データバス
から受けられ、かつＡＬＬＪの結果はメモリ情報レジス
タバス（ＭＩＲ（Ｌ））からアドレス／データバスへ伝
送される。
詳細に説明る、。第２図のＡＬＵ２４へ伝送る、ためデ
ータが外部レジスタ３１によってアドレス／データバス
から受けられ、かつＡＬＬＪの結果はメモリ情報レジス
タバス（ＭＩＲ（Ｌ））からアドレス／データバスへ伝
送される。
最大４個の１６ピツト命令までを保持る、ことができる
命令待ち行列３０によってアドレス／データバスから命
令が受けられる。第２図の制御装置２１ａに関してさら
に議論る、ように、各々の１６ビツト命令は４個の４ビ
ツトフイールドＩ。
命令待ち行列３０によってアドレス／データバスから命
令が受けられる。第２図の制御装置２１ａに関してさら
に議論る、ように、各々の１６ビツト命令は４個の４ビ
ツトフイールドＩ。
ＤＡ、ＩＱＤＣ，ＩＱＤＢおよびＩＱＤＤに分けられる
。これらのそれぞれのフィールドは後で完全に説明る、
ようなりレジスタファイルアドレスまたはマイクロアド
レスを形成る、ため制御装置２１ａへ送られる。ざらに
、ＩＱＯＡおよびＩＱＤＢは８ピツトフイールドを形成
る、ために用いられることができ、この８ビツトフイー
ルドはまたＩＩＩ ｔｉｌｌ装置２１ａへ送られて、マ
イクロアドレスを形成しかつ全体の１６ビツト命令ＩＱ
はＡＬＵへ送られることができる。
。これらのそれぞれのフィールドは後で完全に説明る、
ようなりレジスタファイルアドレスまたはマイクロアド
レスを形成る、ため制御装置２１ａへ送られる。ざらに
、ＩＱＯＡおよびＩＱＤＢは８ピツトフイールドを形成
る、ために用いられることができ、この８ビツトフイー
ルドはまたＩＩＩ ｔｉｌｌ装置２１ａへ送られて、マ
イクロアドレスを形成しかつ全体の１６ビツト命令ＩＱ
はＡＬＵへ送られることができる。
Ｓメモリアドレスは、３個のレジスタＭＡＲＩ６よびＭ
ＡＲ２ならびに命令ポインタＩＰを含むメモリアドレス
レジスタ３２によってバレルシフタまたはバレルスイッ
チ出力バスＢＳＷ４９から受けられ、その各々は個々に
選択されて８ピツトアドレスバイパスおよび第１図およ
び第２図の両方に関して上述した１６ビツトアドレスバ
スを経由して第１図のＳメモリ１２へその内容を伝送る
、ことができる。これらのレジスタの出力もまた第２図
のＡＬｔ１２４のＸおよびＹアダー人カへ戻すように転
送る、ために選択されることができ、かつ各レジスタは
独立して１または２だけ増分されることができる。
ＡＲ２ならびに命令ポインタＩＰを含むメモリアドレス
レジスタ３２によってバレルシフタまたはバレルスイッ
チ出力バスＢＳＷ４９から受けられ、その各々は個々に
選択されて８ピツトアドレスバイパスおよび第１図およ
び第２図の両方に関して上述した１６ビツトアドレスバ
スを経由して第１図のＳメモリ１２へその内容を伝送る
、ことができる。これらのレジスタの出力もまた第２図
のＡＬｔ１２４のＸおよびＹアダー人カへ戻すように転
送る、ために選択されることができ、かつ各レジスタは
独立して１または２だけ増分されることができる。
第２図の制御装置２１ａおよびシーケンサ２１ｂの詳細
を説明る、前に、第２図の１ｉＩＩｌＩｌレジスタ２３
のナノ命令によプて制御される第２図のＡＬＵ２４の機
能ユニットをまず説明る、ことがよりよき理解を与える
かもしれず、そのようなナノ命令のシーケンスはシーケ
ンサ２１ｂおよび制御ユニット２１ａによって決定され
る。第２図のＡＬＵ２４は第６図により詳細に示される
。
を説明る、前に、第２図の１ｉＩＩｌＩｌレジスタ２３
のナノ命令によプて制御される第２図のＡＬＵ２４の機
能ユニットをまず説明る、ことがよりよき理解を与える
かもしれず、そのようなナノ命令のシーケンスはシーケ
ンサ２１ｂおよび制御ユニット２１ａによって決定され
る。第２図のＡＬＵ２４は第６図により詳細に示される
。
第６図において、論理装置１４０はバス４８として示さ
れる種々のソース、すなわち、それぞれＸマルチプレク
サ４１１３よびＹマルチプレクサ４２を経由してＡレジ
スタファイル４３およびＢレジスタファイル４４からデ
ータ入力を受けることができる。Ｙマルチプレクサ４２
の出力は、後で完全に説明る、ような理由のためマスカ
ー装置４５を経由して論理装［４０へ供給される。論理
装置４０の出力は、Ｘマルチプレクサ４１の出力ととも
にバレルシフタ４６へ供給される。上で説明したように
、バレルシフタ４６は第３Ｄ図に関して説明したように
シフト量レジスタによって特定されるシフト１ｉＩＩＩ
Ｉによって決定されるビット位置の数を左または右およ
び循環桁送りる、ことができる。バレルシフタ４６の出
力はメモリ情報レジスタ４７へ供給されかつまたバレル
シフタ出力バス（ＢＳＷ）４９へ供給されて第２図の外
部バスインターフェイス２０かつまた第２図の制御装置
２１ａおよびシーケンサ２１ｂへ伝送される。
れる種々のソース、すなわち、それぞれＸマルチプレク
サ４１１３よびＹマルチプレクサ４２を経由してＡレジ
スタファイル４３およびＢレジスタファイル４４からデ
ータ入力を受けることができる。Ｙマルチプレクサ４２
の出力は、後で完全に説明る、ような理由のためマスカ
ー装置４５を経由して論理装［４０へ供給される。論理
装置４０の出力は、Ｘマルチプレクサ４１の出力ととも
にバレルシフタ４６へ供給される。上で説明したように
、バレルシフタ４６は第３Ｄ図に関して説明したように
シフト量レジスタによって特定されるシフト１ｉＩＩＩ
Ｉによって決定されるビット位置の数を左または右およ
び循環桁送りる、ことができる。バレルシフタ４６の出
力はメモリ情報レジスタ４７へ供給されかつまたバレル
シフタ出力バス（ＢＳＷ）４９へ供給されて第２図の外
部バスインターフェイス２０かつまた第２図の制御装置
２１ａおよびシーケンサ２１ｂへ伝送される。
用いられるべきそれぞれの８レジスタは先のマイクロ命
令のＢファイルアドレスによって決定され、かつ他のユ
ニットは第４図に関して説明したナノ命令の制御フィー
ルドの制御下にある。このように、Ｘ選択、Ｙ選択、マ
スカー動作、ＡＬＵ動作およびバレルスイッチ動作は第
４図に関して説明した制御フィールドによって決定され
る。
令のＢファイルアドレスによって決定され、かつ他のユ
ニットは第４図に関して説明したナノ命令の制御フィー
ルドの制御下にある。このように、Ｘ選択、Ｙ選択、マ
スカー動作、ＡＬＵ動作およびバレルスイッチ動作は第
４図に関して説明した制御フィールドによって決定され
る。
第６図におけるすべてのデータ経路幅は３２ビット幅で
あるが、第６図のユニットはマイクロ命令制御下で１６
ビツト幅データ経路幅のために用いられることができる
。
あるが、第６図のユニットはマイクロ命令制御下で１６
ビツト幅データ経路幅のために用いられることができる
。
第２図のシーケンサ２１ｂを、第７図に関して説明る、
。このシーケンサはナノ命令または、必要なとき、上述
したような第２図のナノメモリ２２を、特にアドレスる
、マイクロ命令のいずれかを検索る、ため第１図のマイ
クロメモリ１１をアドレスる、マイクロアドレスを繰返
している。最初に、シーケンス作用はＯにセットされて
いるマイクロプログラムカウントレジスタ５０ （ＭＰ
ＣＲ）で始まり、かつ実行信号が開始る、と、その出力
はインクリメンタ５１によって１だけ増分されかつ次の
アドレスマルチプレクサ５６およびアドレスラッチ５８
を経由してマイクロメモリへ送られる。Ｓ命令が第４図
の命令待ち行列３０へＯ−ドされるとき、これらの命令
のそれぞれのフィールドは第２図の制御装置２１ａによ
って用いられて、次のアドレスマルチプレクサ５６へ直
接供給されることができるか、またはマルチプレクサ５
３を経由して代替マイクロプログラムカウントレジスタ
スタック５４に記憶されることができるブランチアドレ
スを発生る、。代替マイクロ命令アドレスはまた第６図
のバレルスイッチ出力４９（ＢＳＷ）からスタック５４
へ入れられることができる。スタック５４はブツシュダ
ウンスタックであり、入れられるべき最後のアドレスは
読出されるべき最初のアドレスである。
。このシーケンサはナノ命令または、必要なとき、上述
したような第２図のナノメモリ２２を、特にアドレスる
、マイクロ命令のいずれかを検索る、ため第１図のマイ
クロメモリ１１をアドレスる、マイクロアドレスを繰返
している。最初に、シーケンス作用はＯにセットされて
いるマイクロプログラムカウントレジスタ５０ （ＭＰ
ＣＲ）で始まり、かつ実行信号が開始る、と、その出力
はインクリメンタ５１によって１だけ増分されかつ次の
アドレスマルチプレクサ５６およびアドレスラッチ５８
を経由してマイクロメモリへ送られる。Ｓ命令が第４図
の命令待ち行列３０へＯ−ドされるとき、これらの命令
のそれぞれのフィールドは第２図の制御装置２１ａによ
って用いられて、次のアドレスマルチプレクサ５６へ直
接供給されることができるか、またはマルチプレクサ５
３を経由して代替マイクロプログラムカウントレジスタ
スタック５４に記憶されることができるブランチアドレ
スを発生る、。代替マイクロ命令アドレスはまた第６図
のバレルスイッチ出力４９（ＢＳＷ）からスタック５４
へ入れられることができる。スタック５４はブツシュダ
ウンスタックであり、入れられるべき最後のアドレスは
読出されるべき最初のアドレスである。
次アドレスマルチプレクサ５６への種々の入力はＭＰＣ
Ｒ５０から来るかくそのアドレスはインクリメンタ５１
によフて１だけ増分されまたはインクリメンタ５２によ
って２だけ増分される）、インクリメンタ５５を経由し
てまたは直接ＡＭＰＣＲスタック５４の出力からくるか
、または第２図のｉｌｌ ｔｉｌｌ装置２１ａのブラン
チアドレス発生器からくることができる。これらの入力
のどれがアドレスラッチ５８へ伝送る、ために選ばれる
かは、現在のマイクロ命令からの条件信号と、真のサク
セサまたは偽のサクセサが要求されているかどうかを示
す２個の３ビット信号のうちの一方とによって駆動され
るサクセサ論理５７によって決定され、これらの信号は
また現在のタイブエマイクロ命令からくるものである。
Ｒ５０から来るかくそのアドレスはインクリメンタ５１
によフて１だけ増分されまたはインクリメンタ５２によ
って２だけ増分される）、インクリメンタ５５を経由し
てまたは直接ＡＭＰＣＲスタック５４の出力からくるか
、または第２図のｉｌｌ ｔｉｌｌ装置２１ａのブラン
チアドレス発生器からくることができる。これらの入力
のどれがアドレスラッチ５８へ伝送る、ために選ばれる
かは、現在のマイクロ命令からの条件信号と、真のサク
セサまたは偽のサクセサが要求されているかどうかを示
す２個の３ビット信号のうちの一方とによって駆動され
るサクセサ論理５７によって決定され、これらの信号は
また現在のタイブエマイクロ命令からくるものである。
タイブエ以外のマイクロ命令形式の実行は、次のマイク
ロ命令アドレスとしてＭＰＯＲ＋１の内在的な選択を行
なう。
ロ命令アドレスとしてＭＰＯＲ＋１の内在的な選択を行
なう。
第２図の制御装置２１ａは第８八図ないし第８Ｄ図に詳
細に示されている。第８図はリテラルレジスタ、条件テ
ストおよび調整、雑通知制御レジスタおよびアドレス変
更子を含む制御ｍ装置の４個の部分を示すだけである。
細に示されている。第８図はリテラルレジスタ、条件テ
ストおよび調整、雑通知制御レジスタおよびアドレス変
更子を含む制御ｍ装置の４個の部分を示すだけである。
第８Ａ図は第５図の８レジスタフアイル４４のための８
フアイルアドレスおよび第２図および第７図のシーケン
サ２１ｂのためのブランチアドレスの両方を発生る、論
理のブロック図である。この論理に対る、現在の形式エ
マイクロ命令からは２つの入力がある。一方は５ビツト
の８フアイルアドレスで他方は１６ビツトのブランチア
ドレスであり、これらの両方は第３Ｄ図のタイブエマイ
クロ命令からくるものである。そのマイクロ命令におけ
るＢファイルアドレスビットはビット４３−４７であり
、かつ１６ピツトブランチアドレスは、それらのフィー
ルドがブランチアドレスを供給る、ために用いられると
きビット３０−４２および１３．１４および１５から得
られる。これらの入力に対る、変更は第５図に詳細に示
される第２図の外部バスインターフェイス２０からくる
か、または第６図のバレルスイッチ出力バス４つの最下
位の１６ビツトからくる。４個のビットフィールドＩＱ
ＤＡ、ＩＱＤＢ、ＩＱＤＣおよびＩＱＤＤならびにＢＳ
Ｗ出力４９は現在のタイプＩマイクロ命令によって供給
されるＢレジスタファイルアドレスおよび／またはマイ
クロ命令ブランチアドレスを変更る、ために用いられる
。ＩＱＤＡおよびＩＱＤＢの連結は現タイブエマイクロ
命令によって供給されたマイクロ命令ブランチアドレス
を変更る、ために用いられる。
フアイルアドレスおよび第２図および第７図のシーケン
サ２１ｂのためのブランチアドレスの両方を発生る、論
理のブロック図である。この論理に対る、現在の形式エ
マイクロ命令からは２つの入力がある。一方は５ビツト
の８フアイルアドレスで他方は１６ビツトのブランチア
ドレスであり、これらの両方は第３Ｄ図のタイブエマイ
クロ命令からくるものである。そのマイクロ命令におけ
るＢファイルアドレスビットはビット４３−４７であり
、かつ１６ピツトブランチアドレスは、それらのフィー
ルドがブランチアドレスを供給る、ために用いられると
きビット３０−４２および１３．１４および１５から得
られる。これらの入力に対る、変更は第５図に詳細に示
される第２図の外部バスインターフェイス２０からくる
か、または第６図のバレルスイッチ出力バス４つの最下
位の１６ビツトからくる。４個のビットフィールドＩＱ
ＤＡ、ＩＱＤＢ、ＩＱＤＣおよびＩＱＤＤならびにＢＳ
Ｗ出力４９は現在のタイプＩマイクロ命令によって供給
されるＢレジスタファイルアドレスおよび／またはマイ
クロ命令ブランチアドレスを変更る、ために用いられる
。ＩＱＤＡおよびＩＱＤＢの連結は現タイブエマイクロ
命令によって供給されたマイクロ命令ブランチアドレス
を変更る、ために用いられる。
第８Ｂ図は雑通知制御レジスタを示すものであり、これ
らのすべては第６図のバレルシフト出力４９から、論理
装置４０によって発生される値をロードされることがで
きる。これらのレジスタの成るものはソースからロード
されることができ、かつ今説明る、ように、特定の機能
を行なう。
らのすべては第６図のバレルシフト出力４９から、論理
装置４０によって発生される値をロードされることがで
きる。これらのレジスタの成るものはソースからロード
されることができ、かつ今説明る、ように、特定の機能
を行なう。
ＩＱ状態レジスタ６１は第５図の外部バスインターフェ
イスの命令待ち行列のバイト数を示す３ビットＩＱ状態
信号を受ける。上で示したように、これもまた第６図の
論理装Ｍ５６によって発生される値を受け、かつその出
力はＸアダー人力およびＩＱｉｌｌｔｌｌ装置の両方へ
進む。
イスの命令待ち行列のバイト数を示す３ビットＩＱ状態
信号を受ける。上で示したように、これもまた第６図の
論理装Ｍ５６によって発生される値を受け、かつその出
力はＸアダー人力およびＩＱｉｌｌｔｌｌ装置の両方へ
進む。
Ｓ状態レジスタ６２は第４図のナノ命令フォーマットの
雑通知フィールドからイネーブルＳ状態信号を受け、か
つまた、ＡＬＵ動作から生じるＡＬＵ条件を表わす４ピ
ツトを受ける。
雑通知フィールドからイネーブルＳ状態信号を受け、か
つまた、ＡＬＵ動作から生じるＡＬＵ条件を表わす４ピ
ツトを受ける。
マスクレジスタ６３は成る状態条件を割込要求信号とな
るようにる、ことができる。
るようにる、ことができる。
選択レジスタ６４は、なかんずく、リテラル値が以下に
説明る、リテラルレジスタからき、かつＡＬＬＪ＃よび
バレルスイッチ出力バス４９を経由して選択レジスタ６
４へ供給されるタイブエまたはタイプ■マイクロ命令の
いずれかからの値を受ける。その出力はＸアダー人力お
よび成る制御論理エレメントへ進み、特定の動作モード
を能動化る、。
説明る、リテラルレジスタからき、かつＡＬＬＪ＃よび
バレルスイッチ出力バス４９を経由して選択レジスタ６
４へ供給されるタイブエまたはタイプ■マイクロ命令の
いずれかからの値を受ける。その出力はＸアダー人力お
よび成る制御論理エレメントへ進み、特定の動作モード
を能動化る、。
シフトｌレジスタ６５はバレルスイッチ出力４９を経由
して論理装置からシフト量値を受けるが、また、第３Ｄ
図および第３Ｂ図のタイブエまたはタイプ■マイクロ命
令のシフト量フィールドからシフト量値を受けることが
でき、かつカウンタ６６はバレルスイッチ出力４９かう
かつまた第８０図に関して以下に説明る、リテラルレジ
スタからの−を受けることができる。
して論理装置からシフト量値を受けるが、また、第３Ｄ
図および第３Ｂ図のタイブエまたはタイプ■マイクロ命
令のシフト量フィールドからシフト量値を受けることが
でき、かつカウンタ６６はバレルスイッチ出力４９かう
かつまた第８０図に関して以下に説明る、リテラルレジ
スタからの−を受けることができる。
第８Ｃ図は条件選択論理６９およびフラグレジスタ７０
を示す。条件選択論理６つは、種々の外部条件、ＡＬＵ
条件およびフラグレジスタ７０の成るビットのみならず
、第８Ｂ図のカウンタ６６のカウンタオーバフロー出力
からの入力を受ける。
を示す。条件選択論理６つは、種々の外部条件、ＡＬＵ
条件およびフラグレジスタ７０の成るビットのみならず
、第８Ｂ図のカウンタ６６のカウンタオーバフロー出力
からの入力を受ける。
これらの信号の組合わせはタイプ１マイクロ命令の条件
選択フィールド、ビット５−１１によって選択されかつ
選択された条件を、第２図のシーケンサ２１ｂ１第２図
のＡＬＬＩ２４Ｊ５よびフラグレジスタ７０へ出力して
、第３Ｄ図のタイプ１マイクロ命令、ビット１２−１５
からの条件調節コマンドに従ってフラグレジスタの成る
ビットの値を変更る、。
選択フィールド、ビット５−１１によって選択されかつ
選択された条件を、第２図のシーケンサ２１ｂ１第２図
のＡＬＬＩ２４Ｊ５よびフラグレジスタ７０へ出力して
、第３Ｄ図のタイプ１マイクロ命令、ビット１２−１５
からの条件調節コマンドに従ってフラグレジスタの成る
ビットの値を変更る、。
フラグレジスタ７０は第６図の論理装置４０によって発
生される信号をその入力として受ける。
生される信号をその入力として受ける。
フラグレジスタのビットの値は上述した条件Ｅｌｌコマ
ンドに従って調整される。
ンドに従って調整される。
第８Ｄ図は第２図のｌｌ１１１Ｉｌ装！２１ａにおける
リテラルレジスタを示し、それは第３Ｄ図のタイプ１マ
イクロ命令からの８および１６ピツトリテラル値のみな
らず、第３Ｂ図に示されるタイプ■マイクロ命令からの
３２ピツトリテラル値をも受けることができる。この目
的で、レジスタ６７ａＩ３よびレジスタ６７ｂは各々８
ピツトレジスタであり、他方、レジスタ６７ｃは１６ビ
ツトレジスタである。
リテラルレジスタを示し、それは第３Ｄ図のタイプ１マ
イクロ命令からの８および１６ピツトリテラル値のみな
らず、第３Ｂ図に示されるタイプ■マイクロ命令からの
３２ピツトリテラル値をも受けることができる。この目
的で、レジスタ６７ａＩ３よびレジスタ６７ｂは各々８
ピツトレジスタであり、他方、レジスタ６７ｃは１６ビ
ツトレジスタである。
上で説明した機能および種々の動作に加えて、この発明
は、この発明のプロセサの融通性を与えるのに特に有益
な２つの動作を特徴とる、。上で示したように、これら
の特徴の１つはプログラム制御のもとで３２ピツトまた
は１６ピツトデ一タ経路幅のいずれかを用いるための第
６図の演算論理ｆＩ置の能力である。これが行なわれる
態様は、ブＯグラマが第８Ｄ図のリテラルレジスタを、
１６ビツトバスまたは３２ビツトバスが用いられるべき
かどうかを示すための適当な値でロードる、ことである
。これはタイプ１マイクロ命令で行なわれ、これに続い
て、タイプ１マイクロ命令またはナノ命令が続き、この
命令はそのリテラルレジスタの値を、論理装置およびバ
レルスイッチ出力パスを経由して第８Ｂ図の選択レジス
タ６４へ転送る、。これは論ＩＩ装置の最上位ビット条
件およびキャリーアウトならびにオールＯｒ５よびオー
ル１検出論理に影響る、。バレルスイッチ動作もまた影
響を受ける、なぜならば循環桁送りは１６−ビットおよ
び３２−ビットモードにおいて異なるからである。この
発明の他の特徴は、１クロツクタイムで異なるフィール
ドを分離る、ための演算論理装置の能力である。これは
、分離されるべきフィールドを用いるデータワードを第
６図のＹマルチプレクサ４２と、現在のナノ命令の制御
に従って、分離されるべきフィールドの左へ、そのデー
タワードのその部分をマスクしてしまうマスカーユニッ
ト４５とへ供給る、ことによって達成される。データワ
ードの残りの部分は論理装ｗ４０を経由してバレルシフ
タ４６へ供給され、その場合それは右エンドオフまでシ
フトされてそのデータワードのその部分を分離されるべ
き所望のフィールドの右へ除去る、。
は、この発明のプロセサの融通性を与えるのに特に有益
な２つの動作を特徴とる、。上で示したように、これら
の特徴の１つはプログラム制御のもとで３２ピツトまた
は１６ピツトデ一タ経路幅のいずれかを用いるための第
６図の演算論理ｆＩ置の能力である。これが行なわれる
態様は、ブＯグラマが第８Ｄ図のリテラルレジスタを、
１６ビツトバスまたは３２ビツトバスが用いられるべき
かどうかを示すための適当な値でロードる、ことである
。これはタイプ１マイクロ命令で行なわれ、これに続い
て、タイプ１マイクロ命令またはナノ命令が続き、この
命令はそのリテラルレジスタの値を、論理装置およびバ
レルスイッチ出力パスを経由して第８Ｂ図の選択レジス
タ６４へ転送る、。これは論ＩＩ装置の最上位ビット条
件およびキャリーアウトならびにオールＯｒ５よびオー
ル１検出論理に影響る、。バレルスイッチ動作もまた影
響を受ける、なぜならば循環桁送りは１６−ビットおよ
び３２−ビットモードにおいて異なるからである。この
発明の他の特徴は、１クロツクタイムで異なるフィール
ドを分離る、ための演算論理装置の能力である。これは
、分離されるべきフィールドを用いるデータワードを第
６図のＹマルチプレクサ４２と、現在のナノ命令の制御
に従って、分離されるべきフィールドの左へ、そのデー
タワードのその部分をマスクしてしまうマスカーユニッ
ト４５とへ供給る、ことによって達成される。データワ
ードの残りの部分は論理装ｗ４０を経由してバレルシフ
タ４６へ供給され、その場合それは右エンドオフまでシ
フトされてそのデータワードのその部分を分離されるべ
き所望のフィールドの右へ除去る、。
結語
２レベルのサブ命令の組、すなわち、プロセッサのナノ
命令メモリまたは制御記憶装置をアドレスる、ためか、
またはそのようなナノ命令を直接プロセッサの制御レジ
スタへ供給る、ために用いられるマイクロ命令を用いる
マイクロプログラムされた処理システムを説明してきた
。この態様で、限られた数のナノ命令のみが、集積回路
チップ上に配置されるプロセッサ内にあるリード・オン
リ・メモリに記憶される必要がある。これは３２ビツト
データバスプロセツサを含みかつ他の′ａ能を行なうよ
うにチップのさらなる利用を考慮している。マイクロブ
ログラム制御のもとで、プロセッサは３２ピツトデータ
バスまたは１６ピツトデータバスのいずれかに配置され
ることができかつプロセッサにはまた、１クロツクタイ
ムでデータワードにおけるフィールドを分離る、ことが
できるマスカーユニットおよびバレルシフタユニットが
設けられる。
命令メモリまたは制御記憶装置をアドレスる、ためか、
またはそのようなナノ命令を直接プロセッサの制御レジ
スタへ供給る、ために用いられるマイクロ命令を用いる
マイクロプログラムされた処理システムを説明してきた
。この態様で、限られた数のナノ命令のみが、集積回路
チップ上に配置されるプロセッサ内にあるリード・オン
リ・メモリに記憶される必要がある。これは３２ビツト
データバスプロセツサを含みかつ他の′ａ能を行なうよ
うにチップのさらなる利用を考慮している。マイクロブ
ログラム制御のもとで、プロセッサは３２ピツトデータ
バスまたは１６ピツトデータバスのいずれかに配置され
ることができかつプロセッサにはまた、１クロツクタイ
ムでデータワードにおけるフィールドを分離る、ことが
できるマスカーユニットおよびバレルシフタユニットが
設けられる。
この発明の一実施例を説明してきたが、種々の変更およ
び変形は、添付の特許請求の範囲に記載されるこの発明
の精神および範囲から逸脱る、ことなくなされるであろ
うということが当業者にとって明らかであろう。
び変形は、添付の特許請求の範囲に記載されるこの発明
の精神および範囲から逸脱る、ことなくなされるであろ
うということが当業者にとって明らかであろう。
第１図はこの発明を用いるシステムの図である。
第２図はこの発明のプロセッサにおける機能ユニットの
図である。 第３八図ないし第３Ｄ図はこの発明に用いられるマイク
ロ命令のフォーマットおよび種々の形式第４図はこの発
明に用いられるナノ命令のフォーマットの表示である。 第５図はこの発明とともに用いられる外部バスインター
フェイスの概略図である。 第６図はこの発明に用いられるＩＩＩ論理＆置装概略図
である。 第７図はこの発明のシーケンサの概略図である。 第８図は制御装置の４つの部分を示す。 第８八図ないし第８Ｄ図はこの発明の制御装置の種々の
部分の概略図である。 図において、１１はマイクロメモリ、１０はマスタープ
ロセッサ、１０ａはスレーブプロセッサ、１２はＳメモ
リ、１３ａはラッチ、１３ｂはバッファ、２２はナノメ
モリ、２１ａは制御装置、２１ｂはシーケンサ、２４は
演算論理装置、２０は外部バスインターフェイス、２３
は制御レジスタ、２５はマルチプレクサを示す。 阿勤＋１’＋、＋ｒ両卸仙こ・ξン ＦＩＧ、ｌ。 ＦＩＧ、７゜ ＦＩＧ、８゜ ＦＩＧ、８Ａ。 ＦＩＧ、８Ｃ。 つ 手続補正書く方式） ％式％ １、事件の表示 ２、発明の名称 処理システム ３、補正をる、者 事件との関係 特許出願人 住 所 アメリカ合衆国、ミシガン州、ブト０イトバ
ロース・ブレイス、（番地なし） 名 称 バロース・コーポレーション代表者 ポペ
ット・ジョーンズ ４、代理人 住 所 大阪市東区平野町２丁目８Ｍ地の１ 平野町八
千代ピル６、補正の対象 図面企図 ７、 補正の内容 ！！墨で描いた図面企図を別紙のとおり補充致します。 なお、内容についての変更はありません。 以 上
図である。 第３八図ないし第３Ｄ図はこの発明に用いられるマイク
ロ命令のフォーマットおよび種々の形式第４図はこの発
明に用いられるナノ命令のフォーマットの表示である。 第５図はこの発明とともに用いられる外部バスインター
フェイスの概略図である。 第６図はこの発明に用いられるＩＩＩ論理＆置装概略図
である。 第７図はこの発明のシーケンサの概略図である。 第８図は制御装置の４つの部分を示す。 第８八図ないし第８Ｄ図はこの発明の制御装置の種々の
部分の概略図である。 図において、１１はマイクロメモリ、１０はマスタープ
ロセッサ、１０ａはスレーブプロセッサ、１２はＳメモ
リ、１３ａはラッチ、１３ｂはバッファ、２２はナノメ
モリ、２１ａは制御装置、２１ｂはシーケンサ、２４は
演算論理装置、２０は外部バスインターフェイス、２３
は制御レジスタ、２５はマルチプレクサを示す。 阿勤＋１’＋、＋ｒ両卸仙こ・ξン ＦＩＧ、ｌ。 ＦＩＧ、７゜ ＦＩＧ、８゜ ＦＩＧ、８Ａ。 ＦＩＧ、８Ｃ。 つ 手続補正書く方式） ％式％ １、事件の表示 ２、発明の名称 処理システム ３、補正をる、者 事件との関係 特許出願人 住 所 アメリカ合衆国、ミシガン州、ブト０イトバ
ロース・ブレイス、（番地なし） 名 称 バロース・コーポレーション代表者 ポペ
ット・ジョーンズ ４、代理人 住 所 大阪市東区平野町２丁目８Ｍ地の１ 平野町八
千代ピル６、補正の対象 図面企図 ７、 補正の内容 ！！墨で描いた図面企図を別紙のとおり補充致します。 なお、内容についての変更はありません。 以 上
Claims (22)
- （１）演算論理装置と、 制御命令を前記演算論理装置へ供給するための制御記憶
装置とを備え、 前記演算論理装置はそのすべてがｎビット幅であるデー
タバスを含み、前記演算論理装置はまた前記データバス
のためのすべてのビットが用いられるべきか、または前
記データバスのうちｍ（ｍはｎよりも小さい）ビットの
みが用いられるべきかどうかを選択するための手段を含
み、 前記演算論理装置は前記制御記憶装置へ結合されて、前
記データバスのｍまたはｎビットが用いられるべきかど
うかを特定する制御命令を受ける、処理システム。 - （２）前記演算論理装置は前記制御記憶装置へ結合され
る加算器装置を含み、この加算器装置は、前記加算器装
置の出力がｍビット幅かまたはｎビット幅であるべきと
きに発生されるべきかどうかについての情報を受ける、
特許請求の範囲第１項記載のシステム。 - （３）前記演算論理装置は前記制御記憶装置へ結合され
るシフト手段を備え、前記シフト手段は前記シフト手段
が最大ｎビットまたは最大ｍ＋ｎビットだけデータを循
環桁送りすべきかどうかを特定する制御情報を受ける、
特許請求の範囲第２項記載のシステム。 - （４）種々の機能ユニットを有する演算論理装置を含む
処理システムであって、 第１レベルのサブ命令記憶手段と、 第２レベルのサブ命令記憶手段と、 制御レジスタとを備え、 前記第１レベルのサブ命令記憶手段は、前記第２レベル
のサブ命令記憶手段へのアドレスを含む第１レベルのサ
ブ命令を含み、前記第１レベルの記憶手段はまた制御信
号を含む第２レベルのサブ命令を含み、 前記第２レベルのサブ命令記憶手段はその中に含まれる
制御信号を有する他の第２レベルのサブ命令を含み、 前記制御レジスタは前記第１レベルのサブ命令記憶手段
および第２レベルのサブ命令記憶手段へ結合されて前記
記憶手段の一方または他方から第２レベルのサブ命令制
御信号を受け、前記制御レジスタはさらに前記演算論理
装置へ結合されて前記制御信号を前記演算論理装置の前
記種々の機能ユニットへ供給し、 前記演算論理装置はまたデータバスを含み、それらのデ
ータバスのすべてはｎビット幅であり、前記演算論理装
置は、さらに、使用するために前記データバスのうちｎ
ビット、または使用するため前記データバスのうちｍ（
ｍはｎよりも小さい）ビットを選択するための手段を含
み、前記選択手段は前記第１レベルのサブ命令手段へ結
合されて、前記データバスのうちｍまたはｎビットが用
いられるべきかどうかについての情報を受ける、処理シ
ステム。 - （５）前記演算論理装置は前記第１レベルの記憶手段へ
結合される加算器装置を含み、前記加算器装置は前記加
算器の出力がｍビット幅かまたはｎビット幅であるべき
ときにキャリー信号が発生されるべきかどうかについて
の情報を受ける、特許請求の範囲第４項記載のシステム
。 - （６）前記演算論理装置は前記第１レベルの制御記憶装
置へ結合されるシフト手段を含み、前記シフト手段はそ
のようなシフト手段が最大ｎビットまたはｍ＋ｎビット
だけデータを循環桁送りすべきかどうかを特定する情報
を受ける、特許請求の範囲第５項記載の処理システム。 - （７）前記第１レベルのサブ命令記憶手段へ結合されて
、前記第１のレベルのサブ命令が前記第２レベルのメモ
リへのアドレスを含むかまたは第２レベルのサブ命令を
含むかどうかを決定するため前記第１レベルのサブ命令
の第１の組のビットを受けるデコーダ手段と、 前記デコーダ手段へ結合されたマルチプレクス手段とを
さらに備え、前記マルチプレクス手段はまた前記第１レ
ベルのサブ命令記憶手段および前記第２レベルのサブ命
令記憶手段へ結合されて、前記制御レジスタへ第２レベ
ルのサブ命令を供給するため前記記憶手段の１つを選択
する、特許請求の範囲第４項記載のシステム。 - （８）制御装置と、 機械語命令を記憶するためのメモリ手段とをさらに備え
、前記メモリ手段は前記制御装置へ結合されて前記機械
語命令を供給し、 前記制御装置は前記機械語命令から第１レベルのサブ命
令記憶手段のアドレスを形成するための手段を含む、特
許請求の範囲第６項記載のシステム。 - （９）前記制御装置および前記第１レベルのサブ命令記
憶手段へ結合されて、前記第１レベルのサブ命令記憶手
段をアドレスするため前記第１レベルのサブ命令記憶手
段のアドレスを受けるシーケンス手段をさらに備えた、
特許請求の範囲第８項記載のシステム。 - （１０）外部バスと、 前記外部バスと前記制御装置との間に結合される外部バ
スインターフェイス手段とを備え、前記外部バスは前記
メモリ手段へ結合されて前記機械語命令およびデータを
受ける、特許請求の範囲第９項記載のシステム。 - （１１）種々の機能ユニットを有する演算論理装置を含
む処理システムであって、 第１レベルのサブ命令記憶手段と、 第２レベルのサブ命令記憶手段と、 制御レジスタとを備え、 前記第１レベルのサブ命令記憶手段は前記第２レベルの
サブ命令記憶手段へのアドレスを含む第１レベルのサブ
命令を含み、前記第１レベルの記憶手段はまた制御信号
を含む第２レベルのサブ命令を含み、 前記第２レベルのサブ命令記憶手段はそこに含まれる制
御信号を有する他の第２レベルのサブ命令を含み、 前記制御レジスタは前記第１レベルのサブ命令記憶手段
および前記第２レベルのサブ命令記憶手段に結合されて
前記記憶手段の一方または他方から第２レベルのサブ命
令制御信号を受け、前記制御レジスタはさらに前記演算
論理装置へ結合されて前記制御信号を前記演算論理装置
の前記種々の機能ユニットへ供給する、処理システム。 - （１２）前記第１レベルのサブ命令記憶手段へ結合され
て前記第１レベルのサブ命令における第１の組のビット
を受けて、前記第１レベルのサブ命令が前記第２レベル
のメモリへのアドレスを含むかまたは第２レベルのサブ
命令を含むかどうかを決定するためのデコーダ手段と、 前記デコーダ手段へ結合されるマルチプレクサ手段とを
さらに備え、前記マルチプレクサ手段はまた前記第１レ
ベルのサブ命令記憶手段および前記第２レベルのサブ命
令記憶手段へ結合されて前記記憶手段の１つを選択して
第２レベルのサブ命令を前記制御レジスタへ供給する、
特許請求の範囲第１１項記載のシステム。 - （１３）制御装置と、 機械語命令を記憶するためのメモリ手段とをさらに備え
、前記メモリ手段は前記制御装置へ結合されて前記機械
語命令を供給し、 前記制御装置は前記機械語命令から第１レベルのサブ命
令記憶手段のアドレスを形成するための手段を含む、特
許請求の範囲第１２項記載のシステム。 - （１４）前記制御装置は条件テストユニットを含み、 前記第１レベルのサブ命令はどのような条件がテストさ
れるべきかを特定するフィールドを含む、特許請求の範
囲第１３項記載のシステム。 - （１５）前記制御装置および前記第１レベルのサブ命令
記憶手段へ結合されて、前記第１レベルのサブ命令記憶
手段のアドレスを受けて前記第１のレベルのサブ命令記
憶手段をアドレスするシーケンス手段をさらに備えた、
特許請求の範囲第１３項記載のシステム。 - （１６）外部バスと、 前記外部バスと、前記制御装置との間に結合される外部
バスインターフェイス手段とを含み、前記外部バスは前
記メモリ手段へ結合されて前記機械語命令およびデータ
を受ける、特許請求の範囲第１５項記載のシステム。 - （１７）前記演算論理装置は加算手段と、前記加算手段
へ結合される入力レジスタと、前記加算手段へ結合され
る出力レジスタとを含み、前記第２レベルのサブ命令の
前記制御信号は複数のフィールドに分割され、かつ前記
制御レジスタはそれぞれの機能ユニットへ結合されてそ
こへ制御信号を供給する、特許請求の範囲第１１項記載
のシステム。 - （１８）種々の機能ユニットを有する制御装置および演
算論理装置を含む処理システムであって、 第１レベルのサブ命令記憶手段と、 第２レベルのサブ命令記憶手段と、 機械語命令を記憶するためのメモリ手段とを備え、前記
メモリ手段は前記制御装置へ結合されて前記機械語命令
をそこへ供給し、かつ 制御レジスタをさらに備え、 前記第１レベルのサブ命令記憶手段は前記第２レベルの
サブ命令記憶手段へのアドレスを含む第１レベルのサブ
命令を含み、前記第１レベルの記憶手段はまた制御信号
を含む第２レベルのサブ命令を含み、 前記第２レベルのサブ命令記憶手段はそこに含まれる制
御信号を有する他の第２レベルのサブ命令を含み、 前記制御装置は前記機械語命令から第１レベルのサブ命
令記憶手段のアドレスを形成するための手段を含み、 前記制御レジスタは前記第１レベルのサブ命令記憶手段
および前記第２レベルのサブ命令記憶手段へ結合されて
前記記憶手段の一方または他方から第２レベルのサブ命
令制御信号を受け、前記制御レジスタはさらに前記演算
論理装置へ結合されて前記制御信号を前記演算論理装置
の前記種々の機能ユニットへ供給する、処理システム。 - （１９）前記第１レベルのサブ命令記憶手段へ結合され
て前記第１レベルのサブ命令における第１の組のビット
を受けて前記第１レベルのサブ命令が前記第２レベルの
メモリへのアドレスを含むかまたは第２レベルのサブ命
令を含むかどうかを決定するためのデコーダ手段と、 前記デコーダ手段へ結合されるマルチプレクス手段とを
さらに備え、前記マルチプレクス手段はまた前記第１レ
ベルのサブ命令記憶手段と前記第２レベルのサブ命令記
憶手段とに結合されて前記記憶手段の一方を選択して第
２レベルのサブ命令を前記制御レジスタへ供給する、特
許請求の範囲第１８項記載のシステム。 - （２０）前記制御ユニットおよび前記第１レベルのサブ
命令記憶手段へ結合されて前記第１レベルのサブ命令記
憶手段のアドレスを受けて前記第１レベルのサブ命令記
憶手段をアドレスするためのシーケンス手段をさらに備
えた、特許請求の範囲第１８項記載のシステム。 - （２１）外部バスと、 前記外部バスと前記制御装置との間に結合される外部バ
スインターフェイス手段とを備え、前記外部バスは前記
メモリ手段へ結合されて前記機械語命令およびデータを
受ける、特許請求の範囲第２０項記載のシステム。 - （２２）前記演算論理装置は加算手段と、前記加算手段
へ結合される入力レジスタと、前記加算手段へ結合され
る出力レジスタとを備え、前記第２レベルのサブ命令の
前記制御信号は複数のフィールドへ分けられ、かつ前記
制御レジスタはそれぞれの機能ユニットへ結合されて制
御信号をそこへ供給する、特許請求の範囲第１８項記載
のシステム。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US65654784A | 1984-10-01 | 1984-10-01 | |
| US65624784A | 1984-10-01 | 1984-10-01 | |
| US656547 | 1984-10-01 | ||
| US656247 | 1992-02-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61114341A true JPS61114341A (ja) | 1986-06-02 |
| JPH0814791B2 JPH0814791B2 (ja) | 1996-02-14 |
Family
ID=27097157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216055A Expired - Lifetime JPH0814791B2 (ja) | 1984-10-01 | 1985-09-27 | 処理システム |
Country Status (4)
| Country | Link |
|---|---|
| EP (2) | EP0305752B1 (ja) |
| JP (1) | JPH0814791B2 (ja) |
| CA (1) | CA1256579A (ja) |
| DE (2) | DE3578629D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5179716A (en) * | 1986-07-02 | 1993-01-12 | Advanced Micro Devices, Inc. | Programmable expandable controller with flexible I/O |
| EP0273968B1 (en) * | 1986-07-02 | 1991-09-11 | Unisys Corporation | Programmably controlled partially distributed masking mechanism in a programmable unit having variable data path widths |
| EP0251715B1 (en) * | 1986-07-02 | 1994-08-24 | Advanced Micro Devices, Inc. | Programmable expandable controller with flexible I/O |
| WO1992002883A1 (en) * | 1990-08-03 | 1992-02-20 | Du Pont Pixel Systems Limited | Parallel-processing systems |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5614350A (en) * | 1979-07-12 | 1981-02-12 | Fujitsu Ltd | Microprogram control system |
| JPS5668838A (en) * | 1979-11-12 | 1981-06-09 | Nec Corp | Data control unit |
| JPS5745648A (en) * | 1980-09-02 | 1982-03-15 | Hitachi Ltd | Data processor |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3983539A (en) * | 1969-05-19 | 1976-09-28 | Burroughs Corporation | Polymorphic programmable units employing plural levels of sub-instruction sets |
| US3751650A (en) * | 1971-06-28 | 1973-08-07 | Burroughs Corp | Variable length arithmetic unit |
| DE3271123D1 (en) * | 1982-06-08 | 1986-06-19 | Ibm Deutschland | Circuits in the control part of a microprogrammable processor for direct hardware execution of selected instructions |
| US4785393A (en) * | 1984-07-09 | 1988-11-15 | Advanced Micro Devices, Inc. | 32-Bit extended function arithmetic-logic unit on a single chip |
-
1985
- 1985-09-26 DE DE8585306836T patent/DE3578629D1/de not_active Expired - Lifetime
- 1985-09-26 EP EP19880112570 patent/EP0305752B1/en not_active Expired - Lifetime
- 1985-09-26 EP EP19850306836 patent/EP0177268B1/en not_active Expired
- 1985-09-26 DE DE19853587326 patent/DE3587326T2/de not_active Expired - Lifetime
- 1985-09-27 JP JP60216055A patent/JPH0814791B2/ja not_active Expired - Lifetime
- 1985-09-30 CA CA000491922A patent/CA1256579A/en not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5614350A (en) * | 1979-07-12 | 1981-02-12 | Fujitsu Ltd | Microprogram control system |
| JPS5668838A (en) * | 1979-11-12 | 1981-06-09 | Nec Corp | Data control unit |
| JPS5745648A (en) * | 1980-09-02 | 1982-03-15 | Hitachi Ltd | Data processor |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1256579A (en) | 1989-06-27 |
| EP0305752A3 (en) | 1989-08-16 |
| DE3587326D1 (de) | 1993-06-09 |
| EP0305752B1 (en) | 1993-05-05 |
| DE3587326T2 (de) | 1993-11-18 |
| EP0177268A2 (en) | 1986-04-09 |
| EP0305752A2 (en) | 1989-03-08 |
| EP0177268A3 (en) | 1988-06-22 |
| JPH0814791B2 (ja) | 1996-02-14 |
| EP0177268B1 (en) | 1990-07-11 |
| DE3578629D1 (de) | 1990-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4187539A (en) | Pipelined data processing system with centralized microprogram control | |
| US5408626A (en) | One clock address pipelining in segmentation unit | |
| US4016545A (en) | Plural memory controller apparatus | |
| US4042972A (en) | Microprogram data processing technique and apparatus | |
| US4573118A (en) | Microprocessor with branch control | |
| US4229801A (en) | Floating point processor having concurrent exponent/mantissa operation | |
| US3753236A (en) | Microprogrammable peripheral controller | |
| US3990052A (en) | Central processing unit employing microprogrammable control for use in a data processing system | |
| US3943494A (en) | Distributed execution processor | |
| US4131941A (en) | Linked microprogrammed plural processor system | |
| JPS5911943B2 (ja) | デ−タ処理装置の為のトラツプ機構 | |
| KR100227277B1 (ko) | 컴퓨터에 있어서 스칼라값을 벡터로 기입하는 방법 | |
| WO1994003860A1 (en) | Massively parallel computer including auxiliary vector processor | |
| US4541045A (en) | Microprocessor architecture employing efficient operand and instruction addressing | |
| JPS6311697B2 (ja) | ||
| JPS60218138A (ja) | 事象駆動形アルゴリズムを実行するコンピユータ装置 | |
| US4323964A (en) | CPU Employing micro programmable control for use in a data processing system | |
| US6026486A (en) | General purpose processor having a variable bitwidth | |
| US6308189B1 (en) | Apparatus for partial logical shifts and method therefor | |
| US4412283A (en) | High performance microprocessor system | |
| US5034879A (en) | Programmable data path width in a programmable unit having plural levels of subinstruction sets | |
| US4975837A (en) | Programmable unit having plural levels of subinstruction sets where a portion of the lower level is embedded in the code stream of the upper level of the subinstruction sets | |
| EP0381059A2 (en) | Arithmetic element controller | |
| JPS61114341A (ja) | 処理システム | |
| JPH0640303B2 (ja) | デ−タ処理装置 |